CN114300012A - 一种解耦合sram存内计算装置 - Google Patents

Abstract

本发明涉及一种解耦合SRAM存内计算装置。该装置包括中列选及位线驱动模块通过位线BL和BLB与所述SRAM计算单元阵列连接；所述输入驱动及脉冲产生模块通过乘累加字线MWL与所述SRAM计算单元阵列连接；所述字线驱动及译码模块通过字线WL与所述SRAM计算单元阵列连接；所述模数转换器阵列通过乘累加位线MBL和MBLB与所述SRAM计算单元阵列连接。本发明能够消除读写干扰，并能够扩大量化ADC范围，减轻了ADC量化精度的压力。

Description

一种解耦合SRAM存内计算装置

技术领域

本发明涉及存内计算领域，特别是涉及一种解耦合SRAM存内计算装置。

背景技术

随着深度神经网络(DNN)规模的空前增长，现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中执行模拟DNN计算的存储器中计算(CIM)设计，以及外围混合信号电路，以减轻这种存储器壁瓶颈：存储器延迟和能量开销。静态随机存取存储器(Static Random Access Memory，SRAM)位单元与高性能逻辑晶体管和互连单片集成，可以实现定制的CIM设计。

但在做乘累加运算时，传统的片上SRAM需要逐行访问，为了减少片上SRAM访问的延迟和能量，提出了一种基于SRAM的内存计算（IMC）方案，该方案在位线上执行计算，而不需要读出每一行的位单元，在能量效率和吞吐量方面有很大的提高。

基于SRAM的内存计算（IMC）方案中单比特输入乘单比特权重的计算方式效率较低，且由于权重连接至计算管的源漏极会导致计算过程中位线电压摆幅过大时对权重值进行干扰；不仅如此，多单元计算时，由于位线电压量化范围过小而需要使用很精准的量化比较器实现模数转换，而高精准度的模数转换器（Analog-Digital Converter，ADC）设计也非易事，否则就会导致量化错误。

发明内容

本发明的目的是提供一种解耦合SRAM存内计算装置，能够消除读写干扰，并能够扩大量化ADC范围，减轻了ADC量化精度的压力。

为实现上述目的，本发明提供了如下方案：

一种解耦合SRAM存内计算装置，包括：列选及位线驱动模块、输入驱动及脉冲产生模块、SRAM计算单元阵列、字线驱动及译码模块以及模数转换器阵列；

所述列选及位线驱动模块通过位线BL和BLB与所述SRAM计算单元阵列连接；所述输入驱动及脉冲产生模块通过乘累加字线MWL与所述SRAM计算单元阵列连接；所述字线驱动及译码模块通过字线WL与所述SRAM计算单元阵列连接；所述模数转换器阵列通过乘累加位线MBL和MBLB与所述SRAM计算单元阵列连接；

所述列选及位线驱动模块用于驱动SRAM计算单元阵列中每一列计算单元子阵列的位线BL和BLB；

所述输入驱动及脉冲产生模块用于当驱动输入时，将输入数据作用于乘累加字线MWL；

所述字线驱动及译码模块用于对字线WL进行选通；

所述SRAM计算单元阵列用于采用按列计算的方式，在一个计算周期完成整列输入数据和权重的乘法运算，并通过乘累加位线MBL电容实现乘法结果累加，确定乘累加位线MBL电容上的电压差，并将电压差发送至模数转换器阵列；

所述模数转换器阵列用于将计算结果进行量化。

可选地，所述SRAM计算单元阵列包括：128列计算单元子阵列；

每列计算单元子阵列包括：128个10T-SRAM单元。

可选地，所述模数转换器阵列包括：128个模数转换器；每一所述模数转换器与一列计算单元子阵列连接。

可选地，所述10T-SRAM单元包括6T存储子单元和4T计算子单元；

所述6T存储子单元用于存储权重值；

所述4T计算子单元用于根据权重值进行所述4T计算子单元中晶体管的通断控制。

可选地，所述6T存储子单元包括：管T1、管T2、管T3、管T4、管T5以及管T6；

管T5和管T6的栅极与字线WL连接，管T5的漏极与位线BL连接，管T6的漏极与位线反BLB连接，管T5的源极与Q点连接，管T6的源极与QB点连接，管T1的源极和管T2的源极与VDD连接，管T1的栅极和管T3的栅极分别与QB点连接，管T1的漏极与Q点、管T3的源极以及管T2的栅极和管T4的栅极连接，管T3的漏极与VSS连接，管T2的漏极与QB点连接，管T4的源极与QB点连接，管T4的漏极与VSS连接；Q点和QB点用于存储差分的权重。

可选地，所述4T计算子单元包括：管T7、管T8、管T9以及管T10；

管T7的栅极与Q点连接，管T7的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接；管T8的栅极与QB点连接，管T8的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接；管T9的栅极与Q点连接，管T10的栅极与QB点连接，管T9的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接，管T10的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明所提供的一种解耦合SRAM存内计算装置，采用SRAM计算单元阵列利用模拟混合信号电容耦合方式计算二进制乘累加运算，SRAM计算单元阵列用于采用按列计算的方式，在一个计算周期完成整列输入数据和权重的乘法运算，并通过乘累加位线MBL电容实现乘法结果累加，确定乘累加位线MBL电容上的电压差，并将电压差发送至模数转换器阵列，进而可以在单个周期内实现完全并行的矢量矩阵乘法。SRAM计算单元阵列在计算乘法阶段由于计算逻辑与权重存储单元解耦合消除了读写干扰；SRAM计算单元阵列扩大了量化ADC范围，减轻了ADC量化精度的压力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所提供的一种解耦合SRAM存内计算装置结构示意图；

图2为一列计算单元子阵列结构示意图；

图3为10T-SRAM单元结构示意图；

图4为权重写入原理图；

图5为0*(-1)乘法计算过程示意图；

图6为0*(+1)乘法计算过程示意图；

图7为1*(+1)乘法计算过程示意图；

图8为1*(-1)=-1乘法计算过程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种解耦合SRAM存内计算装置，能够消除读写干扰，并能够扩大量化ADC范围，减轻了ADC量化精度的压力。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1为本发明所提供的一种解耦合SRAM存内计算装置结构示意图，如图1所示，本发明所提供的一种解耦合SRAM存内计算装置包括：列选及位线驱动模块1、输入驱动及脉冲产生模块2、SRAM计算单元阵列3、字线驱动及译码模块4以及模数转换器阵列5；

所述列选及位线驱动模块1通过位线BL和BLB与所述SRAM计算单元阵列3连接；所述输入驱动及脉冲产生模块2通过乘累加字线MWL与所述SRAM计算单元阵列3连接；所述字线驱动及译码模块4通过字线WL与所述SRAM计算单元阵列3连接；所述模数转换器阵列5通过乘累加位线MBL和MBLB与所述SRAM计算单元阵列3连接；

所述列选及位线驱动模块1用于驱动SRAM计算单元阵列3中每一列计算单元子阵列的位线BL和BLB；

所述输入驱动及脉冲产生模块2用于当驱动输入时，将输入数据作用于乘累加字线MWL；

所述字线驱动及译码模块4用于对字线WL进行选通；

所述SRAM计算单元阵列3用于采用按列计算的方式，在一个计算周期完成整列输入数据和权重的乘法运算，并通过乘累加位线MBL电容实现乘法结果累加，确定乘累加位线MBL电容上的电压差，并将电压差发送至模数转换器阵列5；

所述模数转换器阵列5用于将计算结果进行量化。

所述SRAM计算单元阵列3包括：128列计算单元子阵列；

每列计算单元子阵列包括：128个10T-SRAM单元。

如图2所示，所述模数转换器阵列5包括：128个模数转换器；每一所述模数转换器与一列计算单元子阵列连接。

所述10T-SRAM单元包括6T存储子单元和4T计算子单元；

所述6T存储子单元用于存储权重值；

所述4T计算子单元用于根据权重值进行所述4T计算子单元中晶体管的通断控制。乘累加字线MWL对乘累加位线MBL电容进行充电，计算完成后，乘累加位线MBL电容上的电压差送入ADC进行量化。

如图3所示，所述6T存储子单元包括：管T1、管T2、管T3、管T4、管T5以及管T6；

管T5和管T6的栅极与字线WL连接，管T5的漏极与位线BL连接，管T6的漏极与位线反BLB连接，管T5的源极与Q点连接，管T6的源极与QB点连接，管T1的源极和管T2的源极与VDD连接，管T1的栅极和管T3的栅极分别与QB点连接，管T1的漏极与Q点、管T3的源极以及管T2的栅极和管T4的栅极连接，管T3的漏极与VSS连接，管T2的漏极与QB点连接，管T4的源极与QB点连接，管T4的漏极与VSS连接；Q点和QB点用于存储差分的权重。

列选及位线驱动模块1将当前列的位线BL预充到高电平，则位线反BLB为低电平，通过字线驱动及译码模块4将当前行字线WL置为高电平后，管T5和管T6管导通，则位线BL将与Q点导通，Q点充为高电平，且经过管T2和管T4组成的反相器后，QB点值成为低电平，同时由于位线反BLB为低电平，也加速了QB点的放电速度。这个过程完成了Q点高点平，QB点低电平的权重写入。

如图3所示，所述4T计算子单元包括：管T7、管T8、管T9以及管T10；

管T7的栅极与Q点连接，管T7的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接；管T8的栅极与QB点连接，管T8的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接；管T9的栅极与Q点连接，管T10的栅极与QB点连接，管T9的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接，管T10的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接。

管T7和管T8的导通与否分别取决于6T存储子单元内Q点和QB点的电平。同样的，管T9栅极连接至Q点，管T10栅极连接至QB点，管T9和管T10管的导通与否分别取决于6T存储子单元内Q点和QB点的电平。

表1为计算原理操作表，如表1所示，由Q=H，QB=L表示权重为-1，Q=L，QB=H表示权重为+1，MWL输入低电平表示0，MWL输入高电平表示1；权重与输入实现乘法即(-1)*0=0，(-1)*1=-1，(+1)*0=0，(+1)*1=+1；具体电路的实现工作过程分为权重写入，乘法计算，位线电容电压积累，量化比较四个步骤，表1如下：

表1 计算原理操作表

如图4所示，在选中的当前列开始计算前，MBL和MBLB均保持低电平，整个10T-SRAM单元只有管T1-管T6工作(深色表示工作晶体管，浅色表示不工作晶体管，下图均如此)，WL连接至管T5，管T6的栅极控制管T5和管T6的通断，位线BL及位线反BLB分别连接管T5和管T6的源漏，通过图1中列选及位线驱动模块1将当前列的BL预充到高电平，则BLB为低电平，通过字线驱动及译码模块4将当前行WL置为高电平后，管T5和管T6管导通，则位线BL将与Q点导通，Q点充为高电平，且经过管T2和管T4组成的反相器后，QB点值成为低电平，同时由于BLB为低电平，也加速了QB点的放电速度。这个过程完成了Q点高点平，QB点低电平的权重写入。

本列中其他单元的权重也如上所述，均完成权重的写入。

如图5所示，当6T存储子单元中Q点存储了高电平(High，H)，QB点存储了低电平(Low，L)，表示权重Weight=-1，此时NMOS管T7，T9处于导通状态，NMOS管T8，T10处于断开状态，又因为输入为低电平(即MWL=L)，在导通的管T7，T9源漏两端均为低电平，输入MWL对MBL无充电作用，而管T8，T10处于断开状态，输入也无法对MBLB充电，即电压差V_MBLB-V_MBL=0，所以这种状态完成了0*(-1)=0乘法计算。

如图6所示，当6T存储子单元中Q点存储了低电平(Low，L)，QB点存储了低电平(High，H)，表示权重Weight=+1，此时NMOS管T7，T9处于断开状态，NMOS管T8，T10处于导通状态，又因为输入为低电平(即MWL=L)， 在导通的管T8，T10源漏两端均为低电平，输入MWL对MBLB无充电作用，而管T7，T9处于断开状态，输入也无法对MBL充电，即电压差V_MBLB-V_MBL=0，所以这种状态完成了0*(+1)=0乘法计算。

如图7所示，当6T存储子单元中Q点存储了低电平(Low，L)，QB点存储了低电平(High，H)，表示权重Weight=+1，此时NMOS管T7，T9处于断开状态，NMOS管T8，T10处于导通状态，又因为输入为高电平(即MWL=H)，在导通的管T8，T10漏端为高电平，源端为低电平，输入MWL对MBLB有充电作用，而管T7，T9处于断开状态，输入也无法对MBL充电，即电压差V_MBLB-V_MBL=+ΔV，所以这种状态完成了1*(+1)=1的乘法计算。

如图8所示，当6T存储子单元中Q点存储了高电平(High，H)，QB点存储了低电平(Low，L)，表示权重Weight=-1，此时NMOS管T7，T9处于导通状态，NMOS管T8，T10处于断开状态，又因为输入为高电平(即MWL=H)，在导通的管T7，T9漏端为高电平，源端为低电平，输入MWL对MBL有充电作用，而管T8，T10处于断开状态，输入无法对MBLB充电，即电压差V_MBLB-V_MBL=-ΔV，所以这种状态完成了1*(-1)=-1的乘法计算。

通过以上四种乘法的实现，分别在乘累加位线MBL和乘累加位线反MBLB上进行电压累计，分别将MBL和MBLB接至模拟数字转换的正负输入端，对乘累加的模拟值进行量化。

乘累加计算结果为V_MBLB和V_MBL，ADC模拟数字转换器通过比较MBLB电容上累计电压和MBL电容上累计电压的相对大小形成量化结果。

本发明设计的存内计算单元采用经典6T-SRAM单元做权重值存储，使用额外4T作为计算逻辑晶体管，并且将权重值连接与计算管的栅极，在计算过程种可对一整列计算单元同时计算，而对权重值无影响，此解耦合操作完全消除了读写干扰。

本发明设计的存内计算基本单元中运算部分，使用了两组成对的计算管，相比于一组计算管的设计方案，本方案可以将乘累加计算电压效果加倍，这有利于缓解量化比较器的精度，若量化范围过小，易出现量化错误现象，这种加倍量化范围的设计方案减小了量化错误出现的机率。

本发明设计的晶体管为对称设计，对单个计算单元来说，无论上下和左右均为对称设计，在具体实现版图过程中，对称设计匹配能力强，抗噪声能力强于非对称设计。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种解耦合SRAM存内计算装置，其特征在于，包括：列选及位线驱动模块、输入驱动及脉冲产生模块、SRAM计算单元阵列、字线驱动及译码模块以及模数转换器阵列；

所述列选及位线驱动模块通过位线BL和BLB与所述SRAM计算单元阵列连接；所述输入驱动及脉冲产生模块通过乘累加字线MWL与所述SRAM计算单元阵列连接；所述字线驱动及译码模块通过字线WL与所述SRAM计算单元阵列连接；所述模数转换器阵列通过乘累加位线MBL和MBLB与所述SRAM计算单元阵列连接；

所述列选及位线驱动模块用于驱动SRAM计算单元阵列中每一列计算单元子阵列的位线BL和BLB；

所述输入驱动及脉冲产生模块用于当驱动输入时，将输入数据作用于乘累加字线MWL；

所述字线驱动及译码模块用于对字线WL进行选通；

所述SRAM计算单元阵列用于采用按列计算的方式，在一个计算周期完成整列输入数据和权重的乘法运算，并通过乘累加位线MBL电容实现乘法结果累加，确定乘累加位线MBL电容上的电压差，并将电压差发送至模数转换器阵列；

所述模数转换器阵列用于将计算结果进行量化。

2.根据权利要求1所述的一种解耦合SRAM存内计算装置，其特征在于，所述SRAM计算单元阵列包括：128列计算单元子阵列；

每列计算单元子阵列包括：128个10T-SRAM单元。

3.根据权利要求2所述的一种解耦合SRAM存内计算装置，其特征在于，所述模数转换器阵列包括：128个模数转换器；每一所述模数转换器与一列计算单元子阵列连接。

4.根据权利要求2所述的一种解耦合SRAM存内计算装置，其特征在于，所述10T-SRAM单元包括6T存储子单元和4T计算子单元；

所述6T存储子单元用于存储权重值；

所述4T计算子单元用于根据权重值进行所述4T计算子单元中晶体管的通断控制。

5.根据权利要求4所述的一种解耦合SRAM存内计算装置，其特征在于，所述6T存储子单元包括：管T1、管T2、管T3、管T4、管T5以及管T6；

管T5和管T6的栅极与字线WL连接，管T5的漏极与位线BL连接，管T6的漏极与位线反BLB连接，管T5的源极与Q点连接，管T6的源极与QB点连接，管T1的源极和管T2的源极与VDD连接，管T1的栅极和管T3的栅极分别与QB点连接，管T1的漏极与Q点、管T3的源极以及管T2的栅极和管T4的栅极连接，管T3的漏极与VSS连接，管T2的漏极与QB点连接，管T4的源极与QB点连接，管T4的漏极与VSS连接；Q点和QB点用于存储差分的权重。

6.根据权利要求5所述的一种解耦合SRAM存内计算装置，其特征在于，所述4T计算子单元包括：管T7、管T8、管T9以及管T10；

管T7的栅极与Q点连接，管T7的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接；管T8的栅极与QB点连接，管T8的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接；管T9的栅极与Q点连接，管T10的栅极与QB点连接，管T9的源极和漏极分别与乘累加位线MBL和乘累加字线MWL连接，管T10的源极和漏极分别与乘累加字线MWL和乘累加位线MBLB连接。

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