CN114882921A - 一种多比特计算装置 - Google Patents

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Abstract

本发明涉及一种多比特计算装置。该装置中存算单元阵列与字线驱动模块、位线驱动模块及输入模块连接；存算单元阵列与求和模块一一对应连接；求和模块与乘累加读出计算模块连接；存算单元阵列包括：72个存算单元，并划分为6组结构，每组结构进行4个2bit的输入数据和1bit带符号的权重的运算；字线驱动模块通过控制字线WL的电平控制权重的存储；位线驱动模块通过控制位线BL、位线BLB的电平进行权重的存储；输入模块根据输入的数据大小产生不同的In信号；求和模块对每个存算单元阵列产生的位线RBL和位线RBLB信号进行求差计算；乘累加读出计算模块将计算结果转换为数字信号。本发明能够提高计算效率。

Description

一种多比特计算装置
技术领域
本发明涉及存内计算领域，特别是涉及一种多比特计算装置。
背景技术
深度卷积神经网络（DCNNs）在人工智能等领域发展迅速，随着它的逐步发展，需要越来越多的考虑尺寸的大小、效率、能耗等方面的问题。传统的计算过程中，权重是在存储器和运算单元之间移动作用的，这不符合低功耗的要求。存内计算（IMC）对DCNN加速越来越有吸引力。传统的存算芯片多采用电压或者电平进行计算，并且单比特计算较多，进而使得计算效率低。
基于上述问题，亟需提供一种高效的多比特计算装置。
发明内容
本发明的目的是提供一种多比特计算装置，能够提高计算效率。
为实现上述目的，本发明提供了如下方案：
一种多比特计算装置，包括：字线驱动模块、位线驱动模块、输入模块、乘累加读出计算模块、16个存算单元阵列以及16个求和模块；
每一所述存算单元阵列均与所述线驱动模块、所述位线驱动模块以及所述输入模块连接；所述存算单元阵列与所述求和模块一一对应连接；所述求和模块均与所述乘累加读出计算模块连接；
所述存算单元阵列包括：72个存算单元；所述72个存算单元划分为6组结构，每组结构用于进行4个2bit的输入数据和1bit带符号的权重的运算；
所述字线驱动模块用于通过控制字线WL的电平控制权重的存储；
所述位线驱动模块用于通过控制位线BL、位线BLB的电平进行权重的存储；
所述输入模块用于根据输入的数据大小产生不同的In信号，进而进行计算；
所述求和模块用于对每个所述存算单元阵列产生的位线RBL和位线RBLB信号进行计算，确定每个存算单元阵列的计算结果；
所述乘累加读出计算模块用于将所述求和模块输出的计算结果转换为数字信号。
可选地，所述存算单元包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的源极和所述管M2的源极与VDD连接，所述管M1的栅极与节点QB、所述管M2的漏极、所述管M4的源极以及所述管M6的栅极连接；所述管M1的漏极与节点Q、所述管M5的栅极、所述管M3的源极以及所述管M2的栅极连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与位线RBL连接，所述管M5的漏极用于输入所述输入模块输入的In信号，所述管M6的源极与位线RBLB连接，所述管M6的漏极用于输入所述输入模块输入的In信号。
可选地，所述管M1、所述管M2、所述管M3以及所述管M4均用于存储权重。
可选地，所述管M5以及所述管M6均用于进行乘法运算。
可选地，所述求和模块包括：管P1、管P2、管P3、管N1、传输管T1、传输管T2、电容C1以及电容C2；
所述管P1的栅极和所述管P2的栅极与CTRL1端连接，CTRL1端用于控制所述管P1和所述管P2的开启，所述管P1的漏极和所述管P2的漏极均与VDD连接，所述管P1的源极分别与所述传输管T1的一端、所述电容C1的一端以及Result端连接，所述传输管T1的另一端与位线RBL连接，所述电容C1的另一端与所述电容C2的一端以及所述管N1的源极连接，所述管N1的漏极接地，所述管N1的栅极与CTRL3端连接，所述电容C2的另一端与所述管P3的源极、所述管P2的源极以及所述传输管T2的一端连接，所述管P3的漏极与VDD连接，所述管P3的栅极与CTRL2端连接，所述管P2的漏极与VDD连接，所述传输管T2的另一端与位线RBLB连接，所述Result端与所述乘累加读出计算模块连接。
可选地，所述乘累加读出计算模块包括：16个ADC模块，每一所述ADC模块与对应的求和模块连接。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种多比特计算装置，装置中的存算单元阵列包括：72个存算单元；所述72个存算单元划分为6组结构，每组结构用于进行4个2bit的输入数据和1bit带符号的权重的运算，即借助不同数量的存算单元参与计算来实现多比特数据输入，相比过去借助脉冲宽度或者不同电压等形式输入，降低了输入模块的复杂度，有利于降低系统功耗。利用存算单元提供额外的计算单元，可以有效地降低晶体管的使用数量，有利于减小整体面积。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种多比特计算装置结构示意图；
图2为存算单元结构示意图；
图3为求和模块结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种多比特计算装置，能够提高计算效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种多比特计算装置结构示意图，如图1所示，本发明所提供的一种多比特计算装置，包括：字线驱动模块、位线驱动模块、输入模块、乘累加读出计算模块、16个存算单元阵列以及16个求和模块.
每一所述存算单元阵列均与所述线驱动模块、所述位线驱动模块以及所述输入模块连接；所述存算单元阵列与所述求和模块一一对应连接；所述求和模块均与所述乘累加读出计算模块连接。
所述存算单元阵列包括：72个存算单元；所述72个存算单元划分为6组结构，每组结构用于进行4个2bit的输入数据和1bit带符号的权重的运算。
所述字线驱动模块用于通过控制字线WL的电平控制权重的存储。
所述位线驱动模块用于通过控制位线BL、位线BLB的电平进行权重的存储。
所述输入模块用于根据输入的数据大小产生不同的In信号，进而进行计算。
所述求和模块用于对每个所述存算单元阵列产生的位线RBL和位线RBLB信号进行计算，确定每个存算单元阵列的计算结果。
所述乘累加读出计算模块用于将所述求和模块输出的计算结果转换为数字信号。
如图2所示，所述存算单元包括：管M1、管M2、管M3、管M4、管M5以及管M6；所述管M1、所述管M2、所述管M3以及所述管M4均用于存储权重。所述管M5以及所述管M6均用于进行乘法运算。
所述管M1的源极和所述管M2的源极与VDD连接，所述管M1的栅极与节点QB、所述管M2的漏极、所述管M4的源极以及所述管M6的栅极连接；所述管M1的漏极与节点Q、所述管M5的栅极、所述管M3的源极以及所述管M2的栅极连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与位线RBL连接，所述管M5的漏极用于输入所述输入模块输入的In信号，所述管M6的源极与位线RBLB连接，所述管M6的漏极用于输入所述输入模块输入的In信号。
当权重为+1，节点Q为高电平，节点QB为低电平；当权重为-1时，节点Q为低电平，节点QB为高电平。而输入数据通过控制In端的电压来实现输入，输入数据为1时，In端控制输入低电平；输入数据为0时，In端控制输入高电平。进行乘法运算时，当权重为+1，输入数据为0时，位线RBL和位线RBLB上无电压波动；当权重为+1，输入数据为1时，管M5导通，位线RBL到In端产生电流，位线RBL产生压降；当权重为-1，输入数据为0时，位线RBL和位线RBLB上无电压波动；当权重为-1，输入数据为1时，管M6导通，位线RBLB到In端产生电流，位线RBLB产生压降；输出的位线RBL和位线RBLB经过电压求差，产生一个电压差
Figure 917904DEST_PATH_IMAGE001
，这个电压差
Figure 162941DEST_PATH_IMAGE001
就是最终的输出结果，如表1所示，表1如下：
表1
Figure 942678DEST_PATH_IMAGE002
进行乘累加运算时，16列存算单元阵列，一共有16个乘累加的运算结果输出。72行的存算单元可以分为6组，每组实现的是4个2bit的输入数据和1bit带符号的权重之间的乘累加运算。每组实际是由3个存算单元组成，2bit的输入数据是由参与运算的存算单元的数量决定的，如果输入数据为00，则3个存算单元的In端都为0；如果输入数据为01，3个存算单元的In端中有一个为1，剩下两个的电压为0；输入数据为10和11都是同理的。4个乘累加的计算结果都通过位线RBL和位线RBLB上的电压来表示，而位线RBL和位线RBLB通过一个求和模块最终实现求和运算。
存算单元利用4T SRAM进来实现多比特权重的存储，通过两个NMOS管实现了数据的输入，同时也能完成输入数据和权重的乘法操作，采用4T SRAM结构，提供额外的计算单元，可以有效地降低晶体管的使用数量，有利于减小整体面积；用SRAM内部节点之间作为控制端参与计算，避免了传统方式下使用位线控制的形式，绕开了读写干扰问题对实际运算的影响。
如图3所示，所述求和模块包括：管P1、管P2、管P3、管N1、传输管T1、传输管T2、电容C1以及电容C2。
所述管P1的栅极和所述管P2的栅极与CTRL1端连接，CTRL1端用于控制所述管P1和所述管P2的开启，所述管P1的漏极和所述管P2的漏极均与VDD连接，所述管P1的源极分别与所述传输管T1的一端、所述电容C1的一端以及Result端连接，所述传输管T1的另一端与位线RBL连接，所述电容C1的另一端与所述电容C2的一端以及所述管N1的源极连接，所述管N1的漏极接地，所述管N1的栅极与CTRL3端连接，所述电容C2的另一端与所述管P3的源极、所述管P2的源极以及所述传输管T2的一端连接，所述管P3的漏极与VDD连接，所述管P3的栅极与CTRL2端连接，所述管P2的漏极与VDD连接，所述传输管T2的另一端与位线RBLB连接，所述Result端与所述乘累加读出计算模块连接。
进行乘累加运算前，CTRL1端控制管P1和管P2开启，CTRL3端控制管N1开启，同时传输管T1和传输管T2断开，CTRL2端控制管P3关闭。管P1和管P2开启使得VDD对电容C1和电容C2进行充电，这就是预充操作。接着每一列进行乘累加运算时，传输管T1和传输管T2开启，管P1和管P2关闭，位线RBL和位线RBLB上的电压降表现为电容C1和电容C2上的电压波动。最后进行求差运算时，传输管T1和传输管T2断开，管P1、管P2和管N1都关闭，管P3导通，最终求差后的计算结果通过Result端输出。
所述乘累加读出计算模块包括：16个ADC模块，每一所述ADC模块与对应的求和模块连接。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种多比特计算装置，其特征在于，包括：字线驱动模块、位线驱动模块、输入模块、乘累加读出计算模块、16个存算单元阵列以及16个求和模块；
每一所述存算单元阵列均与所述字线驱动模块、所述位线驱动模块以及所述输入模块连接；所述存算单元阵列与所述求和模块一一对应连接；所述求和模块均与所述乘累加读出计算模块连接；
所述存算单元阵列包括：72个存算单元；所述72个存算单元划分为6组结构，每组结构用于进行4个2bit的输入数据和1bit带符号的权重的运算；
所述字线驱动模块用于通过控制字线WL的电平控制权重的存储；
所述位线驱动模块用于通过控制位线BL、位线BLB的电平进行权重的存储；
所述输入模块用于根据输入的数据大小产生不同的In信号，进而进行计算；
所述求和模块用于对每个所述存算单元阵列产生的位线RBL和位线RBLB信号进行计算，确定每个存算单元阵列的计算结果；
所述乘累加读出计算模块用于将所述求和模块输出的计算结果转换为数字信号。
2.根据权利要求1所述的一种多比特计算装置，其特征在于，所述存算单元包括：管M1、管M2、管M3、管M4、管M5以及管M6；
所述管M1的源极和所述管M2的源极与VDD连接，所述管M1的栅极与节点QB、所述管M2的漏极、所述管M4的源极以及所述管M6的栅极连接；所述管M1的漏极与节点Q、所述管M5的栅极、所述管M3的源极以及所述管M2的栅极连接，所述管M3的栅极与字线WL连接，所述管M3的漏极与位线BL连接，所述管M4的栅极与字线WL连接，所述管M4的漏极与位线BLB连接，所述管M5的源极与位线RBL连接，所述管M5的漏极用于输入所述输入模块输入的In信号，所述管M6的源极与位线RBLB连接，所述管M6的漏极用于输入所述输入模块输入的In信号。
3.根据权利要求2所述的一种多比特计算装置，其特征在于，所述管M1、所述管M2、所述管M3以及所述管M4均用于存储权重。
4.根据权利要求2所述的一种多比特计算装置，其特征在于，所述管M5以及所述管M6均用于进行乘法运算。
5.根据权利要求1所述的一种多比特计算装置，其特征在于，所述求和模块包括：管P1、管P2、管P3、管N1、传输管T1、传输管T2、电容C1以及电容C2；
所述管P1的栅极和所述管P2的栅极与CTRL1端连接，CTRL1端用于控制所述管P1和所述管P2的开启，所述管P1的漏极和所述管P2的漏极均与VDD连接，所述管P1的源极分别与所述传输管T1的一端、所述电容C1的一端以及Result端连接，所述传输管T1的另一端与位线RBL连接，所述电容C1的另一端与所述电容C2的一端以及所述管N1的源极连接，所述管N1的漏极接地，所述管N1的栅极与CTRL3端连接，所述电容C2的另一端与所述管P3的源极、所述管P2的源极以及所述传输管T2的一端连接，所述管P3的漏极与VDD连接，所述管P3的栅极与CTRL2端连接，所述管P2的漏极与VDD连接，所述传输管T2的另一端与位线RBLB连接，所述Result端与所述乘累加读出计算模块连接。
6.根据权利要求1所述的一种多比特计算装置，其特征在于，所述乘累加读出计算模块包括：16个ADC模块，每一所述ADC模块与对应的求和模块连接。
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