JP2731238B2 - プログラマブル論理回路 - Google Patents
プログラマブル論理回路Info
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Description
本発明は、プログラマブル論理回路に係り、特に、論
理系の半導体集積回路に用いるのに好適な、ユーザーが
手元でプログラム可能なプログラマブル論理回路に関す
るものである。
理系の半導体集積回路に用いるのに好適な、ユーザーが
手元でプログラム可能なプログラマブル論理回路に関す
るものである。
記憶素子として例えばNMOSトランジスタを用いたパス
トランジスタ−ロジツクは、論理素子としてANDゲート
やORゲートを用いたゲートロジツクに比較して、次のよ
うな利点をもつている。 a.回路面積が小さい。 b.高速動作が可能。 c.消費電力が小さい。 d.系統的な回路デザインが可能。 パストランジスタ−ロジツクの基本的な構成は、例え
ば第７図に示す如く、任意の数のNMOSトランジスタ10を
直列に接続した列12を複数有しており、該トランジスタ
列12の一方の端（図の右端）を全て接続して組合せ論理
の出力Ｆとし、他方の端（図の左端）より信号Ａ、Ｂ、
を入力して、前記トランジスタ列12の各NMOSトランジ
スタ10のゲート10Gに入力される信号Ｃ、、Ｄ、と
の組合せ論理をとつて、前記出力端子Ｆに出力するもの
である。 一例を挙げると、Ｆ＝ＡＣ＋BCなる組合せ論理を
実現するNMOSパストランジスタ−ロジツクは、第８図に
示す如くとなる。ここで、入力信号Ａの列の右端と入力
信号Ａの列の右端は結線14で接続されたワイヤードORと
なつて、出力される。第８図において、信号Ｌは、組合
せ論理の如何に拘わらず、高インビーダンスとなるのを
避けるためのものである。 この第８図に示されるパストランジスタ−ロジツクと
等価なゲートロジツクは、例えば第９図又は第10図に示
す如くとなる。図において、20はANDゲート、22はORゲ
ート、24はインバータである。 このパストランジスタ−ロジツクは、既に説明したよ
うな利点を有するものであるが、入力数が多くなると直
列接続されるNMOSトランジスタ（増幅作用なし）の数が
多くなつて、論理振幅が低下し、伝播遅延が大きくな
る。又、最終出力を他の論理回路に合せて反転するに
は、別体のインバータが必要である等の使いにくい点が
あつた。 このような使いにくい点を改良したものとして、デイ
フアレンシヤル・パストランジスタ−ロジツク（以下DP
TLと称する）も提案されている。 このDPTLの基本的な構成は、例えば第11図に示す如
く、前記NMOSパストランジスタ−ロジツクの任意の数の
NMOSトランジスタ10を直列に接続した列12を、入力信号
Ａ、毎に複数列（実施例では、12Aと12Bの２列）とし
て、各々の一端をワイヤードOR14で接続した後、電圧比
較器16の入力に接続して、該電圧比較器16の出力を組合
せ論理の出力Ｆとするものである。第11図において、信
号Ｌ及びＨは、組合せ論理の如何に拘わらず、高インピ
ーダンスとなるのを避けるためのものである。 このDPTLは、第11図に示したような規則的な構造（レ
ギユラーストラクチヤー）をとつており、アルミニウム
配線18のみによるマスクプログラマブルな論理回路とし
て実現されている。 即ち、このDPTLは、前記トランジスタ列12A、12Bをマ
スクプログラマブルに構成するために、第11図に示す如
く、定められた数のNMOSトランジスタ10を直列に接続し
た回路をマスタースライス工程で形成しておき、配線工
程で、アルミニウム配線18により、各トランジスタ列12
A、12B内の任意の数の不必要なトランジスタ10のソース
10Sとドレン10D間を短絡するという方法をとることによ
つて、所望の組合せ論理を得ることができる。 即ち、各NMOSトランジスタ10は、第12図（Ａ）に示す
如く、NMOSトランジスタ10のソース10Sとドレイン10D間
が接続されていない場合には通常のスイツチとして機能
し、一方、第12図（Ｂ）に示す如く、NMOSトランジスタ
10のソース10Sとドレイン10D間をアルミニウム配線18で
接続した場合には、常時導通状態となる。 このDPTLは、同じくマスクプログラマブルで第９図又
は第10図に示したような論理回路を実現するゲートアレ
イに比較して、素子の数が少ないばかりでなく、アレイ
状に配置されるNMOSトランジスタ10の面積が小さく、且
つ、同一素子が規則的に配置されたレギユラーストラク
チヤーであるため、不規則構造の場合のような無駄がな
く、高密度なレイアウトが可能で、ロジツクに比較して
面積が非常に小さくて済み、全体として回路の面積効率
がよい。 しかしながら、マスクを使つてアルミニウム配線18を
施すマスクプログラマブルな構造であるため、同じくマ
スクプログラマブルなゲートアレイと同様に、商業ベー
スに乗つたとしても、発注から納入までのカスタム化に
要するターンアラウンドタイムは１ケ月程度を要し、マ
スクの設計等、開発の初期コストも高いという問題点を
有していた。
トランジスタ−ロジツクは、論理素子としてANDゲート
やORゲートを用いたゲートロジツクに比較して、次のよ
うな利点をもつている。 a.回路面積が小さい。 b.高速動作が可能。 c.消費電力が小さい。 d.系統的な回路デザインが可能。 パストランジスタ−ロジツクの基本的な構成は、例え
ば第７図に示す如く、任意の数のNMOSトランジスタ10を
直列に接続した列12を複数有しており、該トランジスタ
列12の一方の端（図の右端）を全て接続して組合せ論理
の出力Ｆとし、他方の端（図の左端）より信号Ａ、Ｂ、
を入力して、前記トランジスタ列12の各NMOSトランジ
スタ10のゲート10Gに入力される信号Ｃ、、Ｄ、と
の組合せ論理をとつて、前記出力端子Ｆに出力するもの
である。 一例を挙げると、Ｆ＝ＡＣ＋BCなる組合せ論理を
実現するNMOSパストランジスタ−ロジツクは、第８図に
示す如くとなる。ここで、入力信号Ａの列の右端と入力
信号Ａの列の右端は結線14で接続されたワイヤードORと
なつて、出力される。第８図において、信号Ｌは、組合
せ論理の如何に拘わらず、高インビーダンスとなるのを
避けるためのものである。 この第８図に示されるパストランジスタ−ロジツクと
等価なゲートロジツクは、例えば第９図又は第10図に示
す如くとなる。図において、20はANDゲート、22はORゲ
ート、24はインバータである。 このパストランジスタ−ロジツクは、既に説明したよ
うな利点を有するものであるが、入力数が多くなると直
列接続されるNMOSトランジスタ（増幅作用なし）の数が
多くなつて、論理振幅が低下し、伝播遅延が大きくな
る。又、最終出力を他の論理回路に合せて反転するに
は、別体のインバータが必要である等の使いにくい点が
あつた。 このような使いにくい点を改良したものとして、デイ
フアレンシヤル・パストランジスタ−ロジツク（以下DP
TLと称する）も提案されている。 このDPTLの基本的な構成は、例えば第11図に示す如
く、前記NMOSパストランジスタ−ロジツクの任意の数の
NMOSトランジスタ10を直列に接続した列12を、入力信号
Ａ、毎に複数列（実施例では、12Aと12Bの２列）とし
て、各々の一端をワイヤードOR14で接続した後、電圧比
較器16の入力に接続して、該電圧比較器16の出力を組合
せ論理の出力Ｆとするものである。第11図において、信
号Ｌ及びＨは、組合せ論理の如何に拘わらず、高インピ
ーダンスとなるのを避けるためのものである。 このDPTLは、第11図に示したような規則的な構造（レ
ギユラーストラクチヤー）をとつており、アルミニウム
配線18のみによるマスクプログラマブルな論理回路とし
て実現されている。 即ち、このDPTLは、前記トランジスタ列12A、12Bをマ
スクプログラマブルに構成するために、第11図に示す如
く、定められた数のNMOSトランジスタ10を直列に接続し
た回路をマスタースライス工程で形成しておき、配線工
程で、アルミニウム配線18により、各トランジスタ列12
A、12B内の任意の数の不必要なトランジスタ10のソース
10Sとドレン10D間を短絡するという方法をとることによ
つて、所望の組合せ論理を得ることができる。 即ち、各NMOSトランジスタ10は、第12図（Ａ）に示す
如く、NMOSトランジスタ10のソース10Sとドレイン10D間
が接続されていない場合には通常のスイツチとして機能
し、一方、第12図（Ｂ）に示す如く、NMOSトランジスタ
10のソース10Sとドレイン10D間をアルミニウム配線18で
接続した場合には、常時導通状態となる。 このDPTLは、同じくマスクプログラマブルで第９図又
は第10図に示したような論理回路を実現するゲートアレ
イに比較して、素子の数が少ないばかりでなく、アレイ
状に配置されるNMOSトランジスタ10の面積が小さく、且
つ、同一素子が規則的に配置されたレギユラーストラク
チヤーであるため、不規則構造の場合のような無駄がな
く、高密度なレイアウトが可能で、ロジツクに比較して
面積が非常に小さくて済み、全体として回路の面積効率
がよい。 しかしながら、マスクを使つてアルミニウム配線18を
施すマスクプログラマブルな構造であるため、同じくマ
スクプログラマブルなゲートアレイと同様に、商業ベー
スに乗つたとしても、発注から納入までのカスタム化に
要するターンアラウンドタイムは１ケ月程度を要し、マ
スクの設計等、開発の初期コストも高いという問題点を
有していた。
本発明は、前記従来の問題点を解消するべくなされた
もので、DPTLのプログラマブル論理回路を、ユーザーに
よる書込み消去が可能なユーザープログラマブル化する
ことによつて、ターンアラウンドタイムを解消し、開発
の初期コストを引下げることを第１の課題としている。 本発明は、又、前記第１の課題を達成可能なプログラ
マブル論理回路の構成を簡略化することを第２の課題と
している。
もので、DPTLのプログラマブル論理回路を、ユーザーに
よる書込み消去が可能なユーザープログラマブル化する
ことによつて、ターンアラウンドタイムを解消し、開発
の初期コストを引下げることを第１の課題としている。 本発明は、又、前記第１の課題を達成可能なプログラ
マブル論理回路の構成を簡略化することを第２の課題と
している。
本発明は、プログラマブル論理回路において、入力信
号の一部を、該入力信号によつて閾値可変記憶素子が誤
動作しないレベルとする第１のレベルシフト回路と、残
りの入力信号を、前記閾値可変記憶素子のスイツチング
を制御するのに適したレベルとする第２のレベルシフト
回路と、前記第１のレベルシフト回路出力を、前記第２
のレベルシフト回路出力に応じて通過又は遮断するよう
に、直列的に複数列設けられた、組合せ論理を実現する
ための、複数の前記閾値可変記憶素子と、該閾値可変記
憶素子出力の各列の組合せを差動増幅する差動増幅器
と、前記閾値可変記憶素子の閾値を変更することによつ
て、任意の組合せ論理を実現するための書込み回路とを
備えることにより、前記第１の課題を達成したものであ
る。 又、前記閾値可変記憶素子を、フローテイングゲート
型の電界効果型トランジスタ（以下FETと称する）を含
むものとしたものである。 本発明は、又、プログラマブル論理回路において、入
力信号の一部を、該入力信号によつて閾値可変記憶素子
が誤動作しないレベルとするレベルシフト回路と、該レ
ベルシフト回路出力を、残りの入力信号に応じて通過又
は遮断するように、直列的に複数列設けられた、組合せ
論理を実現するための、複数の前記閾値可変記憶素子と
しての、フローテイングゲートへの電荷注入が行なわれ
ていない消去時にデプレシヨンモードである、フローテ
イングゲート型のFETと、該閾値可変記憶素子出力の各
列の組合せを差動増幅する差動増幅器と、前記閾値可変
素子の閾値を変更することによつて、任意の組合せ論理
を実現するための書込み回路とを備えることにより、前
記第２の課題を達成したものである。
号の一部を、該入力信号によつて閾値可変記憶素子が誤
動作しないレベルとする第１のレベルシフト回路と、残
りの入力信号を、前記閾値可変記憶素子のスイツチング
を制御するのに適したレベルとする第２のレベルシフト
回路と、前記第１のレベルシフト回路出力を、前記第２
のレベルシフト回路出力に応じて通過又は遮断するよう
に、直列的に複数列設けられた、組合せ論理を実現する
ための、複数の前記閾値可変記憶素子と、該閾値可変記
憶素子出力の各列の組合せを差動増幅する差動増幅器
と、前記閾値可変記憶素子の閾値を変更することによつ
て、任意の組合せ論理を実現するための書込み回路とを
備えることにより、前記第１の課題を達成したものであ
る。 又、前記閾値可変記憶素子を、フローテイングゲート
型の電界効果型トランジスタ（以下FETと称する）を含
むものとしたものである。 本発明は、又、プログラマブル論理回路において、入
力信号の一部を、該入力信号によつて閾値可変記憶素子
が誤動作しないレベルとするレベルシフト回路と、該レ
ベルシフト回路出力を、残りの入力信号に応じて通過又
は遮断するように、直列的に複数列設けられた、組合せ
論理を実現するための、複数の前記閾値可変記憶素子と
しての、フローテイングゲートへの電荷注入が行なわれ
ていない消去時にデプレシヨンモードである、フローテ
イングゲート型のFETと、該閾値可変記憶素子出力の各
列の組合せを差動増幅する差動増幅器と、前記閾値可変
素子の閾値を変更することによつて、任意の組合せ論理
を実現するための書込み回路とを備えることにより、前
記第２の課題を達成したものである。
本発明は、前記のようなDPTLのプログラマブル論理回
路において、ＮチヤンネルMOSトランジスタの代りに、
例えばEPROM、EEPROM等の閾値（電圧）が可変な記憶素
子を用いて、製造後に該記憶素子の閾値を変更できるよ
うにしている。 即ち、例えば第１図に示す如く、スイツチングを制御
する縦方向の配線の信号電圧即ち、ゲート信号の電圧
を、通常の０〜５ボルトでなく、例えば４〜９ボルトと
し、NMOSトランジスタの代りに、EPROM30、EEPROM等の
閾値電圧可変な記憶素子（EPROM30）を使用する。この
閾値電圧可変な記憶素子は、閾値が５ボルトであるとき
には、第２図（Ａ）に示す如く、スイツチとして機能
し、一方、閾値が１ボルトであるときには、第２図
（Ｂ）に示す如く、従来のアルミニウム配線18を施した
場合に対応した常時導通状態となる。なお、入力信号や
スイツチング制御信号のレベルはこの例に限定されな
い。 従つて、製造後であつても、ユーザーが、前記記憶素
子の閾値を変更することによつて、所望の組合せ論理を
実現することができる。従つて、ターンアラウンドタイ
ムを解消し、開発の初期コストを引下げることができ
る。更に、回路面積小、高速動作可能、低消費電力、系
統的な回路デザイン可能等のパストランジスタ−ロジツ
クの優れた特徴をプログラマブル論理素子（プログラマ
ブル・ロジツク・デバイス、PLD）として実現すること
ができる。 ここで、入力信号の一部をシフトする第１のレベルシ
フト回路32A、32、32L、32Hを設けたのは、入力信号
によつて閾値可変記憶素子が誤動作しないようにするた
めである。なお、入力信号によつて閾値可変記憶素子が
誤動作する恐れがない場合には、この第１のレベルシフ
ト回路を省略することができる。又は、入力信号自体の
論理振幅を小とすることもできる。 又、残りの入力信号をシフトする第２のレベルシフト
回路34B、34、34C、34は、残りの入力信号を前記閾
値可変記憶素子のスイツチングを制御するのに適したレ
ベルとするために用いている。なお、入力信号自体の論
理振幅を、スイツチングを制御するのに適したレベルと
してもよい。 更に、差動増幅器を設けて差動増幅型、即ちDPTLとし
たのは、ドレインカレントの小さいフローテイングゲー
ト型の記憶素子の使用を可能とするためである。 なお、閾値可変記憶素子を、フローテイングゲートへ
の電荷注入が行われていない消去時にデプレシヨンモー
ドである、フローテイングゲート型のFETとした場合に
は、通常の入力信号レベルでスイツチングを制御するこ
とが可能となるので、第２のレベルシフト回路を省略し
て、構成を簡略化することができる。
路において、ＮチヤンネルMOSトランジスタの代りに、
例えばEPROM、EEPROM等の閾値（電圧）が可変な記憶素
子を用いて、製造後に該記憶素子の閾値を変更できるよ
うにしている。 即ち、例えば第１図に示す如く、スイツチングを制御
する縦方向の配線の信号電圧即ち、ゲート信号の電圧
を、通常の０〜５ボルトでなく、例えば４〜９ボルトと
し、NMOSトランジスタの代りに、EPROM30、EEPROM等の
閾値電圧可変な記憶素子（EPROM30）を使用する。この
閾値電圧可変な記憶素子は、閾値が５ボルトであるとき
には、第２図（Ａ）に示す如く、スイツチとして機能
し、一方、閾値が１ボルトであるときには、第２図
（Ｂ）に示す如く、従来のアルミニウム配線18を施した
場合に対応した常時導通状態となる。なお、入力信号や
スイツチング制御信号のレベルはこの例に限定されな
い。 従つて、製造後であつても、ユーザーが、前記記憶素
子の閾値を変更することによつて、所望の組合せ論理を
実現することができる。従つて、ターンアラウンドタイ
ムを解消し、開発の初期コストを引下げることができ
る。更に、回路面積小、高速動作可能、低消費電力、系
統的な回路デザイン可能等のパストランジスタ−ロジツ
クの優れた特徴をプログラマブル論理素子（プログラマ
ブル・ロジツク・デバイス、PLD）として実現すること
ができる。 ここで、入力信号の一部をシフトする第１のレベルシ
フト回路32A、32、32L、32Hを設けたのは、入力信号
によつて閾値可変記憶素子が誤動作しないようにするた
めである。なお、入力信号によつて閾値可変記憶素子が
誤動作する恐れがない場合には、この第１のレベルシフ
ト回路を省略することができる。又は、入力信号自体の
論理振幅を小とすることもできる。 又、残りの入力信号をシフトする第２のレベルシフト
回路34B、34、34C、34は、残りの入力信号を前記閾
値可変記憶素子のスイツチングを制御するのに適したレ
ベルとするために用いている。なお、入力信号自体の論
理振幅を、スイツチングを制御するのに適したレベルと
してもよい。 更に、差動増幅器を設けて差動増幅型、即ちDPTLとし
たのは、ドレインカレントの小さいフローテイングゲー
ト型の記憶素子の使用を可能とするためである。 なお、閾値可変記憶素子を、フローテイングゲートへ
の電荷注入が行われていない消去時にデプレシヨンモー
ドである、フローテイングゲート型のFETとした場合に
は、通常の入力信号レベルでスイツチングを制御するこ
とが可能となるので、第２のレベルシフト回路を省略し
て、構成を簡略化することができる。
以下図面を参照して、本発明の実施例を詳細に説明す
る。 本発明の第１実施例は、第１図に示す如く、入力信号
の一部Ａ、を、該入力信号Ａ、によつて、閾値が1
V、5Vの２通りに可変な記憶素子であるEPROM30が誤動作
しないレベル、例えば０〜1.5ボルトにシフトする第１
のレベルシフト回路32A、32、32L、32Hと、残りの入
力信号Ｂ、、Ｃ、を、前記EPROM30のスイツチング
を制御するのに適したレベル、例えば４〜９ボルトにシ
フトする第２のレベルシフト回路34B、34、34C、34
と、前記第１のレベルシフト回路32出力を、前記第２の
レベルシフト回路34出力に応じて通過又は遮断するよう
に、直列的に複数列設けられた、組合せ論理を実現する
ための、複数の前記EPROM30と、該EPROM30出力のワイヤ
ードOR14による各列の組合せを差動増幅する電圧比較器
16とを主に備えている。 図において、PRGは、動作状態／書込み状態を制御す
る信号であり、前記第１及び第２のレベルシフト回路3
2、34は、それぞれ該PRGの状態によつて、前記EPROMの
閾値を変更するための書込み回路としても動作する。 符号36は、書込み状態でワイヤードOR14の出力を接地
しておくための切換えスイツチである。 前記第１のレベルシフト回路32は、例えば第３図に示
す如く、切換スイツチ32Sと、動作状態用回路32Rと、書
込み状態用回路32Wとから構成されている。 この第１のレベルシフト回路32によつて、入力信号
Ａ、のレベルを０〜５ボルトから０〜1.5ボルトに落
しているのは、EPROM30のドレインに０〜５ボルトの入
力信号が加わると、その記憶状態が変化してしまうため
であり、ドレイン電圧を1.5ボルト以下に抑えることに
よつて、入力信号によりEPROM30への書込み動作が行わ
れるのを防いでいる。このようにして、入力信号Ａ、
を減衰させた場合には、最終段で電圧比較器16によつて
増幅する必要がある。 この第１のレベルシフト回路32は、前記制御信号PRG
によつて切換スイツチ32Sが切換えられて、書込み回路
として動作するときには、例えば０〜５ボルトの入力信
号Vinを、例えば０〜12.5ボルトの書込み用出力信号Vou
tに変換するようにされている。 前記第２のレベルシフト回路34は、例えば第４図に示
す如く、切換スイツチ34Sと、動作状態用回路34Rと、書
込み状態用回路34Wとから構成されている。 この第２のレベルシフト回路34は、前記制御信号PRG
によつて切換スイツチ34Sが切換えられて書込み回路と
して動作するときには、例えば０〜５ボルトの入力信号
Vinを、例えば８〜12.5ボルトの書込み用出力信号Vout
に変換するようにされている。 ユーザーは、従来アルミニウム配線で短絡されていな
かつたNMOSトランジスタに対応するEPROM30の閾値を、
通常の１ボルトから５ボルトに変更することによつて、
例えば第11図と同様のＦ＝ＡＣ＋BCなる組合せ論理
を容易に実現することができる。 閾値の変更は、例えば次のようにして行うことができ
る。 即ち、第５図に示す如く、制御信号PRGを書込み状態
として、前記第１のレベルシフト回路32及び第２のレベ
ルシフト回路34が、書込み回路となるように切換スイツ
チ32S、34Sを切換えると共に、切換スイツチ36を切換え
て、ワイヤードOR14の出力を接地する。 この状態で、例えば第３行第３列目のEPROM30A及び第
４行第３列目のEPROM30Aを書込みたい場合には、第１の
レベルシフト回路32の書込み用入力信号Ｘのみを高レ
ベルとすると共に、第２のレベルシフト回路34Cの書込
み用入力信号のみを低レベルとする。すると、EPROM3
0Aのみが書込まれた状態となる。 本実施例においては、任意の組合せ論理を実現するた
めの書込み回路を、動作用のレベルシフト回路内に組込
んでいるので、構成が簡略である。なお、動作用のレベ
ルシフト回路と書込み回路を分離させたり、各信号に適
した電源をそれぞれ設けてレベルシフト回路を省略する
ことも可能である。 次に、本発明の第２実施例を詳細に説明する。 この第２実施例は、第６図に示す如く、閾値可変記憶
素子として、フローテイングゲートへの電荷注入が行わ
れていない消去時にデプレシヨンモードである、デイプ
レシヨン型フローテイングゲートFET40を用いることに
より、入力信号を、閾値可変記憶素子のスイツチングを
制御するのに適したレベルとするための第２のレベルシ
フト回路を不要としたものである。即ち、書込み回路の
レベルシフト回路32A、32、32L、32Hは第１実施例と
共通であるが、デプレシヨン型フローテイングゲートFE
T40の電気的特性を調整することにより、書込み時にも
コントロールゲート側のレベルシフトを省略できる。 本実施例においては、第２のレベルシフト回路の代り
にバツフア42B、42、42C、42が設けられているが、
このバツフア42はレベルシフト作用を有しておらず、こ
のバツフア42を省略して、入力信号を直接、デプレシヨ
ン型フローテイングゲートFET40に印加することも可能
である。 本実施例においては、第２のレベルシフト回路が不要
であるので、構成を簡略化することができる。 なお前記実施例においては、いずれも、閾値可変記憶
素子として、フローテイングゲート型のFETを含むEPROM
が用いられていたが、閾値可変記憶素子の種類はこれに
限定されず、例えばEEPROM等、他の閾値可変記憶素子を
用いることもできる。
る。 本発明の第１実施例は、第１図に示す如く、入力信号
の一部Ａ、を、該入力信号Ａ、によつて、閾値が1
V、5Vの２通りに可変な記憶素子であるEPROM30が誤動作
しないレベル、例えば０〜1.5ボルトにシフトする第１
のレベルシフト回路32A、32、32L、32Hと、残りの入
力信号Ｂ、、Ｃ、を、前記EPROM30のスイツチング
を制御するのに適したレベル、例えば４〜９ボルトにシ
フトする第２のレベルシフト回路34B、34、34C、34
と、前記第１のレベルシフト回路32出力を、前記第２の
レベルシフト回路34出力に応じて通過又は遮断するよう
に、直列的に複数列設けられた、組合せ論理を実現する
ための、複数の前記EPROM30と、該EPROM30出力のワイヤ
ードOR14による各列の組合せを差動増幅する電圧比較器
16とを主に備えている。 図において、PRGは、動作状態／書込み状態を制御す
る信号であり、前記第１及び第２のレベルシフト回路3
2、34は、それぞれ該PRGの状態によつて、前記EPROMの
閾値を変更するための書込み回路としても動作する。 符号36は、書込み状態でワイヤードOR14の出力を接地
しておくための切換えスイツチである。 前記第１のレベルシフト回路32は、例えば第３図に示
す如く、切換スイツチ32Sと、動作状態用回路32Rと、書
込み状態用回路32Wとから構成されている。 この第１のレベルシフト回路32によつて、入力信号
Ａ、のレベルを０〜５ボルトから０〜1.5ボルトに落
しているのは、EPROM30のドレインに０〜５ボルトの入
力信号が加わると、その記憶状態が変化してしまうため
であり、ドレイン電圧を1.5ボルト以下に抑えることに
よつて、入力信号によりEPROM30への書込み動作が行わ
れるのを防いでいる。このようにして、入力信号Ａ、
を減衰させた場合には、最終段で電圧比較器16によつて
増幅する必要がある。 この第１のレベルシフト回路32は、前記制御信号PRG
によつて切換スイツチ32Sが切換えられて、書込み回路
として動作するときには、例えば０〜５ボルトの入力信
号Vinを、例えば０〜12.5ボルトの書込み用出力信号Vou
tに変換するようにされている。 前記第２のレベルシフト回路34は、例えば第４図に示
す如く、切換スイツチ34Sと、動作状態用回路34Rと、書
込み状態用回路34Wとから構成されている。 この第２のレベルシフト回路34は、前記制御信号PRG
によつて切換スイツチ34Sが切換えられて書込み回路と
して動作するときには、例えば０〜５ボルトの入力信号
Vinを、例えば８〜12.5ボルトの書込み用出力信号Vout
に変換するようにされている。 ユーザーは、従来アルミニウム配線で短絡されていな
かつたNMOSトランジスタに対応するEPROM30の閾値を、
通常の１ボルトから５ボルトに変更することによつて、
例えば第11図と同様のＦ＝ＡＣ＋BCなる組合せ論理
を容易に実現することができる。 閾値の変更は、例えば次のようにして行うことができ
る。 即ち、第５図に示す如く、制御信号PRGを書込み状態
として、前記第１のレベルシフト回路32及び第２のレベ
ルシフト回路34が、書込み回路となるように切換スイツ
チ32S、34Sを切換えると共に、切換スイツチ36を切換え
て、ワイヤードOR14の出力を接地する。 この状態で、例えば第３行第３列目のEPROM30A及び第
４行第３列目のEPROM30Aを書込みたい場合には、第１の
レベルシフト回路32の書込み用入力信号Ｘのみを高レ
ベルとすると共に、第２のレベルシフト回路34Cの書込
み用入力信号のみを低レベルとする。すると、EPROM3
0Aのみが書込まれた状態となる。 本実施例においては、任意の組合せ論理を実現するた
めの書込み回路を、動作用のレベルシフト回路内に組込
んでいるので、構成が簡略である。なお、動作用のレベ
ルシフト回路と書込み回路を分離させたり、各信号に適
した電源をそれぞれ設けてレベルシフト回路を省略する
ことも可能である。 次に、本発明の第２実施例を詳細に説明する。 この第２実施例は、第６図に示す如く、閾値可変記憶
素子として、フローテイングゲートへの電荷注入が行わ
れていない消去時にデプレシヨンモードである、デイプ
レシヨン型フローテイングゲートFET40を用いることに
より、入力信号を、閾値可変記憶素子のスイツチングを
制御するのに適したレベルとするための第２のレベルシ
フト回路を不要としたものである。即ち、書込み回路の
レベルシフト回路32A、32、32L、32Hは第１実施例と
共通であるが、デプレシヨン型フローテイングゲートFE
T40の電気的特性を調整することにより、書込み時にも
コントロールゲート側のレベルシフトを省略できる。 本実施例においては、第２のレベルシフト回路の代り
にバツフア42B、42、42C、42が設けられているが、
このバツフア42はレベルシフト作用を有しておらず、こ
のバツフア42を省略して、入力信号を直接、デプレシヨ
ン型フローテイングゲートFET40に印加することも可能
である。 本実施例においては、第２のレベルシフト回路が不要
であるので、構成を簡略化することができる。 なお前記実施例においては、いずれも、閾値可変記憶
素子として、フローテイングゲート型のFETを含むEPROM
が用いられていたが、閾値可変記憶素子の種類はこれに
限定されず、例えばEEPROM等、他の閾値可変記憶素子を
用いることもできる。
第１図は、本発明に係るプログラマブル論理回路の第１
実施例の構成を示す回路図、 第２図（Ａ）、（Ｂ）は、第１実施例で用いられている
閾値可変記憶素子の動作を説明するための線図、 第３図は、第１実施例で用いられている書込み回路を含
む第１のレベルシフト回路の構成を示す回路図、 第４図は、同じく書込み回路を含む第２のレベルシフト
回路の構成を示す回路図、 第５図は、第１実施例において、所定のEPROMを書込ん
でいる状態を示す回路図、 第６図は、本発明の第２実施例の構成を示す回路図、 第７図は、代表的なパストランジスタ−ネツトワークの
構成を示す回路図、 第８図は、Ｆ＝ＡＣ＋BCなる組合せ論理回路を実現
するNMOSパストランジスタ−ネツトワークを示す回路
図、 第９図及び第10図は、第８図と同一の論理を実現するゲ
ートロジツクの例それぞれ示す回路図、 第11図は、第８図と同一の論理を実現するデフアレンシ
ヤルパストランジスタ−ロジツク（DPTL）の構成を示す
回路図、 第12図（Ａ）、（Ｂ）は、NMOSパストランジスタのスイ
ツチ状態と常時導通状態をプログラムする方法を説明す
るための線図である。 14……ワイヤードOR、16……電圧比較器、30、30A……E
PROM（閾値電圧可変記憶素子）、32A、32、32L、32
H、32……第１のレベルシフト回路、34B、34、34C、3
4、34……第２のレベルシフト回路、40……デプレシ
ヨン型フローテイングゲートFET（電界効果型トランジ
スタ）。
実施例の構成を示す回路図、 第２図（Ａ）、（Ｂ）は、第１実施例で用いられている
閾値可変記憶素子の動作を説明するための線図、 第３図は、第１実施例で用いられている書込み回路を含
む第１のレベルシフト回路の構成を示す回路図、 第４図は、同じく書込み回路を含む第２のレベルシフト
回路の構成を示す回路図、 第５図は、第１実施例において、所定のEPROMを書込ん
でいる状態を示す回路図、 第６図は、本発明の第２実施例の構成を示す回路図、 第７図は、代表的なパストランジスタ−ネツトワークの
構成を示す回路図、 第８図は、Ｆ＝ＡＣ＋BCなる組合せ論理回路を実現
するNMOSパストランジスタ−ネツトワークを示す回路
図、 第９図及び第10図は、第８図と同一の論理を実現するゲ
ートロジツクの例それぞれ示す回路図、 第11図は、第８図と同一の論理を実現するデフアレンシ
ヤルパストランジスタ−ロジツク（DPTL）の構成を示す
回路図、 第12図（Ａ）、（Ｂ）は、NMOSパストランジスタのスイ
ツチ状態と常時導通状態をプログラムする方法を説明す
るための線図である。 14……ワイヤードOR、16……電圧比較器、30、30A……E
PROM（閾値電圧可変記憶素子）、32A、32、32L、32
H、32……第１のレベルシフト回路、34B、34、34C、3
4、34……第２のレベルシフト回路、40……デプレシ
ヨン型フローテイングゲートFET（電界効果型トランジ
スタ）。
Claims (3)
- 【請求項１】入力信号の一部を、該入力信号によつて閾
値可変記憶素子が誤動作しないレベルとする第１のレベ
ルシフト回路と、 残りの入力信号を、前記閾値可変記憶素子のスイツチン
グを制御するのに適したレベルとする第２のレベルシフ
ト回路と、 前記第１のレベルシフト回路出力を、前記第２のレベル
シフト回路出力に応じて通過又は遮断するように、直列
的に複数列設けられた、組合せ論理を実現するための、
複数の前記閾値可変記憶素子と、 該閾値可変記憶素子出力の各列の組合せを差動増幅する
差動増幅器と、 前記閾値可変記憶素子の閾値を変更することによつて、
任意の組合せ論理を実現するための書込み回路と、 を備えたことを特徴とするプログラマブル論理回路。 - 【請求項２】請求項１記載のプログラマブル論理回路に
おいて、前記閾値可変記憶素子が、フローテイングゲー
ト型の電界効果型トランジスタを含むものであることを
特徴とするプログラマブル論理回路。 - 【請求項３】入力信号の一部を、該入力信号によつて閾
値可変記憶素子が誤動作しないレベルとするレベルシフ
ト回路と、 該レベルシフト回路出力を、残りの入力信号に応じて通
過又は遮断するように、直列的に複数列設けられた、組
合せ論理を実現するための、複数の前記閾値可変記憶素
子としての、フローテイングゲートへの電荷注入が行な
われていない消去時にデプレシヨンモードである、フロ
ーテイングゲート型の電界効果型トランジスタと、 該閾値可変記憶素子出力の各列の組合せを差動増幅する
差動増幅器と、 前記閾値可変記憶素子の閾値を変更することによつて、
任意の組合せ論理を実現するための書込み回路と、 を備えたことを特徴とするプログラマブル論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19816788 | 1988-08-09 | ||
| JP63-198167 | 1988-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140017A JPH02140017A (ja) | 1990-05-29 |
| JP2731238B2 true JP2731238B2 (ja) | 1998-03-25 |
Family
ID=16386580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119821A Expired - Fee Related JP2731238B2 (ja) | 1988-08-09 | 1989-05-12 | プログラマブル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731238B2 (ja) |
-
1989
- 1989-05-12 JP JP1119821A patent/JP2731238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02140017A (ja) | 1990-05-29 |
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