KR890015279A - 집적 메모리 회로 - Google Patents

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KR890015279A
KR890015279A KR1019890002878A KR890002878A KR890015279A KR 890015279 A KR890015279 A KR 890015279A KR 1019890002878 A KR1019890002878 A KR 1019890002878A KR 890002878 A KR890002878 A KR 890002878A KR 890015279 A KR890015279 A KR 890015279A
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펠레르 에른스트
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이반 밀러 레르너
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

집적 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따른 메모리 회로의 개략도. 제 2 도는 제 1 전압 발생 수단에서 사용하기 위한 레벨 샤프터의 관련 부분 사시도. 제 3 도는 제 2 전압 발생 관련 부분의 도시도.

Claims (11)

  1. 행과 열로 배치된 메모리 위치를 갖는 전기적 소거 및 프로그램 가능한 비휘발성 메모리와, 메모리 데이타 입력의 제어하에서 선택적 메모리 위치를 프로그램하기 위한 수단과, 메모리 데이타 입력에 공급된 소정의 논리값을 갖는 데이타의 제어하에서 선택된 메모리 위치를 소거하기 위한 소거 수단을 구비하는 집적 메모리 회로에 있어서, 프로그래밍 수단은 제 1 데이타 입력에 따라 관련열의 선택된 위치에 고 전압을 인가시키는 제 1 방법으로 각 개열 열을 위헤 제 1 데이타 입력을 갖는 각각의 제 1 전압 발생 수단을 구비하며, 소거 수단은 관련 열에서의 선택된 위치에 고 전압을 인가하는 제 2 방법으로 소정의 논리값을 갖는 제 2 데이타 입력에서의 데이타에 따라 각 개별 열을 위해 각 제 2 전압 발생 수단을 구비하며, 개별 열에 관련된 제1 및 제 2 전압 발생 수단은 관련 제1 및 제 2 데이타 입력에 동시에 공급된 데이타에 의해 교대로 제어되는 것을 특징으로 하는 집적 메모리 회로.
  2. 제 1 항에 있어서, 다수열의 제1 및 제 2 전압 발생 수단은 각각 제1 및 각각의 제 2 데이타 입력에 동시에 제공된 각 데이타에 의해 동시에 어드레스 가능한 것을 특징으로 하는 집적 메모리 회로.
  3. 제1 또는 2항에 있어서, 상기 제 1 전압 발생 수단은 상기 제 1 데이타 입력에 결합된 래치를 구비하는 것을 특징으로 하는 집적 메모리 회로.
  4. 제1 또는 제 2 항에 있어서, 상기 제 1 전압 발생 수단은 상기 제 1 데이타 입력에 접속된 래치 수단을 구비하며, 상기 제 2 전압 발생 수단은 상기 제 2 데이타 입력에 접속된 게이트 입력과 또다른 래치 수단에 결합된 게이트 출력을 갖는 논리 게이트 수단을 구비하는 것을 특징으로 하는 집적 메모리 회로.
  5. 제 3 항 또는 제 4 항에 있어서, 각 래치 수단은 열 선택 게이트를 통해 데이타 버스에 접속되는 것을 특징으로 하는 집적 메모리 회로.
  6. 제 1 항에 있어서, 각 메모리 위치는 B 1인 B비트 셀을 가지며, 각 비트 셀은 선택 트랜지스터의 도전 채널과 부동게이트와 비트 라인 및 공급 라인 사이에 배치된 직렬장치를 갖는 프로그램 가능한 트랜지스터의 도전 채널의 직렬 장치를 구비하며 개별 활성 라인을 갖는 각 개별 메모리 위치는 상기 개별 메모리 위치에서 프로그램 가능한 트랜지스터의 제어 전극에 접속되어 있으며, 메모리 위치 프로그램 모드에서 전압을 공급하거나 또는 메모리 소거 모드에서 고 전압을 제공하기 위해 상기 활성화 라인을 접속시기 위한 스위치는 개별 메모리 위치와 관련되며, 상기 스위치는 특징 열과 관련된 제 2 전압 발생 수단에 의해 제어될 수 있으며, 상기 개별 메모리 위치가 색출되고, 상기 제 1 전압 발생 수단은 상기 제 1 데이타 입력을 구성하는 B 제 1 데이타 입력 단자 이외의 제 1 데이타 입력 단자에 각각 접속된 B레벨 시프터를 구비하며, 각 레벨 시프터는 각 공급 라인에 접속된 제어 출력과 상기 라인에 공급 전압을 제공하는 메모리 위치 소거 모드에스 각 비트 라인을 가지며, 관련 워드 라인은 고 전압이 전달되고, 제 1 논리값을 관련 비트 셀에 기록하기 위해 관련 비트라인에 고 전압을 공급하고 관련 공급 라인을 부동 상태로 유지시키며, 관련 워드 라인은 고 전압을 전달하고, 제 2 논리값을 관련 비트 셀에 기록하기 위해 상기 라인에는 공급 전압을 공급하며, 관련 워드 라인은 고 전압을 전달하는 것을 특징으로 하는 집적 메모리 회로.
  7. 제 6 항에 있어서, 각 레벨 시프터는 공급 전압에 접속된 제 1 트랜지스터의 도전 채널과 높은 전압에 접속된 제 2 트랜지스터의 도전 채널을 구비하는 제 1 전류 통로와, 공급 전압에 결합딘 제 3 트랜지스터의 도전채널과 높은 전압에 접속된 제 4 트랜지스터의 도전 채널을 구비하는 제 2 전류 통로를 포함하며, 여기서 제1 및 제 2 트랜지스터 사이의 제 1 노드는 제 4 트랜지스터의 제어 전극에 접속되며 제3 및 제 4 트랜지스터 사이의 제 2 노드는 제 2 트랜지스터의 제어 전극에 접속되며, 제 1 데이타 입력 단자의 데이타 비트에 의해 상호 제어되도록 관련된 제 1 데이타 입력 단자에 결합되는 제1 및 제 3 트랜지스터의 제어 전극을 구비하며, 공급 전압과 관련 공급 라인 사이에 배치된 도전 채널과 제 3 트랜지스터의 제어 전극에 접속된 제어 전극을 갖는 제 5 트랜지스터를 구비하며, 제 2 노드는 제 1 도전형 관련된 비트라인, 제1, 제3 및 제 5 트랜지스터에 접속되며, 제2 및 제 4 트랜지스터는 제2 및 제 4 트랜지스터인 것을 특징으로 하는 집적 메모리 회로.
  8. 제 7 항에 있어서, 각각의 레벨 시프터에 대해서, 제1 및 제 3 트랜지스터의 제어 전극에 접속된 보상형 래치 출력을 갖으며 관련된 제 1 데이타 입력 단자에 결합된 래치를 갖는 래치가 제공되는 것을 특징으로 하는 집적 메모리 회로.
  9. 제 7 항에 있어서, 각각의 제 2 전압 발생 수단이 또 다른 레벨 시프터를 구비하며, 상기 레벨 시프터는, 공급 전압에 접속된 제 6 트랜지스터의 도전 채널과 높은 전압에 접속된 제 7 트랜지스터의 도전 채널을 갖는 제 3 전류 통로와, 공급 전압에 접속된 제 8 트랜지스터의 도전 채널과 높은 전압에 접속된 제 9 트랜지스터의 도전 채널을 갖는 제 4 전류 통로를 구비하며, 여기서 제6 및 제 7 트랜지스터 사이의 제 3 노드는 제 9 트랜지스터 제어 전극에 접속되며 제8 및 제 9 트랜지스터 사이의 제 4 노드는 제 7 트랜지스터의 제어 전극에 접속되며, 상기 제 2 전압 발생 수단은 상기 제6 및 제 8 트랜지스터를 서로 달리 제어하기 위해서 상기 제6 및 제 8 트랜지스터의 제어 전극에 결합된 게이트 출력과 상기 제 2 데이타 입력에 접속된 게이트 입력을 갖는 논리 게이트를 포함하며, 상기 제 8 트랜지스터 및 상기 제 4 노드의 제어 전극은 관련 열내 메모리 장소의 스위치에 접속되는 제1 및 제 2 스위치 제어라인에 접속되며, 각 스위치는 공급 전압과 작동 라인 사이에 배치된 도전채널과 상기 제 1 스위치 제어 라인에 접속된 제어 전극을 갖는 제 1 스위치 트랜지스터를 구비하며, 작동 라인과 관련 워드 라인 사이에 배치된 도전 채널과 상기 제 2 스위치 제어 라인에 접속된 제어 전극을 갖는 제 2 스위치 트랜지스터를 구비하며, 상기 제6트랜지스터, 제 8 트랜지스터, 제 1 스위치 트랜지스터 및 제 2 스위치 트랜지스터는 제 1 전도형이며, 제7 및 제 9 트랜지스터는 제 2 도전형인 것을 특징으로 하는 집적 메모리 회로.
  10. 제 7 항에 청구된 집적 메모리 회로에 사용하기에 적당한 레벨 시프터.
  11. 제 9 항에 청구된 집적 메모리 회로에 사용하기에 적당한 또 하나의 레벨 시프터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890002878A 1988-03-09 1989-03-09 집적 메모리 회로 KR0153518B1 (ko)

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