JPS6045495B2 - マルチメモリ駆動方法 - Google Patents
マルチメモリ駆動方法Info
- Publication number
- JPS6045495B2 JPS6045495B2 JP56105485A JP10548581A JPS6045495B2 JP S6045495 B2 JPS6045495 B2 JP S6045495B2 JP 56105485 A JP56105485 A JP 56105485A JP 10548581 A JP10548581 A JP 10548581A JP S6045495 B2 JPS6045495 B2 JP S6045495B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- memory
- supplied
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Television Systems (AREA)
Description
【発明の詳細な説明】
本発明は、多重文字放送受信機等に用いて好適なマルチ
メモリ駆動方法に関するものである。
メモリ駆動方法に関するものである。
近年、電子技術の急速な発達にともなつて、テレビジョ
ン受像機を使用した種々の多重放送が提案されている。
その１つとして、現在のテレビジョン信号の垂直帰線期
間の一部に文字放送信号を挿入して送信し、受信側では
受信信号中に含まれる文字放送信号を抽出して表示器上
に文字図形を画かせる多重文字放送がある。この放送は
いくつかの異なつた放送番組を順番に繰返して送る方法
が提案されており、この方法によると、視聴者が所望の
放送番組を選択しても直ちに画像が現われるわけではな
く、所望の放送番組の放送の順番が来るまでの待時間の
後にその所望の放送番組がテレビジョン受像機に表示さ
れる。
ン受像機を使用した種々の多重放送が提案されている。
その１つとして、現在のテレビジョン信号の垂直帰線期
間の一部に文字放送信号を挿入して送信し、受信側では
受信信号中に含まれる文字放送信号を抽出して表示器上
に文字図形を画かせる多重文字放送がある。この放送は
いくつかの異なつた放送番組を順番に繰返して送る方法
が提案されており、この方法によると、視聴者が所望の
放送番組を選択しても直ちに画像が現われるわけではな
く、所望の放送番組の放送の順番が来るまでの待時間の
後にその所望の放送番組がテレビジョン受像機に表示さ
れる。
この待時間をなくすため、いくつかの放送番組を選択し
、その内容をメモリ素子に記憶しておき、必要な時期に
読出す方法が考えられる。そして、ある番組の視聴が終
了し、他番組の視聴を行つている時には先に視聴を行つ
た番組に対応するメモリ素子の記憶内容は不要となるの
で、イレーズデータレジスタからの消去信号を書込んで
消去する。また、消去が終つたメモリ素子には図示しな
い外部装置からの新たなデータを書込む。これらの信号
処理にはディジタル技術が使用されており、各メモリ素
子間の接続線数を最小とするためアドレス信号はアドレ
スバスによつて供給され、データ信号はデータバスによ
つて受渡される。そして、ある１つのメモリ素子がデー
タバスに接続されている時には、データの衝突が発生し
ないように、他のメモリ素子はデータバスから切離され
ている。また、ＣＰＵからの書込信号およびイレーズデ
ータレジスタからの消去用信号は、書込みおよび消去を
行うメモリ素子が変わる度に接続先を切換える煩雑さを
避けるため、各メモリーに専用のイレーズデータレジス
タおよび書込用ドライバを接続している。書込と泊込と
の切換Ｊは、イレーズデータレジスタまたはドライバの
いずれか一方を選択することによつて行つている。しか
しながら従来の方法では書込および消去は複数のメモリ
素子が同時に行うことがないにもかかわらず、イレーズ
データレジスタおよびドライ；バを各々のメモリ素子に
独立して設けなければならず、非常に経済性の悪いもの
となつていた。本発明の目的は、書込用のバッファと、
消去用のイレーズデータレジスタとを全メモリで共用す
ることによつて、経済性を高め得るマルチメモリ駆動方
法を提供することにある。このような目的を達成するた
めに、本発明はメモリ素子にアドレス信号が供給されて
いるアクセス時間のうち、半分の時間は任意のメモリ素
子の記憶データの読出を行い、他の半分の時間は他の任
意のメモリ素子の記憶データの消去を行うものである。
、その内容をメモリ素子に記憶しておき、必要な時期に
読出す方法が考えられる。そして、ある番組の視聴が終
了し、他番組の視聴を行つている時には先に視聴を行つ
た番組に対応するメモリ素子の記憶内容は不要となるの
で、イレーズデータレジスタからの消去信号を書込んで
消去する。また、消去が終つたメモリ素子には図示しな
い外部装置からの新たなデータを書込む。これらの信号
処理にはディジタル技術が使用されており、各メモリ素
子間の接続線数を最小とするためアドレス信号はアドレ
スバスによつて供給され、データ信号はデータバスによ
つて受渡される。そして、ある１つのメモリ素子がデー
タバスに接続されている時には、データの衝突が発生し
ないように、他のメモリ素子はデータバスから切離され
ている。また、ＣＰＵからの書込信号およびイレーズデ
ータレジスタからの消去用信号は、書込みおよび消去を
行うメモリ素子が変わる度に接続先を切換える煩雑さを
避けるため、各メモリーに専用のイレーズデータレジス
タおよび書込用ドライバを接続している。書込と泊込と
の切換Ｊは、イレーズデータレジスタまたはドライバの
いずれか一方を選択することによつて行つている。しか
しながら従来の方法では書込および消去は複数のメモリ
素子が同時に行うことがないにもかかわらず、イレーズ
データレジスタおよびドライ；バを各々のメモリ素子に
独立して設けなければならず、非常に経済性の悪いもの
となつていた。本発明の目的は、書込用のバッファと、
消去用のイレーズデータレジスタとを全メモリで共用す
ることによつて、経済性を高め得るマルチメモリ駆動方
法を提供することにある。このような目的を達成するた
めに、本発明はメモリ素子にアドレス信号が供給されて
いるアクセス時間のうち、半分の時間は任意のメモリ素
子の記憶データの読出を行い、他の半分の時間は他の任
意のメモリ素子の記憶データの消去を行うものである。
以下図面を用いて本発明の詳細な説明する。第１図は本
発明の一実施例を示すブロック図である。
発明の一実施例を示すブロック図である。
同図において１ａ〜１ｄはメモリ素子であつて、そのア
ドレス信号入力端ａには、図示しない外部装置からアド
レスバスを介してアドレス信号が供給されている。そし
て、データ信号入出力端子ｄはデータバスによつて共通
に接続され、このデータバスにはパラレル●シリアル変
換器（以下Ｐ／Ｓ変換器と称す）２、バスドライバ３、
イレーズデータレジスタ４が１つずつ接続されている。
このＰ／Ｓ変換器２はメモリ素子１ａ〜１ｄから出力さ
れた読出データを並列信号の形から直列信号の形に変換
して図示しない外部装置に供給し、バスドライバ３は図
示しない外部装置からのデータ信号をメモリ素子１ａ〜
１ｄに供給し、イレーズデータレジスタ４は消去データ
をメモリ素子１ａ〜１ｄに供給する。また、メモリ素子
１ａ〜１ｄのチップイネーブル端ＣＥには、それぞれデ
ータセレクタ５の出力端１Ｙ〜４Ｙに接続されている。
このデータセレクタ５は入力端子群１Ａ〜４Ａと、１Ｂ
〜４Ｂを備え、切換信号端Ｓに信．号が供給されている
時、入力端子群１Ａ〜４Ａに供給される信号によつて出
力側の端子の選択ができ、切換信号端Ｓに供給されてい
ない時、入力端子群１Ｂ〜４Ｂに供給される信号によつ
て出力側の端子の選択ができる。そして、メモリ素子１
ａ．〜１ｄのライトイネーブル端ＷＥは共通に接続され
、図示しない外部装置から書込信号が供給された時、メ
モリ素子１ａ〜１ｄは書込モードとなる。この時、バス
ドライバ３のチップイネーブル端ＣＥにも書込信号が供
給されていれば、外部装・置からバスドライバ３を介し
て供給されるデータがメモリ素子１ａ〜１ｄのうち選択
された１つに書込まれる。これとは別に、メモリ素子１
ａ〜１ｄが書込モードとなつている時、イレーズデータ
レジスタ４のチップイネーブル端ＣＥに書込み信号が供
給されていれば、イレーズデータレジスタ４のデータが
メモリ素子１ａ〜１ｄのうち選択された１つに書込まれ
る。このイレーズデータレジスタ４は消去のためのデー
タを発生するので、この時はメモリ素子の記憶データが
消去されることになる。このように構成された本発明に
係るマルチメモリ駆動方法の動作は次の通りである。
ドレス信号入力端ａには、図示しない外部装置からアド
レスバスを介してアドレス信号が供給されている。そし
て、データ信号入出力端子ｄはデータバスによつて共通
に接続され、このデータバスにはパラレル●シリアル変
換器（以下Ｐ／Ｓ変換器と称す）２、バスドライバ３、
イレーズデータレジスタ４が１つずつ接続されている。
このＰ／Ｓ変換器２はメモリ素子１ａ〜１ｄから出力さ
れた読出データを並列信号の形から直列信号の形に変換
して図示しない外部装置に供給し、バスドライバ３は図
示しない外部装置からのデータ信号をメモリ素子１ａ〜
１ｄに供給し、イレーズデータレジスタ４は消去データ
をメモリ素子１ａ〜１ｄに供給する。また、メモリ素子
１ａ〜１ｄのチップイネーブル端ＣＥには、それぞれデ
ータセレクタ５の出力端１Ｙ〜４Ｙに接続されている。
このデータセレクタ５は入力端子群１Ａ〜４Ａと、１Ｂ
〜４Ｂを備え、切換信号端Ｓに信．号が供給されている
時、入力端子群１Ａ〜４Ａに供給される信号によつて出
力側の端子の選択ができ、切換信号端Ｓに供給されてい
ない時、入力端子群１Ｂ〜４Ｂに供給される信号によつ
て出力側の端子の選択ができる。そして、メモリ素子１
ａ．〜１ｄのライトイネーブル端ＷＥは共通に接続され
、図示しない外部装置から書込信号が供給された時、メ
モリ素子１ａ〜１ｄは書込モードとなる。この時、バス
ドライバ３のチップイネーブル端ＣＥにも書込信号が供
給されていれば、外部装・置からバスドライバ３を介し
て供給されるデータがメモリ素子１ａ〜１ｄのうち選択
された１つに書込まれる。これとは別に、メモリ素子１
ａ〜１ｄが書込モードとなつている時、イレーズデータ
レジスタ４のチップイネーブル端ＣＥに書込み信号が供
給されていれば、イレーズデータレジスタ４のデータが
メモリ素子１ａ〜１ｄのうち選択された１つに書込まれ
る。このイレーズデータレジスタ４は消去のためのデー
タを発生するので、この時はメモリ素子の記憶データが
消去されることになる。このように構成された本発明に
係るマルチメモリ駆動方法の動作は次の通りである。
メモリ素子）１ａ〜１ｄのアクセス時間は従来１４００
ナノ秒程度確保していたが、本出願人は半分の７００ナ
ノ秒でもメモリ素子１ａ〜１ｄが十分動作することを確
認した。このため、従来のアクセス時間Ｔ１（１４００
ナノ秒）のうち半分を消去に、半分を読出・に割当てる
ことにした。第２図Ａに示すように、データセレクタ５
の切換信号端Ｓに供給する信号は、周期Ｔのうち半分の
期間Ｔ２ぱ“Ｌ゛レベルとして、他の半分の期間は“゜
Ｈ゛レベルとする。この結果、データセレクタ５の切換
信号端Ｓが”４６Ｌ０レベルであるＴ２の期間、データ
セレクタ５は入力端子群１Ｂ〜４Ｂのいずれは１つに信
号を供給することによつて、出力端１Ｙ〜４Ｙは入力端
に対応するものだけから出力信号が送出される。このデ
ータセレクタ５からの出力信号はメモリ素子１ａ〜１ｄ
のうちのいずれか１つのメモリ素子のチップイネーブル
端ＣＥに供給されるので、このチップイネーブル端ＣＥ
に信号を供給されたメモリ素子だけがデータバスとのデ
ータ受渡ができるようになる。一方、各メモリ素子１ａ
〜１ｄのアドレス信号入力端ａには、アドレスバスを介
して期間Ｔ２の開始時期から第２図Ｂに示すようにアド
レス信号が供給される。
ナノ秒程度確保していたが、本出願人は半分の７００ナ
ノ秒でもメモリ素子１ａ〜１ｄが十分動作することを確
認した。このため、従来のアクセス時間Ｔ１（１４００
ナノ秒）のうち半分を消去に、半分を読出・に割当てる
ことにした。第２図Ａに示すように、データセレクタ５
の切換信号端Ｓに供給する信号は、周期Ｔのうち半分の
期間Ｔ２ぱ“Ｌ゛レベルとして、他の半分の期間は“゜
Ｈ゛レベルとする。この結果、データセレクタ５の切換
信号端Ｓが”４６Ｌ０レベルであるＴ２の期間、データ
セレクタ５は入力端子群１Ｂ〜４Ｂのいずれは１つに信
号を供給することによつて、出力端１Ｙ〜４Ｙは入力端
に対応するものだけから出力信号が送出される。このデ
ータセレクタ５からの出力信号はメモリ素子１ａ〜１ｄ
のうちのいずれか１つのメモリ素子のチップイネーブル
端ＣＥに供給されるので、このチップイネーブル端ＣＥ
に信号を供給されたメモリ素子だけがデータバスとのデ
ータ受渡ができるようになる。一方、各メモリ素子１ａ
〜１ｄのアドレス信号入力端ａには、アドレスバスを介
して期間Ｔ２の開始時期から第２図Ｂに示すようにアド
レス信号が供給される。
この時、第２図Ｃに示すように、イレーズデータレジス
タ４のチップイネーブル端ＣＥと、メモリ素子のライト
イネーブル端ＷＥに書込信号が供給されるので、２イレ
ーズデータレジスタ４のデータがメモリ素子１ａ〜１ｄ
のデータ入力端ｄに供給される。この時点でメモリ素子
１ａ〜１ｄは１つだけが選択されているので、選択され
たメモリ素子の指定されたアドレスにイレーズデータレ
ジスタ４のデータが書込まれ、これによつてメモリ素子
の記憶内容が消去されることになる。メモリ素子１ａ〜
１ｄの読出しは次のように行われる。
タ４のチップイネーブル端ＣＥと、メモリ素子のライト
イネーブル端ＷＥに書込信号が供給されるので、２イレ
ーズデータレジスタ４のデータがメモリ素子１ａ〜１ｄ
のデータ入力端ｄに供給される。この時点でメモリ素子
１ａ〜１ｄは１つだけが選択されているので、選択され
たメモリ素子の指定されたアドレスにイレーズデータレ
ジスタ４のデータが書込まれ、これによつてメモリ素子
の記憶内容が消去されることになる。メモリ素子１ａ〜
１ｄの読出しは次のように行われる。
データセレクタ５の切換信号端Ｓには第２図Ａに示すよ
うに期間Ｔ３において“゜Ｈ゛レベルの信号が供給され
る。これによつてデータセレクタ５は入力端子群１Ａ〜
４Ａによつて選択された出力端の１つから出力される信
号を、この出力端が接続されているメモリ素子のチップ
イネーブル端ＣＥに供給する。この時、選択されている
メモリ素子は読出を行おうとしているのであるから、先
に消去を行つたメモリ素子とは異なるものであり、また
、メモリ素子のライトイネーブル端ＷＥに書込信号も供
給されていない。そして、メモリ素子１ａ〜１ｄのアド
レス信号入力端ａには第２図Ｂに示すように、消去の期
間Ｔ２から引続いてアドレス信号が供給されている。こ
の結果、選択されたメモリ素子からはアドレス信号に対
応する番地のデータが読出されてＰ／Ｓ変換器２に供給
される。このＰ／Ｓ変換器２に供給されるデータは、図
示しない外部装置からＰ／Ｓ変換器２のラッチ信号端Ｒ
に供給される第２図Ｄに示すラッチパルスによつてラッ
チされる。そして、ラッチされたデータはＰ／Ｓ変換器
２のクロック入力端ＣＬに供給されるクロックパルス毎
に第２図Ｅに示すように直列データとして出力端０ＵＴ
から読出が行われる。なお、データの書込みは、消去と
同じタイミングの時に、イレーズデータレジスタ４のチ
ップイネーブル端に書込信号を供給する代りに、バスド
ライバ３のチップイネーブル端に書込信号を供給するこ
とによつて行われる。
うに期間Ｔ３において“゜Ｈ゛レベルの信号が供給され
る。これによつてデータセレクタ５は入力端子群１Ａ〜
４Ａによつて選択された出力端の１つから出力される信
号を、この出力端が接続されているメモリ素子のチップ
イネーブル端ＣＥに供給する。この時、選択されている
メモリ素子は読出を行おうとしているのであるから、先
に消去を行つたメモリ素子とは異なるものであり、また
、メモリ素子のライトイネーブル端ＷＥに書込信号も供
給されていない。そして、メモリ素子１ａ〜１ｄのアド
レス信号入力端ａには第２図Ｂに示すように、消去の期
間Ｔ２から引続いてアドレス信号が供給されている。こ
の結果、選択されたメモリ素子からはアドレス信号に対
応する番地のデータが読出されてＰ／Ｓ変換器２に供給
される。このＰ／Ｓ変換器２に供給されるデータは、図
示しない外部装置からＰ／Ｓ変換器２のラッチ信号端Ｒ
に供給される第２図Ｄに示すラッチパルスによつてラッ
チされる。そして、ラッチされたデータはＰ／Ｓ変換器
２のクロック入力端ＣＬに供給されるクロックパルス毎
に第２図Ｅに示すように直列データとして出力端０ＵＴ
から読出が行われる。なお、データの書込みは、消去と
同じタイミングの時に、イレーズデータレジスタ４のチ
ップイネーブル端に書込信号を供給する代りに、バスド
ライバ３のチップイネーブル端に書込信号を供給するこ
とによつて行われる。
また、実施例では消去を先に、読出を後に行つたがこれ
に限定されることなく読出を先に行つても良い。またメ
モリ素子の数も任意に選定できる。以上説明したように
、本発明に係るマルチメモリ駆動方法はアドレス信号が
供給されているアクセス時間のうち、半分の時間は任意
のメモリ素子の記憶データを読出を行い、他の半分の期
間は他の任意のメモリ素子の記憶データの消去を行うも
のであるから、データバス上には複数の種類のデータが
同時に存在することがなく、このため１つのイレーズデ
ータレジスタと、１つのバスドライバは全メモリ素子で
共通して使用できるのて経済性良くマルチメモリを駆動
できる優れた効果を有する。
に限定されることなく読出を先に行つても良い。またメ
モリ素子の数も任意に選定できる。以上説明したように
、本発明に係るマルチメモリ駆動方法はアドレス信号が
供給されているアクセス時間のうち、半分の時間は任意
のメモリ素子の記憶データを読出を行い、他の半分の期
間は他の任意のメモリ素子の記憶データの消去を行うも
のであるから、データバス上には複数の種類のデータが
同時に存在することがなく、このため１つのイレーズデ
ータレジスタと、１つのバスドライバは全メモリ素子で
共通して使用できるのて経済性良くマルチメモリを駆動
できる優れた効果を有する。
第１図は本発明の一実施例を示すブロック図、第２図は
各部波形図である。 １ａ〜１ｄ・・・・・・メモリ素子、２・・・・・・パ
ラレル・シリアル変換器、３・・・・・・バスドライバ
、４・・・・・・イレーズデータレジスタ、５・・・・
・・データレジスタ。
各部波形図である。 １ａ〜１ｄ・・・・・・メモリ素子、２・・・・・・パ
ラレル・シリアル変換器、３・・・・・・バスドライバ
、４・・・・・・イレーズデータレジスタ、５・・・・
・・データレジスタ。
Claims (1)
- １ アドレス信号がアドレスバスを介して供給され、デ
ータ信号がデータバスを介して入出力するマルチメモリ
駆動方法において、複数のメモリ素子へのアクセス時間
のうち半分の時間に任意のメモリ素子の記憶データを読
出し、他の半分の時間に前記読出を行うメモリ素子以外
のメモリ素子の記憶データを消去するマルチメモリ駆動
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105485A JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105485A JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589271A JPS589271A (ja) | 1983-01-19 |
| JPS6045495B2 true JPS6045495B2 (ja) | 1985-10-09 |
Family
ID=14408887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105485A Expired JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045495B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157882A (ja) * | 1983-02-28 | 1984-09-07 | Nec Home Electronics Ltd | メモリ回路 |
| JPH052955Y2 (ja) * | 1985-02-06 | 1993-01-25 | ||
| EP0332274B1 (en) * | 1988-03-09 | 1994-06-22 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
-
1981
- 1981-07-08 JP JP56105485A patent/JPS6045495B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589271A (ja) | 1983-01-19 |
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