JPS589271A - マルチメモリ駆動方法 - Google Patents
マルチメモリ駆動方法Info
- Publication number
- JPS589271A JPS589271A JP56105485A JP10548581A JPS589271A JP S589271 A JPS589271 A JP S589271A JP 56105485 A JP56105485 A JP 56105485A JP 10548581 A JP10548581 A JP 10548581A JP S589271 A JPS589271 A JP S589271A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- supplied
- signal
- memory elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明゛は、多重文字放送受信機等に用すて好適な゛マ
ルチメモリ駆動方法に関するものである。
ルチメモリ駆動方法に関するものである。
近年、電子技術の急速表発達にともなって、テレビジョ
ン受像機を使用した穆々の多重放送が提案されている。
ン受像機を使用した穆々の多重放送が提案されている。
その１つとして、現在のテレビジョン信号の垂直帰線期
間の一部に文字放送信号を挿入して送信し、受信側では
受信信号中に含まれる文字放送信号を抽出して表示器上
に文字図形を画かせる多重文字放送がある。
間の一部に文字放送信号を挿入して送信し、受信側では
受信信号中に含まれる文字放送信号を抽出して表示器上
に文字図形を画かせる多重文字放送がある。
この放送はいくつかの興なった放送番組を順番に繰返し
て送る方法が提案されており、この方法によると、視聴
者が所望の放送番組を選択しても直ちに画像が現われる
わけてはなく、所望の放送番組の放送の順番が来るまで
の待時間の後にその所望の放送番組がテレビジョン受像
機に表示される。この待時間を表くすため、いくつかの
放送番組を選択し、その内容をメモリ素子に記憶してお
き、必要な時期に読出す方法が考えられる。そして、あ
る番組の視聴が終了し、他番組の視聴を行っている時に
は先に視聴を行った番組に対応するメモリ素子の記憶内
容は不要となるので、イレーズデータレジスタからの消
去信号を書込んで消去する。また、消去が終ったメモリ
素子には図示しない外部装置からの新たなデータを書込
む。
て送る方法が提案されており、この方法によると、視聴
者が所望の放送番組を選択しても直ちに画像が現われる
わけてはなく、所望の放送番組の放送の順番が来るまで
の待時間の後にその所望の放送番組がテレビジョン受像
機に表示される。この待時間を表くすため、いくつかの
放送番組を選択し、その内容をメモリ素子に記憶してお
き、必要な時期に読出す方法が考えられる。そして、あ
る番組の視聴が終了し、他番組の視聴を行っている時に
は先に視聴を行った番組に対応するメモリ素子の記憶内
容は不要となるので、イレーズデータレジスタからの消
去信号を書込んで消去する。また、消去が終ったメモリ
素子には図示しない外部装置からの新たなデータを書込
む。
これらの信号処理にはディジタル技術が使用されており
、各メモリ素子間の接続線数を最小とするためアドレス
信号はアドレスバスによって供給され、データ信号はデ
ータバスによって受渡される。そして、ある１つのメモ
リ素子がデータバスに接続されている時には、データの
衝突が発生しないように、他のメモリ素子はデータバス
から切離されている。また、ＣＰＵからの書込信号およ
びイレーズデータレジスタからの消去用信号は、書込み
および消去を行うメモリ素子が変わる度に接続先を切換
える煩維さを避けるため、各メモリーに専用のイレーズ
データレジスタおよび書込用ドライバを接続している。
、各メモリ素子間の接続線数を最小とするためアドレス
信号はアドレスバスによって供給され、データ信号はデ
ータバスによって受渡される。そして、ある１つのメモ
リ素子がデータバスに接続されている時には、データの
衝突が発生しないように、他のメモリ素子はデータバス
から切離されている。また、ＣＰＵからの書込信号およ
びイレーズデータレジスタからの消去用信号は、書込み
および消去を行うメモリ素子が変わる度に接続先を切換
える煩維さを避けるため、各メモリーに専用のイレーズ
データレジスタおよび書込用ドライバを接続している。
書込と消去との切換は、イレーズデータレジスタまたは
ドライバのいずれか一方を選択することによって行って
いる。
ドライバのいずれか一方を選択することによって行って
いる。
しかしながら従来の方法では書込および消去は複数のメ
モリ素子が同時に行うことがないにもかかわらず、イレ
ーズデータレジスタおよびドライバを各々のメモリ素子
に独立して設けなけれ番ｆならず、非常に経済性の悪い
ものとなっていた。
モリ素子が同時に行うことがないにもかかわらず、イレ
ーズデータレジスタおよびドライバを各々のメモリ素子
に独立して設けなけれ番ｆならず、非常に経済性の悪い
ものとなっていた。
本発明の目的は、書込用のバッファと、情夫用のイレー
ズデー、タレジスタとを全メモリで共用することによっ
て、経済性を高め得るマルチメモリ駆動方法を提供する
ことにある。
ズデー、タレジスタとを全メモリで共用することによっ
て、経済性を高め得るマルチメモリ駆動方法を提供する
ことにある。
このような目的を達成するために、本発明はメモリ素子
にアドレス信号が供給されているアクセス時間のうち、
半分の時間は任意のメモリ素子の記憶データの続出を行
い、他の半分の時間は他の任意のメモリ素子の記憶デー
タの消去を行うものである。以下図面を用いて本発明の
詳細な説明する。
にアドレス信号が供給されているアクセス時間のうち、
半分の時間は任意のメモリ素子の記憶データの続出を行
い、他の半分の時間は他の任意のメモリ素子の記憶デー
タの消去を行うものである。以下図面を用いて本発明の
詳細な説明する。
＠１図は本発明の一実施例を示すブロック図である。同
図において１１〜１ｄはメモリ素子であって、そのアド
レス信号入力端ａには、図示しない外部装置からアドレ
スバスを介してアドレス信号が供給されている。そして
、データ信号入出力端子４はデータバスによって共通に
接続され、このデータバスにはパラレル・シリアル−換
器（以下Ｐ／Ｂ変換器と称す）２、パスドライバ３、イ
レーズデータレジスタ４がｌっずつ接続されている。こ
のＰ／８変換器２はメモリ素子１１〜１ｄから出力され
た読、出データを並列信号の形から直列信号の形に変挟
して図示しない外部装置に供給し、パスドライバ３は図
示しない外部装置からのデータ信号をメそり素子１ａ〜
１ｄに供給し、イレーズデータレジスタ４は消去データ
をメモリ素子１１〜１ｄに供給する。また、メモリ索子
１ａ〜１ｄのチップイネーブル端ｃＥには、それぞれデ
ータセレクタ５の出力端１Ｙ〜４Ｙに接続されている。
図において１１〜１ｄはメモリ素子であって、そのアド
レス信号入力端ａには、図示しない外部装置からアドレ
スバスを介してアドレス信号が供給されている。そして
、データ信号入出力端子４はデータバスによって共通に
接続され、このデータバスにはパラレル・シリアル−換
器（以下Ｐ／Ｂ変換器と称す）２、パスドライバ３、イ
レーズデータレジスタ４がｌっずつ接続されている。こ
のＰ／８変換器２はメモリ素子１１〜１ｄから出力され
た読、出データを並列信号の形から直列信号の形に変挟
して図示しない外部装置に供給し、パスドライバ３は図
示しない外部装置からのデータ信号をメそり素子１ａ〜
１ｄに供給し、イレーズデータレジスタ４は消去データ
をメモリ素子１１〜１ｄに供給する。また、メモリ索子
１ａ〜１ｄのチップイネーブル端ｃＥには、それぞれデ
ータセレクタ５の出力端１Ｙ〜４Ｙに接続されている。
このデータセレクタ５は入力端子群ＩＡ〜４Ａと、１Ｂ
〜４Ｂを備え、切換信号端Ｓに信号が供給されている時
、入力端子群１Ａ〜４Ａに供給される信号によって出力
側の端子の選択ができ、切換信号端８に信号が供給され
ていない時、入力端子群１Ｂ〜４Ｂに供給される信号に
よって出力側の端子の選択ができる。そして、メモリ素
子１ａ〜１ｄのライトイネーブル端ｗ′ＢはＡｉｌに接
続され、図示しない外部装置から書込信号が供給された
時、メモリ素子１１〜１ｄは書込モードとなる１、この
時、パスドライバ３のチップイネーブル端ＣＢにも書込
信号が供給されていれば、外部装置からパスドライバ３
を介して供給されるデータがメモリ素子１ａ〜１ｄのう
ち選択された１つに書込まれる。これとは別に、メモリ
素子１畠〜１Ｌが書込モードとなっている時、イレーズ
データレジスタ４のチップイネーブル端ＣＥに書込み信
号が供給されていれば、イレーズデータレジスタ４のデ
ータがメモリ素子１１〜１ｄのうち選択された１つに書
込まれる。このイレーズデータレジスタ４は消去のため
のデータを発生するので、この時はメモリ素子の記憶デ
ータが消去されることになる。
〜４Ｂを備え、切換信号端Ｓに信号が供給されている時
、入力端子群１Ａ〜４Ａに供給される信号によって出力
側の端子の選択ができ、切換信号端８に信号が供給され
ていない時、入力端子群１Ｂ〜４Ｂに供給される信号に
よって出力側の端子の選択ができる。そして、メモリ素
子１ａ〜１ｄのライトイネーブル端ｗ′ＢはＡｉｌに接
続され、図示しない外部装置から書込信号が供給された
時、メモリ素子１１〜１ｄは書込モードとなる１、この
時、パスドライバ３のチップイネーブル端ＣＢにも書込
信号が供給されていれば、外部装置からパスドライバ３
を介して供給されるデータがメモリ素子１ａ〜１ｄのう
ち選択された１つに書込まれる。これとは別に、メモリ
素子１畠〜１Ｌが書込モードとなっている時、イレーズ
データレジスタ４のチップイネーブル端ＣＥに書込み信
号が供給されていれば、イレーズデータレジスタ４のデ
ータがメモリ素子１１〜１ｄのうち選択された１つに書
込まれる。このイレーズデータレジスタ４は消去のため
のデータを発生するので、この時はメモリ素子の記憶デ
ータが消去されることになる。
このように構成された本発明に係るマルチメモリ駆動方
法の動作は次の通りである。メモリ素子１１〜１４のア
クセス時間は従来１４００ナノ秒程度確保していたが、
本願出願人は半分の７００ナノ秒でもメモリ素子１１〜
１ｄが十分動作することを確認した。このため、従来の
アクセス時間Ｔ＊ （１４００ナノ秒）のうち半分を消
去に、半分を続出に割当てることにしたつ第２図ムに示
すように、データセレクタ５の切換信号端Ｓに供給する
信号は、周期Ｔのうち半分の期間Ｔ霊は”Ｌ″レベルし
て、他の半分の期間は１ルベルとする。この結果、デー
タセレクタ５の切換信号端Ｓが＠Ｌ”レベルであるＴｚ
の期間、データセレクタ５は入力端子詳１Ｂ〜４Ｂのい
ずれか１つに信号を供給することによって、出力端１Ｙ
〜４Ｙは入力端に対応するものだけから出力信号が送出
される。このデータセレクタ５からの出力信号はメモリ
素子１１〜１ｄのうちのいずれか１つのメモリ素子のチ
ップイネーブル端ＣＥに供給されるので、このチップイ
ネーブル端ＣＥに信号を供給されたメモリ素子だけがデ
ータバスとのデータ受渡ができるよ３になる。
法の動作は次の通りである。メモリ素子１１〜１４のア
クセス時間は従来１４００ナノ秒程度確保していたが、
本願出願人は半分の７００ナノ秒でもメモリ素子１１〜
１ｄが十分動作することを確認した。このため、従来の
アクセス時間Ｔ＊ （１４００ナノ秒）のうち半分を消
去に、半分を続出に割当てることにしたつ第２図ムに示
すように、データセレクタ５の切換信号端Ｓに供給する
信号は、周期Ｔのうち半分の期間Ｔ霊は”Ｌ″レベルし
て、他の半分の期間は１ルベルとする。この結果、デー
タセレクタ５の切換信号端Ｓが＠Ｌ”レベルであるＴｚ
の期間、データセレクタ５は入力端子詳１Ｂ〜４Ｂのい
ずれか１つに信号を供給することによって、出力端１Ｙ
〜４Ｙは入力端に対応するものだけから出力信号が送出
される。このデータセレクタ５からの出力信号はメモリ
素子１１〜１ｄのうちのいずれか１つのメモリ素子のチ
ップイネーブル端ＣＥに供給されるので、このチップイ
ネーブル端ＣＥに信号を供給されたメモリ素子だけがデ
ータバスとのデータ受渡ができるよ３になる。
一方、各メモリ素子１１〜１ｄのアドレス信号入力端島
には、アドレスバスを介して期間Ｔ２の開始時期から１
１１２図Ｂに示すようにアドレス信号が供給される。こ
の時、第２図Ｃに示すように、イレーズデータレジスタ
４のチップイネーブル端ＣＥと、メモリ素子のライトイ
ネーブル端ＷＥに書込信号が供給されるので、イレーズ
データレジスタ４のデータがメモリ素子１ａ〜１ｄのデ
ータ入出力端ｄに供給される。この時点でメモリ素子１
１〜１ｄは１つだけが選択されているので、選択された
メモリ素子の指定されたアドレスにイレーズデータレジ
スタ４のデータが書込まれ、これによってメモリ素子の
記憶内容が消去されることになる。
には、アドレスバスを介して期間Ｔ２の開始時期から１
１１２図Ｂに示すようにアドレス信号が供給される。こ
の時、第２図Ｃに示すように、イレーズデータレジスタ
４のチップイネーブル端ＣＥと、メモリ素子のライトイ
ネーブル端ＷＥに書込信号が供給されるので、イレーズ
データレジスタ４のデータがメモリ素子１ａ〜１ｄのデ
ータ入出力端ｄに供給される。この時点でメモリ素子１
１〜１ｄは１つだけが選択されているので、選択された
メモリ素子の指定されたアドレスにイレーズデータレジ
スタ４のデータが書込まれ、これによってメモリ素子の
記憶内容が消去されることになる。
メモリ素子１１〜１ｄの読出しは次のように行われる。
データセレクタ５の切換信号端８には、１１１２図ムに
示すように期間Ｔｓにおいて１Ｈ″レベルの信号が供給
される。これによってデータセレクタ５は入力端子群１
ム〜４ムによって選択された出力端の１つから出力され
る信号を、この出力端が接続されているメモリ素子のチ
ップイネーブル端ＣＥに供給する。この時、選択されて
いるメモリ素子は続出を行おうとしているのであるか゛
ら、先に消去を行ったメモリ素子とは異な邊ものであり
、また、メモリ素子のライトイネーブル端ＷＥに書込信
号も供給されていない。そして、メモリ素子１１〜１ｄ
のアドレス信号入力端亀には第２図ｎに示すように、消
去の期間Ｔ８から引続いてアドレス信号が供給されてい
る。この結果、選択されたメモリ素子からはアドレス信
号に対応する番地のデータが続出されてＰ／Ｓ変換器２
に供給される。このＰ／８変換器２に供給されるデータ
は、図示しない外部装置からＰ／８変換器２のラッチ信
号端Ｒに供給される第２図りに示すラッチパルスによっ
てラッチされる。そして、ラッチされたデータはＰ／Ｓ
変換器２のクロック入力端ＣＬに供給されるクロックパ
ルス毎に！１！２図Ｅに示すように直列データとして出
力端ＯＵＴから続出が行われる。
示すように期間Ｔｓにおいて１Ｈ″レベルの信号が供給
される。これによってデータセレクタ５は入力端子群１
ム〜４ムによって選択された出力端の１つから出力され
る信号を、この出力端が接続されているメモリ素子のチ
ップイネーブル端ＣＥに供給する。この時、選択されて
いるメモリ素子は続出を行おうとしているのであるか゛
ら、先に消去を行ったメモリ素子とは異な邊ものであり
、また、メモリ素子のライトイネーブル端ＷＥに書込信
号も供給されていない。そして、メモリ素子１１〜１ｄ
のアドレス信号入力端亀には第２図ｎに示すように、消
去の期間Ｔ８から引続いてアドレス信号が供給されてい
る。この結果、選択されたメモリ素子からはアドレス信
号に対応する番地のデータが続出されてＰ／Ｓ変換器２
に供給される。このＰ／８変換器２に供給されるデータ
は、図示しない外部装置からＰ／８変換器２のラッチ信
号端Ｒに供給される第２図りに示すラッチパルスによっ
てラッチされる。そして、ラッチされたデータはＰ／Ｓ
変換器２のクロック入力端ＣＬに供給されるクロックパ
ルス毎に！１！２図Ｅに示すように直列データとして出
力端ＯＵＴから続出が行われる。
なお、データの書込みは、消去と同じタイミングの時に
、イレーズデータレジスタ４のチップイネーブル端に書
込信号を供給する代りに、パスドライバ３のチップイネ
ーブル端に書込信号を供給することによって行われる。
、イレーズデータレジスタ４のチップイネーブル端に書
込信号を供給する代りに、パスドライバ３のチップイネ
ーブル端に書込信号を供給することによって行われる。
また、実施例では消去を先に、続出を後に行ったがこれ
に限定されることなく続出を先に行っても良い。またメ
モリ素子の数も任意に選定できる。
に限定されることなく続出を先に行っても良い。またメ
モリ素子の数も任意に選定できる。
以上説明したように、本発明に係るマルチメモリの駆動
方法はアドレス信号が供給されているアクセス時間のう
ち、半分の時間は任意のメモリ素子の記憶データを読出
を行い、他の半分の期間は他の任意のメモリ素子の記憶
データの消去を行うものであるから、データバス上には
ＩｌＩＩの種類のデータが同時に存在することがなく、
このため１つのイレーズデータレジスタと、１つのパス
ドライバは全メモリ素子で共通して使用で責るりで経済
性良くマルチメモリを駆動できる優れた効果を有する。
方法はアドレス信号が供給されているアクセス時間のう
ち、半分の時間は任意のメモリ素子の記憶データを読出
を行い、他の半分の期間は他の任意のメモリ素子の記憶
データの消去を行うものであるから、データバス上には
ＩｌＩＩの種類のデータが同時に存在することがなく、
このため１つのイレーズデータレジスタと、１つのパス
ドライバは全メモリ素子で共通して使用で責るりで経済
性良くマルチメモリを駆動できる優れた効果を有する。
ａｔ図は本発明の一実施例を示すプルツク図、第２図は
各部波形図である。。 ｌａ〜ｌｄ＠・・・メモリ素子、２・−・・パラレル・
シリアル変換器、３・・・０パスドライバ４ｅ・・・イ
レーズデータレジスタ、５・嗜・・データレジスタ。 特許出願人 新日本電気株式会社
各部波形図である。。 ｌａ〜ｌｄ＠・・・メモリ素子、２・−・・パラレル・
シリアル変換器、３・・・０パスドライバ４ｅ・・・イ
レーズデータレジスタ、５・嗜・・データレジスタ。 特許出願人 新日本電気株式会社
Claims (1)
- アドレス信号がアドレスバスを介して供給され、データ
信号がデータバスを介して人出力するマルチメモリ駆動
方法において、複数のメモリ素子へのアクセス時間のう
ち半分の時間に任意のメモリ素子の記憶データを貌出し
、他の半分の時間に前記続出を行うメモリ索子以外のメ
モリ素子の記憶データを消去するマルチメモリ駆動方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105485A JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105485A JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589271A true JPS589271A (ja) | 1983-01-19 |
| JPS6045495B2 JPS6045495B2 (ja) | 1985-10-09 |
Family
ID=14408887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105485A Expired JPS6045495B2 (ja) | 1981-07-08 | 1981-07-08 | マルチメモリ駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045495B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157882A (ja) * | 1983-02-28 | 1984-09-07 | Nec Home Electronics Ltd | メモリ回路 |
| US4640175A (en) * | 1985-02-06 | 1987-02-03 | Hoshino Gakki Co., Ltd. | Support leg for bass drum |
| EP0332274A2 (en) * | 1988-03-09 | 1989-09-13 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
-
1981
- 1981-07-08 JP JP56105485A patent/JPS6045495B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157882A (ja) * | 1983-02-28 | 1984-09-07 | Nec Home Electronics Ltd | メモリ回路 |
| US4640175A (en) * | 1985-02-06 | 1987-02-03 | Hoshino Gakki Co., Ltd. | Support leg for bass drum |
| EP0332274A2 (en) * | 1988-03-09 | 1989-09-13 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045495B2 (ja) | 1985-10-09 |
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