JPS60217385A - 画像表示方式 - Google Patents
画像表示方式Info
- Publication number
- JPS60217385A JPS60217385A JP59072780A JP7278084A JPS60217385A JP S60217385 A JPS60217385 A JP S60217385A JP 59072780 A JP59072780 A JP 59072780A JP 7278084 A JP7278084 A JP 7278084A JP S60217385 A JPS60217385 A JP S60217385A
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- JP
- Japan
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- memory
- display
- data
- image data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画像表示方式に係り、特にカラー表示装置のよ
うに、表示画素１ドツトを複数情報の合成で表示する際
の画面表示用メモリの構成法に関する。
うに、表示画素１ドツトを複数情報の合成で表示する際
の画面表示用メモリの構成法に関する。
第１図は、従来のカラー表示装置における画面表示用メ
モリの構成を示す。画面表示メモリは、各光色、すなわ
ち赤（Ｒ）、緑（Ｇ）、青（Ｂ）に割当てた表示ドツト
単位で、画面相当の容量を持つ３個のメモリｌ、２．３
で構成されている。
モリの構成を示す。画面表示メモリは、各光色、すなわ
ち赤（Ｒ）、緑（Ｇ）、青（Ｂ）に割当てた表示ドツト
単位で、画面相当の容量を持つ３個のメモリｌ、２．３
で構成されている。
各メモリ１〜３には共通してアドレスが割当ててあり、
アドレス信号をアドレスバス４を通して各メモリ１〜３
に送ることにより、各メモリ１，２゜３より同一表示画
素ドツトに対応する画像データをデータバスを６．７．
８を通して読み出し、データ合成器５で合成して表示す
る。
アドレス信号をアドレスバス４を通して各メモリ１〜３
に送ることにより、各メモリ１，２゜３より同一表示画
素ドツトに対応する画像データをデータバスを６．７．
８を通して読み出し、データ合成器５で合成して表示す
る。
第２図は、前記メモリ１，２．３より画像データを読み
出し、該画像データを合成する動作を説明するタイミン
グチャートを示す。アドレスバス４を通して送られてく
るアドレス信号Ａｄは各メモリ１１２１３に共通したデ
ータ格納箇所を指示し、各メモリ１，２．３から該アド
レス信号Ａｄに従って、Ｒ，Ｇ、Ｂの画像データを同じ
タイミングｔ ＋１で出力する。データ合成器５は、前
記各メモリ１，２，３より出力される１画像データを合
成し１表示形式の表示データＤｐに変換して表示部（図
示せず）に出力する。
出し、該画像データを合成する動作を説明するタイミン
グチャートを示す。アドレスバス４を通して送られてく
るアドレス信号Ａｄは各メモリ１１２１３に共通したデ
ータ格納箇所を指示し、各メモリ１，２．３から該アド
レス信号Ａｄに従って、Ｒ，Ｇ、Ｂの画像データを同じ
タイミングｔ ＋１で出力する。データ合成器５は、前
記各メモリ１，２，３より出力される１画像データを合
成し１表示形式の表示データＤｐに変換して表示部（図
示せず）に出力する。
上記従来の画面表示用メモリの構成では、各メモリｌ、
２．３の容量は、画面の容量に相当する。
２．３の容量は、画面の容量に相当する。
ところが、現在のＣＲＴ表示装置では、画面容量は３２
Ｋワード位であるのに対し、現在の大容量ＲＡＭは、
アドレス空間が６４にワード、２５６にワードとその容
量が大きい。そのため上記従来のように各光色に応じて
、これらＲＡＭを各々独立し、たメモリとして使用する
ことは、メモリの未使用の空間が大きくなり１表示装置
の低価格化の障害となるという欠点があった。
Ｋワード位であるのに対し、現在の大容量ＲＡＭは、
アドレス空間が６４にワード、２５６にワードとその容
量が大きい。そのため上記従来のように各光色に応じて
、これらＲＡＭを各々独立し、たメモリとして使用する
ことは、メモリの未使用の空間が大きくなり１表示装置
の低価格化の障害となるという欠点があった。
本発明の目的は、表示画素１ドツトを複数情報の合成で
表示する表示装置において、１個の大容量メモリを複数
エリアに分割して用いることにより、従来複数のメモリ
で構成されていた画像表示用メモリを１個のメモリで可
能とした画像表示方式を提供することにある。
表示する表示装置において、１個の大容量メモリを複数
エリアに分割して用いることにより、従来複数のメモリ
で構成されていた画像表示用メモリを１個のメモリで可
能とした画像表示方式を提供することにある。
本発明は上記目的を達成するために１画像データを格納
する画面表示メモリに画面容量を越る１個の大容量のメ
モリを用い、該メモリをメモリアドレスの１部ビットを
共通アドレスとして成る複数エリアに分割する共に、該
複数エリアの各々に表示画素を表現するための合成前の
画像データを格納し、さらに前記分割された複数エリア
からの出力データを格納するデータラッチを分割された
エリアの数だけ設け、前記複数エリアからデータを読み
出す際、前記メモリアドレスビットの共通アドレス以外
のアドレスビットを順次歩進して複数エリア間で共通ア
ドレスの切換えを行い、各分割エリアからデータを順次
読み出し、該データをそれぞれ前記データラッチに格納
し、該データラッチからの出力データの和を１つの表示
画素の表示データとして出力するものである。
する画面表示メモリに画面容量を越る１個の大容量のメ
モリを用い、該メモリをメモリアドレスの１部ビットを
共通アドレスとして成る複数エリアに分割する共に、該
複数エリアの各々に表示画素を表現するための合成前の
画像データを格納し、さらに前記分割された複数エリア
からの出力データを格納するデータラッチを分割された
エリアの数だけ設け、前記複数エリアからデータを読み
出す際、前記メモリアドレスビットの共通アドレス以外
のアドレスビットを順次歩進して複数エリア間で共通ア
ドレスの切換えを行い、各分割エリアからデータを順次
読み出し、該データをそれぞれ前記データラッチに格納
し、該データラッチからの出力データの和を１つの表示
画素の表示データとして出力するものである。
以下１本発明の実施例を図面を用いて詳細に説・−３−
・ 明する。
・ 明する。
第３図は１本発明の一実施例の画面表示用メモリ構成を
示す図である。第３図において、１１は画面表示用メモ
リであり、該画面表示用メモリ１１は、アドレス空間の
分割で、Ｒ，Ｇ、Ｂの各光色エリアに分割されている。
示す図である。第３図において、１１は画面表示用メモ
リであり、該画面表示用メモリ１１は、アドレス空間の
分割で、Ｒ，Ｇ、Ｂの各光色エリアに分割されている。
１２はアドレス制御部であり、アドレスバス１６からの
アドレス信号を受けて１画面表示用メモリ１１の分割さ
れたエリアＩＩＲ，ＩＩＧ、ＩＩＢを指定するアドレス
信号と同期ラッチ１３，１４．１５を制御する制御信号
とをそれぞれアドレスバス１７．制御信号バス１８を通
して出力する。１９は表示データ合成器であり、同期ラ
ッチ１３，１４．１５に格納された画像データを合成し
１表示形式の表示データに変換して出力する。
アドレス信号を受けて１画面表示用メモリ１１の分割さ
れたエリアＩＩＲ，ＩＩＧ、ＩＩＢを指定するアドレス
信号と同期ラッチ１３，１４．１５を制御する制御信号
とをそれぞれアドレスバス１７．制御信号バス１８を通
して出力する。１９は表示データ合成器であり、同期ラ
ッチ１３，１４．１５に格納された画像データを合成し
１表示形式の表示データに変換して出力する。
第４図はアドレス制御部１２の詳細を示す図である。ア
ドレス制御部１２は、３進カウンタ２１゜デコーダ２２
．タイミングラッチ２３で構成され。
ドレス制御部１２は、３進カウンタ２１゜デコーダ２２
．タイミングラッチ２３で構成され。
３進カウンタ出力がアドレスバス１７に接続され、タイ
ミングラッチ２３の出力が制御信号バス１８・−４−・ に接続される。
ミングラッチ２３の出力が制御信号バス１８・−４−・ に接続される。
次に１表示画面に表示データを画面表示用メモリ１１よ
り読み出す動作を第５図のタイミングチャートを用いて
説明する。同図において、符号は第３図および第４図で
同一符号を付した部分の信号を示す。画面表示用メモリ
１１は１例えば２５６にワードのアドレス空間を有し、
Ｒ，Ｇ、Ｂをそれぞれｌエリア６４にワードずつに分割
する。
り読み出す動作を第５図のタイミングチャートを用いて
説明する。同図において、符号は第３図および第４図で
同一符号を付した部分の信号を示す。画面表示用メモリ
１１は１例えば２５６にワードのアドレス空間を有し、
Ｒ，Ｇ、Ｂをそれぞれｌエリア６４にワードずつに分割
する。
また第５図において、ｃｏはシステムの基本クロックで
、 ３進カウンタ２１には該基本クロックｃｏを２分周
したクロックＣ１が入力される。まず１表示データＤＰ
を作成するに必要なデータを格納したエリアＲ，Ｇ、Ｂ
に共通したアドレスを指定するアドレス信号（１６）が
アドレスバス１６に表示装置のタイミングに同期して出
力される。
、 ３進カウンタ２１には該基本クロックｃｏを２分周
したクロックＣ１が入力される。まず１表示データＤＰ
を作成するに必要なデータを格納したエリアＲ，Ｇ、Ｂ
に共通したアドレスを指定するアドレス信号（１６）が
アドレスバス１６に表示装置のタイミングに同期して出
力される。
アドレス制御部１２において、アドレス信号（１６）の
期間１．−１２中、３進カウンタ２１はカウントアツプ
し１画面表示用メモリ１１のエリアＲ，Ｇ、Ｂを切換え
るアドレス信号（１７）をアドレスバス１７に出力する
。該アドレス信号１７は、デコーダ２２によりデゴード
され、タイミングラッチ２３から、Ｔ ｒ 、 Ｔ ｇ
、 Ｔ ｂに示すようなタイミングの制御信号（１８
）が同期ラッチ１３゜１／Ｉ、１５に制御信号バスを通
って出力される。
期間１．−１２中、３進カウンタ２１はカウントアツプ
し１画面表示用メモリ１１のエリアＲ，Ｇ、Ｂを切換え
るアドレス信号（１７）をアドレスバス１７に出力する
。該アドレス信号１７は、デコーダ２２によりデゴード
され、タイミングラッチ２３から、Ｔ ｒ 、 Ｔ ｇ
、 Ｔ ｂに示すようなタイミングの制御信号（１８
）が同期ラッチ１３゜１／Ｉ、１５に制御信号バスを通
って出力される。
エリアＲ，Ｇ、Ｂに共通したアドレスを指定するアドレ
ス信号（１６）とエリアＲ，Ｇ、Ｂを切換えるアドレス
信号（１７）により、各エリアＲ９Ｇ、Ｂから１画像デ
ータがデータバス２４，２５゜２６を通って次々に出力
される。同期ラッチ１３は、制御信号バス１８からのタ
イミングＴｒで出力される制御信号（１８）により画像
データ（２４）をラッチし、Ｒ画素を保持する。同様に
同期ラッチ１４．１５もそれぞれ、タイミングＴｇ。
ス信号（１６）とエリアＲ，Ｇ、Ｂを切換えるアドレス
信号（１７）により、各エリアＲ９Ｇ、Ｂから１画像デ
ータがデータバス２４，２５゜２６を通って次々に出力
される。同期ラッチ１３は、制御信号バス１８からのタ
イミングＴｒで出力される制御信号（１８）により画像
データ（２４）をラッチし、Ｒ画素を保持する。同様に
同期ラッチ１４．１５もそれぞれ、タイミングＴｇ。
Ｔｂで出力される制御信号（１８）により画像データ（
２５）、（２６）をラッチし、Ｇ画素、Ｂ画素を保持す
る。同期ラッチ１３，１４．１５に保持されたＲ、Ｇ、
Ｂの各画素の画像データは。
２５）、（２６）をラッチし、Ｇ画素、Ｂ画素を保持す
る。同期ラッチ１３，１４．１５に保持されたＲ、Ｇ、
Ｂの各画素の画像データは。
同一タインミグで表示データ合成器１９に送゛られる。
表示データ合成器１９では、該画像データを合成して、
表示形式の表示データＤｐに変換して出力し１１表示画
面に画像を表示する。
表示形式の表示データＤｐに変換して出力し１１表示画
面に画像を表示する。
第６図は、メモリを複数のエリアに分割する例を説明す
るための図である。いま、説明を簡単にするため、アド
レスビットが４ビツトで構成され。
るための図である。いま、説明を簡単にするため、アド
レスビットが４ビツトで構成され。
０〜１１番地のアドレス空間を有するメモリを例に、０
へ・３番地をＲ画素のエリアに、４＝７番地をＧ画素の
エリアに、８〜１１番地をＢ画素のエリアに分割する場
合について説明する。４ビツトからなるアドレスビット
の内、下位の２ビツトをＲ，Ｇ、Ｂ各エリアに共通する
アドレス指定のために用い、上位の２ビツトをＲ，Ｇ、
Ｂ各エリア間で共通アドレスを切り換えるために用いる
。すなわち、第３図のアドレスバス１７の信号は、上位
の２ビツトを指定し、アドレスバス１６の信号は下位２
ビツトを指定する。アドレス信号（１６）が００′″の
間に、３進カウンタ２１の出力が′００″、″’０１”
、’１０”に変化すると、Ｒ，Ｇ、Ｂ各エリアの０番地
に格納されたデータが読出される。同様にアドレス信号
（１６）がＩＩ Ｑ Ｉ ＩＩ、 ＬＬ Ｉ Ｑ ＩＴ
。
へ・３番地をＲ画素のエリアに、４＝７番地をＧ画素の
エリアに、８〜１１番地をＢ画素のエリアに分割する場
合について説明する。４ビツトからなるアドレスビット
の内、下位の２ビツトをＲ，Ｇ、Ｂ各エリアに共通する
アドレス指定のために用い、上位の２ビツトをＲ，Ｇ、
Ｂ各エリア間で共通アドレスを切り換えるために用いる
。すなわち、第３図のアドレスバス１７の信号は、上位
の２ビツトを指定し、アドレスバス１６の信号は下位２
ビツトを指定する。アドレス信号（１６）が００′″の
間に、３進カウンタ２１の出力が′００″、″’０１”
、’１０”に変化すると、Ｒ，Ｇ、Ｂ各エリアの０番地
に格納されたデータが読出される。同様にアドレス信号
（１６）がＩＩ Ｑ Ｉ ＩＩ、 ＬＬ Ｉ Ｑ ＩＴ
。
１１１１ｔｌとなると、３進カウンタ２１の出力により
、・−７ノ Ｒ，Ｇ、Ｂエリアの１〜３番地の各データが読み出され
る。
、・−７ノ Ｒ，Ｇ、Ｂエリアの１〜３番地の各データが読み出され
る。
上記と同じ方法で１例えば２５６にワードメモリの場合
も、アドレスビットの内、上位２ビツトを分割エリアＲ
，Ｇ、Ｂ間の共通アドレス切換用に用い、上位２ビツト
を除いたアドレスビットを分割エリアＲ，Ｇ、Ｂの共通
アドレス用に用いることで実現できる。
も、アドレスビットの内、上位２ビツトを分割エリアＲ
，Ｇ、Ｂ間の共通アドレス切換用に用い、上位２ビツト
を除いたアドレスビットを分割エリアＲ，Ｇ、Ｂの共通
アドレス用に用いることで実現できる。
なお、上記実施例ではメモリ１■からの読出しについて
説明したが１本発明の技術は、複数に分割されたエリア
Ｒ，Ｇ、Ｂへの書込みについても応用できる。
説明したが１本発明の技術は、複数に分割されたエリア
Ｒ，Ｇ、Ｂへの書込みについても応用できる。
以上説明したように１本発明によれば、大容量の画面表
示用メモリを複数のエリアに分割して使用するので、メ
モリの使用個数が減り、かつ実装効率が向上する。また
、メモリの使用個数が減るため、製作工数の減少２発熱
量の減少等多くの優れた効果が得られる。
示用メモリを複数のエリアに分割して使用するので、メ
モリの使用個数が減り、かつ実装効率が向上する。また
、メモリの使用個数が減るため、製作工数の減少２発熱
量の減少等多くの優れた効果が得られる。
・−８−
第１図は従来のカラー表示装置における画面表示用メモ
リの構成を示す図、第２図はその動作を説明するための
タイミング図、第３図は本発明の一実施例の画表示用メ
モリの構成を示す図、第４図はアドレス制御部の詳細を
示すブロック図、第５図は第３図に示す実施例の動作を
説明するためのタイミング図、第６図は分割された複数
エリアの番地材を説明するための図である。 １１・・・画面表示用メモリ、１２・・・アドレス制御
部、１３，１４．１５・・・同期ラッチ。 １６．１７・・・アドレスバス、 １８・・・制御信号
バス、１９・・・表示データ合成器、 ２［・・・３進カウンタ、２２・・・デコーダ。 ２３・・・タイミングラッチ。 （寺 喚 ○〜 ｈ寸〜 トヘへ；
リの構成を示す図、第２図はその動作を説明するための
タイミング図、第３図は本発明の一実施例の画表示用メ
モリの構成を示す図、第４図はアドレス制御部の詳細を
示すブロック図、第５図は第３図に示す実施例の動作を
説明するためのタイミング図、第６図は分割された複数
エリアの番地材を説明するための図である。 １１・・・画面表示用メモリ、１２・・・アドレス制御
部、１３，１４．１５・・・同期ラッチ。 １６．１７・・・アドレスバス、 １８・・・制御信号
バス、１９・・・表示データ合成器、 ２［・・・３進カウンタ、２２・・・デコーダ。 ２３・・・タイミングラッチ。 （寺 喚 ○〜 ｈ寸〜 トヘへ；
Claims (1)
- （１）ドツトの組み合せにて画像を表現し１表示画素１
ドツトを複数の画像データを合成して表示する方式にお
いて、前記複数の画像データを同一メモリ内の異ったエ
リアにそれぞれ格納し、メモリに与えられるアドレスの
一部を順次歩進してメモリ内の前記異ったエリアを次々
にアクセスし、残りのアドレスで各エリア内の同一記憶
位置に格納されてい゛る同一表示画素に対応する各画像
データを順次読み出し、該読み出した複数の画像データ
をそれぞれラッチに格納し、該ラッチの出力を合成する
ことを特徴とする画像表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072780A JPS60217385A (ja) | 1984-04-13 | 1984-04-13 | 画像表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072780A JPS60217385A (ja) | 1984-04-13 | 1984-04-13 | 画像表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217385A true JPS60217385A (ja) | 1985-10-30 |
Family
ID=13499240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072780A Pending JPS60217385A (ja) | 1984-04-13 | 1984-04-13 | 画像表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152637A (ja) * | 1993-09-20 | 1995-06-16 | Internatl Business Mach Corp <Ibm> | 記憶システム及び方法 |
-
1984
- 1984-04-13 JP JP59072780A patent/JPS60217385A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152637A (ja) * | 1993-09-20 | 1995-06-16 | Internatl Business Mach Corp <Ibm> | 記憶システム及び方法 |
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