JPS58217076A - 画像記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は画像記憶装置に係り、画素データを第１のメモ
リに書き込むと同時に判定信号を第２のメモリに書き込
み、第２のメモリよシ読み出された判定信号に応じて第
１のメモリより画素データを読み出すことによシ、大容
量のメモリを使用してその読み出し速度が速く、種々の
合成画像を簡単な構成で得ることのできる画像記憶装置
を提供することを目的とする。

一般に、アニメーション等の動画を作る際には第１図（
Ａ）に示す背景画を用意し、第２図ＣＢ）に示す透明フ
ィルム（セル）上に描かれた画（以下この画を「セル画
」という）を上記背景画と重ね、セル画を動かすことに
よシ背景とは分離した動きのある画像を得る。

従来、この動画作りを電子化し、ディジタル画像処理に
て行なう場合、第２図に示す装置を用いていた。同図中
、１はたとえば１画面を横方向５１２（−２９）画素、
縦方向２５６（−２８）画素に分割し、１画素を輝度変
化も含めて２５６（−２）色で表わすとして、背景画を
記憶する１２８にビットの素子を８個用いた１２８にバ
イト（１２８に−２Ｘ２　）のメモリ・モジュール（以
下単に「メモリ」という）であシ、２は同様にしてセル
画を記憶する１２８にバイトのメモリである。このセル
画における透明な部分つまυ背景画が透けて見える部分
の画素データは透明であることを示すトランスペアレン
トコードが記憶されている。このメモリ１゜２には入力
端子よシ画面上の任意の画素を指定する１７ビツト（−
１２８Ｋ　）のアドレス信号が供給され、メモリ１はこ
のアドレス信号に指定される背景画の画素データを読み
出してデータセレクタ４のＡ端子に供給し、メモリ２は
アドレス信号に指定されるセル画の画素データを読み出
してデータセレクタ４０Ｂ端子及びコンパレータ５に供
給する。コンパレータ５はこのセル画の画素データを別
途供給されているトランスペアレントコートト比較し、
この画素データがトランスペアレントコードであるとき
のみ「１」となる信号を発生してデータセレクタ４の制
御入力端子に供給する。データセレクタ４はこの制御入
力が「１」のときＡ端子よりの背景画の画素データを選
択し、「０」のときＢ端子よシのセル画の画素データを
選択してＣ端子よ多出力する。これによって背景画とセ
ル画とを合成した画の画素データが得られる。しかし、
この従来の装置では１２８にバイトのメモリ・モジュー
ルを２個必要とするため、従来よシフバイト当りの単価
の安い２５６にビットの素子を８個用いた２５６にバイ
トのメモリ・モジュール１個で構成した第３図に示す装
置があった。

第３図において、６は記憶容量２５６にバイトのメモリ
・モジュールＣ以下単に「メモリ」という）であシ、そ
の前半１２８にバイトには背景画の画素データが記憶さ
れ、後半１２８にバイトにはセル画の画素データが記憶
されている。このメモリ６には入力端子３よシのＩＴビ
ットのアドレス信号がメモリ６のアドレスの下位１７ビ
ツトとして供給され、入力端子Ｔよしのクロック信号と
ラッチ回路８の出力信号を供給されるナンド回路９の出
力信号がメモリ６のアドレスの第１８ビツトとして供給
される。入力端子３よシのアドレス信号は第４図（Ａ）
に示すクロック信号の立下シ毎に変化（歩進）する。メ
モリ６はクロック信号「０」のときセル画の画素データ
を読み出してラッチ回路１０及びコンパレータ１１に供
給する。コンパレータ１１はこの画素データを常時供給
されているトランスペアレントコードと比較し、両者が
一致したときのみ「１」となる第４図（ロ）に示す如き
信号をラッチ回路８に供給する。ラッチ回路８はクロッ
ク信号の立上シ時にコンパレータ１１よシ供給される信
号をラッチして次のクロック信号の立上シまで保持し第
４図（０）に示す如き信号をナンド回路９に供給する。

これによってナンド回路９の出力信号は第４図（ロ）に
示す如くなる。また、ラッチ回路１０はインバータ１２
で反転されたシクロツク信号を供給されて、この反転し
たクロック信号の立上９時にメモリ６よジ供給される画
素データをラッチして次の立上シまで保持して第４図に
）に示す如く画素データを出力する。この第３図示の装
置ではクロック信号が「０」の期間にメモリ６よシ読み
出される画素データをトランスペアレントコードと比較
し、この結果によりクロック信号が「１」の期間に読み
出すメモリ６のアドレスを決定するため１つの画素デー
タを出力するにはメモリ６を２度アクセスしなければな
らず、読み出し速度が遅いという欠点があった。また、
この装置では背景画の上にセル画が重ねられた画像つま
シ第１図（０）の如き画像しか得られず、第１図ＣＤ）
に示す如く第１図（Ａ）をセル画とし、第１図（ロ）を
背景画としてあつかった画像を得ることができないとい
う欠点があった。

本発明は上記の欠点を除去したものであシ、第５図以下
と共にその各実施例につき説明する。

第５図は本発明装置の１実施例のブロック系統図を示す
。第５図中、１４は背景画及びセル画の画素データが入
来する入力端子であシ、この画素データはメモリ１５及
びコンパレータ１６に供給される。また、１７はメモリ
１５．１８の書き込み番地及び読み出し番地を指示する
１８ビツトのアドレス信号が入来する入力端子であシ、
このアドレス信号はメモリ１８及びアドレス制御回路１
ｇに供給される。また、入力端子２０には第１のメモリ
１５及び第２のメモリ１８の書き込み、読み出しを制御
するリード・ライト信号が入来し、メモ！Ｊ　１５　、
１８、制御回路１９、及びデータセレクタ２２に供給さ
れる。

まず、書き込み時にはリード・ライト信号が「０」とな
る。このとき、アドレス制御回路１８は入力端子１７よ
シのアドレス信号の下位１７ビツトを第１のメモリ１５
のアドレスの下位１７ビツトとしてメモリ１５に供給す
ると共に、第１８ビツトをデータセレクタ２２のＡ端子
に供給する。

データセレクタ２２はその制御端子に「Ｏ」のリード・
ライト信号を供給されることによりｈ端子に供給される
アドレス信号の第１８ビツトなＣ端子よシ取シ出しメモ
リ１５のアドレスの第１８ビツトとしてメモリ１５に供
給する。第１のメモリ１５は記憶容量２５６にバイトで
あシ、入力端子１４よシ供給される画素データを上記の
全１８ビツトのアドレス信号で指示される番地に書き込
んで、前半の１２８にバイトにたとえば第１図（Ａ）に
示す背景画の画素データ、後半の１２８にバイトに第１
図（ロ）に示すセル画の画素データを書き込む。これと
同時に、コンパレータ１６は、入力端子１４よシの画素
データを別途供給されるトランスペアレントコードと比
較し、一致したとき「１」、不一致のとき「０」となる
１ビツトの判定信号を発生し、これをメモリ１８に供給
する。第２０メそり１８は１つの番地に１ビツトを記憶
する２５６にビットのメモリであり、上記コンパレータ
１６より供給される１ビツトの判定信号が入力端子１７
よシのアドレス信号に従って記憶される。これによって
第１のメモリ１５には８ビツト構成の画素データが記憶
され、第２のメモリ１８上のメモリ１５と同一アドレス
で指示される番地にはこの画素データがトランスペアレ
ントコードであるか否かを表わす１ビツトの判定信号が
記憶される。

次に、読み出し時にはリード・ライト信号が「１」とな
シ、入力端子１７よシ第１図（ロ）に示すセル画の画素
データを読み出すための第６図（Ａ）に示す１８ビツト
のアドレス信号が供給され、入力端子２３からは第６図
（Ｂ）に示す如く「１」である期間が「０」である期間
よシ短かいクロック信号が供給される。第２のメモリ１
８は１８ビツトのアドレス信号に指示される番地に記憶
されている１ビツトの判定信号を読み出し、たとえばＮ
＋２番地が「１」のとき第６図（Ｃ）に示す如き信号を
ラッチ回路２４に供給する。ラッチ回路２４はその制御
入力端子に第６図中）に示すクロック信号を供給されて
おり、このクロック信号の立上り時にメモリ１８よシ供
給される信号をラッチして次の立上シまで保持し第６図
（ロ）に示す信号を発生する。

この信号はインバータ２５で反転されてデータセレクタ
２２のＢ端子に供給される。

また、これと同時に入力端子ＩＴよりの１８ビツトのア
ドレス信号がアドレス制御回路１９に供給されるが、こ
のアドレス制御回路１９はリード・ライト信号が「１」
のとき、入力端子２３よシ供給される第６図（Ｂ）に示
すクロック信号の立上シ時のアドレス信号をラッチして
次の立上りまで保持して第６図に）に示す如くこのアド
レス信号を遅延させ、この遅延したアドレス信号の下位
ＩＴビットを第１のメモリ１５のアドレスの下位１７ビ
ツトとしてメモリ１５に供給すると共に、第１８ビツト
をデータセレクタ２２のＡ端子に供給する。

データセレクタ２２はその制御端子に「１」のリード・
ライト信号を供給されてＢ端子に供給される信号をＣ端
子より取り出し、これをメモリ１５のアドレスの第１８
ビツトとしてメモリ１５に供給する。第１のメモリ１５
に供給されるアドレス信号の下位１７ビツトは第６図（
ト）に示す如く第２のメモリ１８に供給される第６図（
Ａ）に示すアドレス信号より遅延しておシ、メモリ１８
の記憶内容カラセル画の画素データがトランスペアレン
トコードであるときメモリ１５の前半（背景画が記憶さ
れている）を指示する「０」が、またそうでないときメ
モリ１５の後半（セル画が記憶されている）を指示する
「１」がメモリ１５のアドレスの第１８ビツトとして第
６図伊）に示す如く上記下位１７ビツトと共にメモリ１
８に供給され、第１図（０）Ｋ示す如き背景図の上にセ
ル画が重ねられた画像の画素データが第６図（Ｇ）に示
す如くこのメモリ１８より読み出されて出力される。こ
の場合、第６図中）に示すクロック信号の周期は第４図
（Ａ）に示すクロック信号の周期の１／２で良く、その
読み出し速度は２倍となる。

また、第７図に示す如く、第５図示の装置にエクスクル
ーシブオア回路２Ｂを追加し、このエクスクル−シブオ
ア回路２６の一方の入力端子にはインバータ２５の出力
信号を供給し、他方の入力端子にはアドレス制御回路１
９よりデータセレクタ２２のＡ端子に供給される１ビツ
トの信号を分岐して供給する。このように構成した場合
、読み出し時において入力端子１７よシセル画の画素デ
ータを読み出すだめの第１８ビツトが「１」であるアド
レス信号を供給すると、第５図示の装置と同様にメモリ
１５からは背景画の上にセル画を重ねた第１図（０）に
示す如き画像の画素データが読み出される。更に、入力
端子１７より背景画を読み出ｔｉめの第１８ビツトが「
０」であるアドレス信号を供給すると、背景画の画素デ
ータがトランスペアレントコードの場合エクスクル−シ
ブオア回路の出力信号は「１」となり、このときメモリ
１５からはセル画の画素データが読み出され、これによ
シ、第１図ＣＤ）に示す如くセル画の上に背景画を重ね
た画像を得ることができる。

なお、上記第５図、第７図示の装置では入力端子ＩＴよ
りのアドレス信号の指示する番地はランダムであっても
良く、この場合にはアドレス信号の与えられた次のサイ
クルで実際の画素データが出力される。ここで、アドレ
ス信号の指示する番地がシーケンシャルな場合、一方の
入力端子にリード・ライト信号を供給される加算器の他
方の入力端子に入力端子１７よシのアドレス信号を供給
して、この加算器の出力をメモリ１８のアドレス信号と
し、入力端子１７よシのアドレス信号の下位１７ビツト
をメモリ１５に供給し、第１８ビツトをデータセレクタ
２２のＡ端子及びエクスクルーシブオヤ回路２６の一方
の入力端子に供給し、アドレス信号が与えられる同一サ
イクルで画素データが出力されるよう構成しても良い。

また、上記実施例ではメモリ１５のアドレスの第１８ビ
ツトだけを変化させているが、入力端子ＩＴよシのアド
レス信号とインバータ２５よシの信号を供給され、イン
バータ２５よジの信号が「０」のときこのアドレス信号
の全１８ビツトに予め定められた演算を行ない、得られ
た全１８ビツトのアドレス信号をメモリ１５に供給する
ことによυ、たとえば第１図（０）に示す合成した画像
の背景画だけを上下左右に動かすことも可能である。

またメモリ１５の記憶容量を拡大して第２．第３のセル
画の画素データを記憶すると共に、メモリ１８も拡大し
て第２ｊ第３のセル画がトランスペアレントコードであ
るか否かの情報を追加して記憶させ、読み出し時には背
景画及び第１〜第３のセル画の優先順位に従ってメモリ
１５の読み出しアドレスの上位２ビツトを変更すること
により背景画及び第１〜第３のセル画の合計４枚の画の
合成を行なうことも可能である。

上述の如く、本発明になる画像記憶装置は複数の画像夫
々を構成する画素データ及び書き込み用アドレス信号を
供給されて該書き込み用アドレス信号の指示する第１の
メモリの番地に画素データを書き込むと共に、画素デー
タを一定のコードと比較して判定信号を得、書き込み用
アドレス信号の指示する第２のメモリの番地に該判定信
号を書き込み、複数の画像のうちいずれかの画像の画素
データを指示する読み出し用アドレス信号を供給されて
読み出し用アドレス信号の指示する第２のメモリの番地
よシ判定信号を読み出すと共に、判定信号に応じて読み
出し用アドレス信号を保持又は読み出し用アドレス信号
の指示する画像とは異なる画像の画素データを指示する
よう変化させ、保持又は変化した読み出し用アドレス信
号の指示する第１のメモリの番地よシ画素データを読み
出すため、１バイ）！当りの単価の安い大容量のメモリ
を無駄なく使用し、その読み出し速度は従来の２倍とな
シ、更に、背景画の上にセル画を重ねた合成画像の他に
セル画の上に背景画を重ねた合長を有するものである。

【図面の簡単な説明】

ブロック系統図、第４図（Ａ）〜（ト）は第３図示の装
置の各部の信号タイムチャート、第５図は本発明装置の
１実施例のブロック系統図、第６図（Ａ）〜υは第５図
示の装置の各部の信号タイムチャート、第１図は本発明
装置の変形例のブロック系統図である。 １４．１７，２０，２３・・入力端子、１５　、１８・
・・メそす、１６・・・コンパレータ、１９・・・アド
レス制御回路、２２・・データセレクタ、２４・・・ラ
ッチ回路、２５・・・インバータ、２６・・・エクスク
ル−シブオア回路。 特許出願人　　日本ビクター株式会社 代理人　弁理士伊東忠彦 （１５） 第１図 ｆＡｌ　　　　　　　　　　　　　（Ｂｌｆｃｌ　　　
　　　　　　　　　　　　（［）１第２図 第５図 ３ 第６図 第７図 ３

Claims (1)

【特許請求の範囲】
1. 複数の画像夫々を構成する画素データ及び書き込み用ア
   ドレス信号を供給されて該書き込み用アドレス信号の指
   示する第１のメモリの番地に該画素データを書き込むと
   共に、該画素データを一定のコードと比較して判定信号
   を得、該書き込み用アドレス信号の指示する第２のメモ
   リの番地に該判定信号を書き込み、該複数の画像のうち
   いずれかの画像の画素データを指示する読み出し用アド
   レス信号を供給されて該読み出し用アドレス信号の指示
   する第２のメモリの番地より判定信号を読み出すと共に
   、該判定信号に応じて該読み出し用アドレス信号を保持
   又は該読み出し用アドレス信号の指示する画像とは異な
   る画像の画素データを指示するよう変化させ、保持又は
   変化した読み出し用アドレス信号の指示する該第１のメ
   モリの番地より画素データを読み出すことを特徴とする
   画像記憶装置。