JPS62179070A - 画像表示装置におけるバツフアメモリのメモリ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像を走査して得られた各画素毎の輝度信号
データを記憶するバッファメモリを持ち、該メモリから
前記輝度信号データを読み出して表示装置に表示するよ
うにした画像表示装置において、前記バッファメモリの
容量を削減することのできるバッファメモリのメモリ方
式に関するものである。

〔発明の背景〕

一般に、上述のような画像表示装置において表示される
画面では、成る画素と、走査方向において該画素に隣接
する隣接画素とでは、両画小間の輝度変化が小さい場合
が多いので、各画素毎に独立に輝度信号データをバッフ
ァメモリに記憶するのでなく、成る画素と隣接画素との
間で変化した輝度信号の変化分だけを当該隣接画素の輝
度信号データとして記憶することにより、所要の輝度信
号データの圧縮、ひいてはメモリ容量の削減を図ること
が知られている。

かかる従来技術の応用例として、好みの画面を静止画と
してフリーズできるディジタル・テレビ受信機において
、少ないメモリ容量で高品質な静止画像を提供できる画
像信号処理回路が、特願昭６０−００３３８０号として
本出願人により出願されている。

以下、かかる既提案にかかる画像信号処理回路の概要を
第４図を参照して説明する。

第４図は既提案にかかる画像信号処理回路の構成を示す
ブロック図である。

同図は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各々８ビツトか
ら成る３成分の輝度情報の内の１成分について示したも
のであり、他の２成分についても第４図と全く同様の回
路で所要の信号処理が可能なものである。

第４図において、■は成る画素の８ビツトの輝度情報を
保持するレジスタ、２はレジスタ１に保持されている画
素に隣接した隣接画素の輝度情報を構成する８ビツトの
データのうちの上位４ビツトを保持するレジスタ、３は
レジスタ１に保持されている８ビツトの輝度情報のうち
の上位４ビツトを読み出し、これとレジスタ２に保持さ
れている隣接画素の上位４ビツトとを比較するための比
較器で、一致または不一致という比較結果をセレクタ４
に送る。

セレクタ４は、レジスタ１に保持されている８ビツトの
輝度情報のうち、それを二群に分けた上位４ビツトと下
位４ビツトの何れかを、比較器３における比較結果に従
って選択し、フレームバッファ５に書込む。

すなわち、比較器３における比較結果が一致の時は、下
位４ビツトを、不一致の場合は上位４ビツトを、それが
上位４ビツトを表わすものか下位４ビツトを表わすもの
かを示す１ビツトのフラグ情報と共に、合計５ビツトと
してフレームバッファ５へ書込む。

６はフレームバッファ５からビデオ信号（輝度情報）を
読み出すために、フレームバッファ５の読み出しアドレ
スを生成するアドレス生成回路、７は輝度情報を構成す
る８ビツトのうちの下位４ビツトを保持するレジスタ、
８は同じく上位４ビツトを保持するレジスタ、９は判定
回路であって、フレームバッファ５から読み出される種
度情報に付加された前記の１ビツトのフラグを見て、読
み出される輝度情報が上位４ピントか下位４ビツトかを
予め知り、それによってフレームバッファ５から読み出
された輝度情報を下位レジスタ７或いは上位レジスタ８
へ振り分けるための判定回路である。

’１０はＤＡ変換器で、下位レジスタ７或いは上位レジ
スタ８から入力される輝度情報をディジタル値からアナ
ログ値へ変換して図示せざる表示装置（ＣＲＴ）へ送る
ものである。

第５図は、第４図のフレームバッファ５における輝度情
報の記憶形式を模式的に表わした説明図である。同図に
おいて、各画素毎の輝度情報は、走査線方向Ｒに沿って
、順次記憶される。

１１は１画素分の輝度情！１５ビットを示し、１１１は
記憶されている輝度情報が上位４ビツトであるのか下位
４ビツトであるのかを示すフラグ１ビツトを示し、１１
２は記憶された上位あるいは下位の４ビツトから成る輝
度情報を示す。

以上、第４図、第５図を参照して説明した如き、既提案
例に見られるバッファメモリの容量削減方式は、テレビ
受信機の画面のように、各画素毎の輝度情報が走査線方
向に沿って整然と１画面分送られできて、それをそのま
ま記憶すれば足りるバッファメモリに対しては、有効で
あるが、コンピュータ・グラフィクスにおける場合のよ
うに、１画面分の輝度情報を記憶したバッファメモリに
おいて、任意の番地から始まって走査方向に順に並んだ
任意の個数の画素からなる画素列を、要書き換え画素列
として、その輝度信号データを随時、書き換えて図形を
表示するような場合には、そのままでは適用できないと
いう問題点がある。

以下、この問題点を具体的に説明する。

第６図は、上記問題点を説明するため、フレームバッフ
ァにおける輝度情報の記憶態様を例示した説明図である
。

今、第６図（ａ）に示すように、フレームバッファに輝
度情報が記憶されているものとする。すなわち、アドレ
スＯには、上位ビットＵ、が、アドレス１には、上位ビ
ットはアドレスＯのそれと同じなので、下位ビットＬｔ
のみが、以下同様にして、アドレス２には下位ビットし
、が、またアドレス３には下位ピッ１−Ｌ４が記憶され
ている。

アドレス４に至ると、その上位ビットが、これまでのＵ
ｌとは異なったＣ２になるので、上位ビットＵ２が記憶
され、以下、アドレス７に至るまでは、上位ビットは何
れもＣ２であって同じであるので、下位ビットのみが記
憶されている。

次にアドレス８に至ると、上位ビットがＵ、に変わるの
で、上位ビットＵ、が記憶され、アドレス９には上位ビ
ットは同じ＜Ｕ３であるので下位ピッ）Ｌ＋。のみが記
憶されている。

さて、以上の如く輝度情報を記憶しているフレームバッ
ファに対して、第６図中）に示す如き、アドレス２から
始まってアドレス５に終わる画素列の輝度情報を書き込
む場合を考える。

単純に書き込むと、フレームバッファにおける輝度情報
の記憶態様は第６図（Ｃ）に示す如くになる。

すると、この第６図（Ｃ１のアドレス６における輝度情
報は、下位ビットはＬ？と変わりがないものの、上位ビ
ットはアドレス２に記憶されているＵ、であると解釈さ
れることになる。アドレス７についても全く同様である
。

つまり、アドレス６．７の各上位ビットは、本来、第６
図（ａ）に見られるように、Ｃ２であったものが、第６
図（ｂ）に見られる如き画素列の書き換えを行なったた
めに、Ｕ、に変化したことになり、意図せざる不都合が
発生したことになる。

このような不都合を回避するためには、第６図（ｄ）に
見られるように、アドレス６に、上位ビットＵｔを書き
込む処置をとればよい、しかし、そのためには、第６図
（ａ）において、アドレス６からさかのぼった上位アド
レスにおいて初めて上位ビットの記憶されているアドレ
ス（この場合、アドレス４）を探し出し、そこに記憶さ
れている上位ビットを知ることが必要になる。

本例では、アドレス６から２アドレスさかのぼったアド
レス４に上位ビットが記憶されていたわけであるが、実
際には、幾つのアドレス（画素）をさかのぼったら上位
ビットが記憶されているのか不明であり、多くのアドレ
スをさかのぼらないと上位ビットを見出せない場合があ
り、その場合、フレームバッファへの実効的な輝度情報
の書込み時間が延びてしまうことになる。

再び第６図を参照する。第６図（ｂｌに示した画素列に
おいて、アドレス２に記憶されている上位ビットＵ、が
、第６図（ａｌにおいて、アドレス２より上位にさかの
ぼったアドレスで最初に上位ビットの記憶されているア
ドレスＯの上位ビットＵ１と若し同じなら、第６図（ｄ
）において、アドレス２に上位ピッ）Ｕｓを記憶するに
は及ばないことが分かるであろう。

従ってこの場合にも、上位ビットの記憶されているアド
レスを求めてさかのぼる必要があり、多くのアドレスを
さかのぼらないと上位ビットが見出せない場合には、フ
レームバフ７アへの実効的な輝度情報の書込み時間が延
びることになる。

〔発明の目的〕

本発明の目的は、画像表示装置におけるバッファメモリ
のメモリ方式として、バッファメモリの容量削減が可能
であると共に、画面上の任意の番地から始まる任意の長
さの画素列の輝度情報の書換えを、書込み（書換え）時
間の延伸を招くことなしに、可能とするメモリ方式を提
供することにある。

〔発明の概要〕

次に第１図を参照して本発明の動作原理を説明する。

本発明による場合、フレームバッファにおいて、第１図
（ａｌに見られるように、走査方向に並んでいる画素列
を、例えば４個ずつの画素から成る複数ブロックに分け
、各ブロックの先頭画素には必ず上位ビットと下位ビッ
ト（上位ピントだけでもよい）を予め記憶させておくよ
うにする。

この場合、第１ブロツクの先頭画素（アドレスＯに記憶
される）には上位ビットＵ、が、第２ブロツクの先頭画
素（アドレス４に記憶される）には上位ピッｔ”Ｕｚが
、第３ブロツクの先頭画素（アドレス８に記憶される）
には上位ビットＵ３がそれぞれ記憶されていることが認
められるであろう。

今、書換え画素列として、第１図（ｂｌに見られるよう
に、アドレス２に対応する画素から始まる４個の画素を
想定したとする。このとき、バッファメモリにおけるア
ドレス２からアドレス５までのすでに書き込まれている
画素列に関する輝度情報を、該バッファメモリから上記
のブロック単位で読み出して保持する。従って、アドレ
ス２，３の書換え画素に対してはバッファメモリにおけ
る第１ブロツクが、またアドレス４．５の書換え画素に
対しては第２ブロツクがバッファメモリから読み出され
ることになる。

読み出した第１ブロツク、第２ブロツク共、その先頭画
素には上位ビットが記憶されているので、これを参照し
、書換え画素列に対する輝度情報に含まれている上位ビ
ットＵ５と比較し、同じか、異なるかを判別して、所要
の処置を容易に講じることができる。

今、比較の結果、書換え輝度情報における上位ビットＵ
、が第１ブロツクにおける上位ビットＵｌと同じで、第
２ブロツクにおける上位ビットＵ２と異なる場合は次の
手順で処理がなされ、第１図ＴＣＩに示す状態となる。

すなわち、第１番目の画素については、まず、書込先の
アドレス２の上位ビットを求める。このため画素を前に
たどり、最初の上位ビットを求める。

この場合はアドレス０に記憶されているＵｌが上位ビッ
トとして得られる。このＵｌと書込む輝度情報の上位４
ピツｌ”Ｕｓを比較し、この結果が一致するので、下位
ピッｌ’ＬＩをアドレス２に書込む。なお、もし、一致
しない場合は、上位ビットＵ、を書込む。

第２画素については、まず書込み前の対象画素の輝度の
上位４ビツトを得る。アドレス３に下位４ビツトが記憶
されているので、前画素の書込み前の上位４ビツトと同
一のものである。もし、上位４ビツトの場合は、この上
位４ビツトが求めるものである。

なお、書込み対象画素の書込み前の上位４ビツトを求め
るのは、後に述べるように書込み画素列の最後の画素の
次の画素の調整を行うためである。

実際の書込み処理では、直前に書込んだ画素の輝度の上
位ビットＵ５と書込む輝度の上位４ビ・２トａｓと比較
し、一致しているので下位４ビツトＬ２をアドレス３に
書込む。もし、一致しない場合は上位４ビツトを書込む
。

第３番目の画素については、まず書込み前の上位４ビツ
トを求める。この場合、上位ビットＵ２が記憶されてい
るので、Ｕ２が保持される。アドレス４は上下両４ビツ
トを記憶する番地であるので、上下両４ビｙ　トＵｓ　
、Ｌ：ｌを無条件に書込む。

第４番目の画素については、まず、書込み前の上位４ビ
ツトを求める。この番地５には下位４ビツトが記憶され
ているで、直前の画素の上位４ビツトの上位４ビツトＵ
２のままである。

他に、直前に書込んだ画素の上位ビットａｓと凹込むべ
き輝度上位４ビツトＵｓを比較し、一致しているので、
下位４ビツトし４を書込む。これで書込み対象画素列へ
の書込みは終了したわけであるが、次の画素、すなわち
アドレス６の画素が下位ビットを記憶していた場合、そ
のまま放置すると、該アドレスの画素の上位ビットを、
直前に書込んだ画素の上位４ビツトと解釈されてしまう
。

このため、次の画素の調整が必要である。

前に述べたように、直前の画素の書込み前の上位ビット
は求められているので、この値Ｕ２と、書込んだ輝度の
上位４ピツ）Ｕｓを比較して、この場合一致していない
ので、上位４ピッ１−Ｕ２を次の画素アドレス６に書込
む。もし、一致していれば、下位４ビツトのままでよい
。

また、上位ビットＵ、がＵｌとは異なり、Ｕ２とは同じ
であった場合も同様の処理を行うことにより第１図（ｄ
）のようになる。

以上説明したように、本発明では、フレームバッファに
おいて予め、一定個数の画素毎に必らず上位ビットが埋
め込まれているので、少なくともそれだけの個数の画素
をさかのぼれば、必らず上位ビットを見出せるようにな
っており、従って書込み時間の延伸を招かな（ともすむ
というわけである。

〔発明の実施例〕

次に図を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図である。同
図において、１４は画素展開回路、１５は遅延レジスタ
、１６は比較器選択回路、１７は比較器、１８は選択回
路、１９は上位ビット読み出し回路、２０は書込みレジ
スタ、２１は書込み制御回路、２２はフレームバッファ
、２３はアドレス生成回路、２４．２５はそれぞれレジ
スタ、２６は制御回路、２７はＤＡ変換器、である。

次に書込み制御回路２１が出力する各種信号について説
明する。

（１）選択制御信号 本信号は、処理の対象、画素の種別を示す信号で、表１
に示す如く、まとめることができる。

表１ （１［１吉みレジスタアドレス言１ 本信号は、書込み対象画素の書込みレジスタ上のアドレ
スを示す。なお、この信号により、上位ビット読み出し
回路１９は、対象画素の上位ビットの読み出しを開始す
る。

（３）上　　入み言１ 書込み対象画素が上位４ビツトと下位４ビツトの両方を
記憶する画素であることを示す信号で、書込み制御回路
２１が、書込み対象画素のアドレスから判定し、この信
号をＯｎ状態とし、書込みレジスタ２０に輝度データを
書込む。

（４）バッファリング副′信号 本信号は、書込みレジスタ２０とフレームバッファ２２
との間のデータ転送の制御に用いる信号であり、表２に
示す如くまとめることができる。

表２ ここで、書込みレジスタ２０に取り込まれるデータのフ
ォーマントを第２Ａ図に示す。

すなわち、書込みレジスタ２０には、第２Ａ図に見られ
る如く、ブロック単位でデータが取り込まれる（図では
、２ブロツクの例が示されている）。

各ブロックの先頭画素には必らず、上位ピッ）Ｕと下位
ピッｌ−Ｌが記憶されている。

次に、第２図における各ブロックの機能について説明す
る。

（１）上亡ビ・　の−み　し！！Ｓ１９本回路１９は、
書込み制御回路２１からの書込みレジスタアドレス信号
により動作を開始し、書込み対象画素の上位ビットを取
込む。なお、同時に付与される選択制御信号により、そ
の動作内容が次の表３に示すように異なる。

表３ 本回路は、書込み制御回路２１から付与される選択制御
信号により、比較器１７に入力する信号を表４に示す如
く切換える。

表４ 本回路は、書込み制御回路２１からの選択制御信号、比
較器１７からの比較結果信号及び書込み制御回路２１か
らの上下書込み信号により、書込むべき情報（Ａ、Ｂ、
Ｃ）を選択し、書込み制御回路２１からの書込みレジス
タアドレス信号により指定された場所にそれを書込む。

その動作を整理すると表５の如くである。

表５ 本レジスタは、１画素の処理が終了する直前に上位４ビ
ツトを遅延レジスタに取込む。従って、処理中は１画素
前の上位４ビツトが保持されることになる。

（５）　゛み匍′　回路２１ 書込み制御回路２１は、画素展開回路１４から、書込み
アドレス及び書込み画素数を設定されることにより動作
を開始し、以下、表６に示す手順で信号を送出する。

表６ 上記表６において、※印で示した処理が最終画素まで繰
り返される。

なお、最終画素の次の画素の検出は、画素展開回路１４
から与えられた、書込み画素数を１画素処理するごとに
カウントダウンし、０検出にて行う。

書込みレジスタアドレスについては、書込みレジスタ２
０内の第１画素のアドレスを、画素展開回路１４から設
定された書込みアドレスから求め、第２画素以降は順次
更新する。ただし、書込みレジスタ２０の内容を入れ換
えた時は、先頭に戻す。

上下書込み信号については、書込みレジスタアドレスか
ら判定し、上下ビット両方を書込む画素　′である時は
、Ｏｎ状態、他の場合、ｏｆｆ状態とする。前にも述べ
たように書込みレジスタ２０の先頭には上下両ビットを
書込む画素が入り、一定画素毎にも入っているので書込
みレジスタアドレスから判定可である。

以下、第３図に示す如き事例について、第２図に示した
実施例の動作を説明する。

第３図（ａ）は、書込み画素列を示しており、第３図（
ｂ）は、書込みレジスタ２０に取り込まれたデータの配
列を示しており、第３図（Ｃ）は書込み前のフレームバ
ッファの内容を示しており、第３図（ｄ）は書込み後の
同内容を示している。

動作手順は次の如くである。

■フレームバッファ２２自体の機能により、フレームバ
ッファのゼロクリアをする。従って全画素の輝度“０”
の状態となる。その後、フレームバッファに書込みを行
い第３図（Ｃ）に示す書込み前の状態とする。

■画素展開回路１４に起動がかかり、同回路は書込み制
御回路２１に対して、書込みアドレス（１４３）と書込
み画素数（３）を送り、起動をかける。

この後、書込む画素の輝度の上位ビット及び下位ビット
が、一定時間間隔で出力されることになる。

■書込み制御回路２１は、バッファリング制御信号■を
送出し、書込み対象画素を含む一連の画素の輝度を第３
図（ｂｌに示したように、書込みレジスタ２０内に、フ
レームバッファ２２から読み込む（表２参照）。

■書込み制御回路２１は次の信号を順に送出する。

（ｉ）選択制御信号：■ （ｉｉ）書込みレジスタアドレス信号−書込み対象画素
の書込みレジスタ内アドレス“３″（ｉｉｉ　）上下書
込み信号：書込みレジスタ内アドレスから判定し、“ｏ
ｆｆ” この結果、上位ビット読み出し回路１９は、表３に示し
た方法により、書込み対象の画素の上位ビットＵｔを取
込む。

比較器選択回路１６は、表４に示したように、第２図の
αとγすなわち、画素展開回路１４から出力される上位
ピッ１−Ｕ４　　（以下ビットＬ７も出力されている）
と上位ビット読み出し回路１９に取込まれているＵ２と
を比較器１７に送る。

比較回路１７からは不一致の信号が出力され、選択回路
１日から、表５に従って、画素の書込みが行われる。こ
の場合、Ｕ４が書込まれる。

■画素展開回路１４からの輝度上位ビットの出力Ｕ４は
遅延レジスタ１５に設定される。

０次の画素すなわち第２画素目の処理に入る。

書込み制御回路２１内の書込み画素数カウンタ（図示せ
ず）を減算する（指定画素数書込みが終了したことを検
出するため）。

２画素目が書込みレジスタ２０内にあるかを判定し、な
ければバッファリング制御信号◎を送出する。この場合
、対象画素が書込みレジスタ２０内にあるので、同信号
を送出しない。

■書込み制御回路２１は次の信号を順に送出する。

（ｉ）選択制御信号：■ （ｉｉ　）書込みレジスフアドレス信号：書込み対象画
素の書込みレジスタ内アドレス“４”（市）上下書込み
信号：書込みレジスタ内アドレスから判定し“ｏｎ” この結果、上位ビット読み出し回路１９は、表３に示し
た方法により、書込み対象の画素の上位ビットを更新す
る。この場合、Ｕ２のまま。

比較器選択回路１６は、表４に示したように、第２図の
αとβ、すなわち、画素展開回路１４から出力されてい
るＵ４と遅延レジスタ１５の出力Ｕ４とを比較器１７に
送る。

比較器１７からは一致信号が出力され、選択回路１８か
ら表５に従って、画素の書込みが行われる。この場合、
上下ビット両方を書込む画素で０４＋Ｌ８を書込む。

■画素展開回路１４からの輝度上位ビットの出力Ｕ、は
、遅延レジスタ１５に取込まれる。

■第３画素目に対して、上記■〜■の処理を行う。

■書込み制御回路２１は次の信号を順に送り出す。

（ｉ）選択制御信号：■（画素数カウンタにより最終の
次であることを認識） （ｉｉ　）書込みレジスタアドレス信号：書込み対象画
素の書込みレジスタ内アドレス“６”（ｉｉｉ　）上下
書込み信号：書込みレジスタアドレスから判定し、“ｏ
ｆｆ” この結果、上位ビットの読み出し回路１９は、表３に示
した方法により、書込み対象の画素の上位ビットを更新
する。この場合、ＵＮのまま。

比較器選択回路１・６は、表４に示したように、第４図
のβとγ、すなわちＵ、とＵｔを比較器１７に送る。

比較器１７からは、不一致の信号が出力され、選択回路
１８から表５に従うて、画素の書込みが行われる。この
場合、Ｕｔが書込まれる。

■書込み制御回路２１は、バッファリング制御信号Ｏを
送出し、書込みレジスタ２０をフレームバッファ２２に
書込む。

以上の処理により、第３図（ｄｌに示したように、フレ
ームバッファへの書込みが行われる。

第２図において、以上の如くしてフレームバッファ２２
に書込んだ内容を読み出すための回路構成および回路動
作は従来のそれと変わる所がないから説明は不要であろ
う。

〔発明の効果〕

以上説明したように、本発明によれば、画像表示装置に
おけるバッファメモリにおいて、そのメモリ容量の削減
が可能であると共に、画面上の任意の番地から始まる任
意の長さの画素列の輝度情報の書換えを、書込み（書換
え）時間の延伸を招くことなしに実行できるという利点
がある。

【図面の簡単な説明】

第１図は本発明による場合のフレームバッファにおける
輝度情報の記録態様の例を示すことにより本発明の動作
原理を示した説明図、第２図は本発明の一実施例を示す
ブロック図、第２Ａ図は第１図における書込みレジスタ
２０に取り込まれるデータのフォーマットの説明図、第
３図は本発明の一実施例の動作説明に用いる事例の説明
図、第４図は既提案にかかる画像信号処理回路の構成を
示すブロック図、第５図は第４図のフレームバッファ５
における輝度情報の記憶形式を模式的に表わした説明図
、第６図はフレームバッファにおける輝度情報の記憶態
様の例を示した説明図、である。 符号の説明 １・・・レジスタ、２・・・レジスタ、３・・・比較器
、４・・・セレクタ、５・・・フレームバッファ、６・
・・アドレス生成回路、７・・・輝度の下位４ビツトを
保持するレジスタ、８・・・同上位４ビツトを保持する
レジスタ、９・・・判定回路、１０・・・ＤＡ変換器、
１４・・・画素展開回路、１５・・・遅延レジスタ、１
６・・・比較器選択回路、１７・・・比較器、１８・・
・選択回路、１９・・・上位ビット読み出し回路、２０
・・・書込みレジスタ、２１・・・書込み制御回路、２
２・・・フレームバッファ、２３・・・アドレス生成回
路、２４．２５・・・レジスタ、２６・・・制御回路、
２７・・・ＤＡ変換器代理人　弁理士　並　木　昭　夫 凸　　ト　　　　　、　　　　　　　　　＾（５ｂ　　
　　　υ　　　　℃ −−〜） 第　４　図 笥　５図 第　６図

Claims (1)

1. 【特許請求の範囲】 １、画像を走査して得られた各画素毎の輝度信号データ
   を走査順に記憶するバッファメモリを持ち、該メモリか
   ら前記輝度信号データを読み出して表示装置に表示する
   ようにした画像表示装置における前記バッファメモリの
   メモリ方式において、 前記メモリに記憶される各画素毎の輝度信号データを上
   位ビットと下位ビットの２群のデータに分け、或る画素
   と、走査方向において該画素に隣り合う隣接画素と、の
   各輝度信号を比較して上位ビットに変化がないときは、
   下位ビットのみを隣接画素の輝度データとして、前記メ
   モリにおける当該画素の番地に記憶し、上位ビットに変
   化があるときだけ、隣接画素の輝度信号データとして、
   上位ビットを前記メモリにおける当該画素の番地に記憶
   するとともに、 走査方向に並ぶ画素列において、一定個数の連続した画
   素を単位としたブロックの最初の画素位置にある画素（
   以下、特定画素という）については、上述したことにか
   かわらず、その輝度信号データとして、上位ビットと下
   位ビットの双方、または上位ビットのみを強制的に前記
   メモリにおける当該特定画素の番地に記憶しておくよう
   にしたことを特徴とする画像表示装置におけるバッファ
   メモリのメモリ方式。 ２、特許請求の範囲第１項記載のメモリ方式において、
   前記メモリにおいて、任意の番地から始まって走査方向
   に順に並んだ任意の個数の画素から成る画素列を、要書
   き換え画素列として、その輝度信号データを書き換えよ
   うとするとき、書き換えの対象となる前記要書き換え画
   素列に係るデータを前記ブロック単位で前記メモリから
   読み出して保持し、その各ブロックに必ず含まれる上位
   ビットと、前記要書き換え画素列に対する新たな輝度信
   号データに含まれる上位ビットとを比較参照することに
   より、その新たな輝度信号データをそのまま書き込んだ
   ときに、その前後における画素列を含めて全体的に意図
   に反した結果が生じないように、前記読み出したブロッ
   ク単位のデータ内の上位ビットを必要に応じて書き直し
   、また必要に応じて下位ビットの記憶されている画素に
   該当する場所に上位ビットを書くことにより修正した後
   、修正後の該ブロック単位のデータで、前記修正前のブ
   ロック単位のデータを置換することにより、前記要書き
   換え画素列に対する輝度信号データの書き換え完了とす
   るようにしたことを特徴とする画像表示装置におけるバ
   ッファメモリのメモリ方式。