JPS60140445A - 三次元メモリのアドレス制御方法 - Google Patents
三次元メモリのアドレス制御方法Info
- Publication number
- JPS60140445A JPS60140445A JP24937383A JP24937383A JPS60140445A JP S60140445 A JPS60140445 A JP S60140445A JP 24937383 A JP24937383 A JP 24937383A JP 24937383 A JP24937383 A JP 24937383A JP S60140445 A JPS60140445 A JP S60140445A
- Authority
- JP
- Japan
- Prior art keywords
- address
- terminal
- bit
- memory
- storage module
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は三次元的に書込み／読出しを行う三次元メモリ
に係り、特にＹ方向及びＺ方向の書込み／続出し動作を
１メモリサイクルで行うことが出来る三次元メモリのア
ドレス制御方法に関する。
に係り、特にＹ方向及びＺ方向の書込み／続出し動作を
１メモリサイクルで行うことが出来る三次元メモリのア
ドレス制御方法に関する。
（ｂ）従来技術と問題点
一般にメモリはｎ個の記憶モジュールで構成される場合
、通常Ｘ方向にはｎビット毎に１メモリサイクルで書込
み／読出しが可能であるが、Ｙ方向ではＩメモリサイク
ルで書込み／読出しが出来ない。これはＸ方向では前記
ｎビットの情報がビット毎に異なる記憶モジュールに書
込まれるが、Ｙ方向では同一記憶モジュール内に書込ま
れるからである。そこで、Ｙ方向でも１メモリサイクル
で書込み／読出しが可能となるようにするため、Ｙ方向
のビットも同一記憶モジュールに格納されないようにア
ドレスを変換して所謂行アクセス、列アクセスが両方共
可能となる方法が提案されている。しかし、画像処理装
置等で用いられる三次元のイメージメモリでは２方向も
１メモリサイクルで書込み／読出しを行う必要があるが
、未だＺ方向も１メモリサイクルで書込み／読出しを可
能とする方法がないため、２方向に０回アクセスするり
・要があり、ｎ倍の時間をかけて書込み／読出しを行う
という欠点がある。
、通常Ｘ方向にはｎビット毎に１メモリサイクルで書込
み／読出しが可能であるが、Ｙ方向ではＩメモリサイク
ルで書込み／読出しが出来ない。これはＸ方向では前記
ｎビットの情報がビット毎に異なる記憶モジュールに書
込まれるが、Ｙ方向では同一記憶モジュール内に書込ま
れるからである。そこで、Ｙ方向でも１メモリサイクル
で書込み／読出しが可能となるようにするため、Ｙ方向
のビットも同一記憶モジュールに格納されないようにア
ドレスを変換して所謂行アクセス、列アクセスが両方共
可能となる方法が提案されている。しかし、画像処理装
置等で用いられる三次元のイメージメモリでは２方向も
１メモリサイクルで書込み／読出しを行う必要があるが
、未だＺ方向も１メモリサイクルで書込み／読出しを可
能とする方法がないため、２方向に０回アクセスするり
・要があり、ｎ倍の時間をかけて書込み／読出しを行う
という欠点がある。
（ｃ）発明の目的
本発明の目的は欠点を除くため、Ｚ方向のビットも同一
記憶モジュールに格納されないようにアドレスを変換し
て、ｘ、ｙ、ｚの三方向とも１メモリサイクルで書込み
／読出しが可能となる三次元メモリのアドレス制御方法
を提供することにある。
記憶モジュールに格納されないようにアドレスを変換し
て、ｘ、ｙ、ｚの三方向とも１メモリサイクルで書込み
／読出しが可能となる三次元メモリのアドレス制御方法
を提供することにある。
（ｄ）発明の構成
本発明の構成は三次元的に書込み／読出しを行う三次元
メモリにおいて、該メモリのＸ方向、Ｙ方向、Ｚ方向に
夫々記憶させるビットを同一記憶モジュールに格納しな
いようにアドレスを割り付ける手段を設け、ｘ、ｙ、ｚ
のいずれの方向も１メモリサイクルで書込み／読出しが
可能となるように制御するものである。
メモリにおいて、該メモリのＸ方向、Ｙ方向、Ｚ方向に
夫々記憶させるビットを同一記憶モジュールに格納しな
いようにアドレスを割り付ける手段を設け、ｘ、ｙ、ｚ
のいずれの方向も１メモリサイクルで書込み／読出しが
可能となるように制御するものである。
（ｅ）発明の実施例
第１図は本発明の詳細な説明する図である。本例は記憶
モジュールを８（ｆｌｉｔ使用する場合を示し、■〜■
は記憶モジュールの番号である。本発明はＸ、Ｙ、Ｚの
各方向に８ビツトずつの辺を持つ仮想の立方体を考え、
例えばＺ方向のアドレスが０で且つＹ方向のアドレスが
０の時、Ｘ方向のアドレスＯのビットは記憶モジュール
■に、アドレス１のビットは記憶モジュール■に、アド
レス２のビットは記憶モジュール■に、アドレス３のビ
ットは記憶モジュール■に、アドレス４のビットは記憶
モジュール■に、アドレス５のビットは記憶モジュール
■に、アドレス６のビットは記憶モジュール■に、アド
レス７のビットは記憶モジュール■に夫々格納する。又
Ｚ方向のアドレスが０で且つＹ方向のアドレスが１の時
、Ｘ方向のアドレスＯのビットは記憶モジュール■に、
アドレス１のビットは記憶モジュール■に、アドレス７
のビットは記憶モジュール■に夫々格納する。上記同様
にＺ方向のアドレスが１で且っＹ方向のアドレスが０の
時、Ｘ方向のアドレスが００ビツトは記憶モジュール■
に、アドレス１のビットは記憶モジュール■に、アドレ
ス７のビットは記憶モジュール■に夫々格納する。この
ように各ビットを記憶モジュールに配置することでｘ、
ｙ、ｚの各方向の各ビットが単一のメモリサイクルでア
クセスされる時、前記各ビットが同一記憶モジュール内
に格納されないため、ｘ、ｙ、ｚの何れの方向も１メモ
リサイクルで書込み／読出しを行うことが出来る。
モジュールを８（ｆｌｉｔ使用する場合を示し、■〜■
は記憶モジュールの番号である。本発明はＸ、Ｙ、Ｚの
各方向に８ビツトずつの辺を持つ仮想の立方体を考え、
例えばＺ方向のアドレスが０で且つＹ方向のアドレスが
０の時、Ｘ方向のアドレスＯのビットは記憶モジュール
■に、アドレス１のビットは記憶モジュール■に、アド
レス２のビットは記憶モジュール■に、アドレス３のビ
ットは記憶モジュール■に、アドレス４のビットは記憶
モジュール■に、アドレス５のビットは記憶モジュール
■に、アドレス６のビットは記憶モジュール■に、アド
レス７のビットは記憶モジュール■に夫々格納する。又
Ｚ方向のアドレスが０で且つＹ方向のアドレスが１の時
、Ｘ方向のアドレスＯのビットは記憶モジュール■に、
アドレス１のビットは記憶モジュール■に、アドレス７
のビットは記憶モジュール■に夫々格納する。上記同様
にＺ方向のアドレスが１で且っＹ方向のアドレスが０の
時、Ｘ方向のアドレスが００ビツトは記憶モジュール■
に、アドレス１のビットは記憶モジュール■に、アドレ
ス７のビットは記憶モジュール■に夫々格納する。この
ように各ビットを記憶モジュールに配置することでｘ、
ｙ、ｚの各方向の各ビットが単一のメモリサイクルでア
クセスされる時、前記各ビットが同一記憶モジュール内
に格納されないため、ｘ、ｙ、ｚの何れの方向も１メモ
リサイクルで書込み／読出しを行うことが出来る。
第２図は本発明の一実施例を示す回路のブロック図であ
る。端子Ｅからチップセレクト信号が入り、メモリ１３
，１４，１５．１６をイネーブルとする。端子Ｇからは
Ｘ方向の下位アドレスが、端子ＨからはＹ方向の下位ア
ドレスが、端子Ｊからは２方向の下位アドレスがアドレ
ス分配回路１０．１１．１２に夫々入る。本実施例は記
憶モジュールが８個の場合であるから前記ｘ、ｙ、ｚ方
向の下位アドレスは夫々３ビツトであり、メモリ１３〜
１６は一部省略しである。端子Ｋからはアクセス方向制
御信号が入り、Ｘ方向の書込み／読出しか、Ｙ方向の書
込み／読出しか、Ｚ方向の書込み／読出しかをアドレス
分配回路１０〜１２に通知する。端子Ｆからは前記Ｘ、
Ｙ、Ｚ方向の下位３ビツトを除く上位アドレスが入り、
各メモリ１３〜１６に供給される。アドレス分配回路１
０〜１２に入った下位３ビツトのアドレスは端子Ｋから
指示されるｘ、ｙ、Ｘ方向のいずれかの方向により、メ
モリ１３〜１６に送出され、端子Ｆがら入る上位アドレ
スが指示するメモリ領域の第１図に示す８ビツトのアク
セスすべきアドレスを指示する。例えばＹ及びＺが０で
Ｘ方向のアドレスが指示された場合、メモリ１３〜１６
より読出されたデータは端子ＡがらＸアドレス０のデー
タが、端子ＢからＸアドレス５のデータが、端子Ｃがら
Ｘアドレス６のデータが、端子りがらＸアドレス７のデ
ータが送出される。
る。端子Ｅからチップセレクト信号が入り、メモリ１３
，１４，１５．１６をイネーブルとする。端子Ｇからは
Ｘ方向の下位アドレスが、端子ＨからはＹ方向の下位ア
ドレスが、端子Ｊからは２方向の下位アドレスがアドレ
ス分配回路１０．１１．１２に夫々入る。本実施例は記
憶モジュールが８個の場合であるから前記ｘ、ｙ、ｚ方
向の下位アドレスは夫々３ビツトであり、メモリ１３〜
１６は一部省略しである。端子Ｋからはアクセス方向制
御信号が入り、Ｘ方向の書込み／読出しか、Ｙ方向の書
込み／読出しか、Ｚ方向の書込み／読出しかをアドレス
分配回路１０〜１２に通知する。端子Ｆからは前記Ｘ、
Ｙ、Ｚ方向の下位３ビツトを除く上位アドレスが入り、
各メモリ１３〜１６に供給される。アドレス分配回路１
０〜１２に入った下位３ビツトのアドレスは端子Ｋから
指示されるｘ、ｙ、Ｘ方向のいずれかの方向により、メ
モリ１３〜１６に送出され、端子Ｆがら入る上位アドレ
スが指示するメモリ領域の第１図に示す８ビツトのアク
セスすべきアドレスを指示する。例えばＹ及びＺが０で
Ｘ方向のアドレスが指示された場合、メモリ１３〜１６
より読出されたデータは端子ＡがらＸアドレス０のデー
タが、端子ＢからＸアドレス５のデータが、端子Ｃがら
Ｘアドレス６のデータが、端子りがらＸアドレス７のデ
ータが送出される。
第３図は第２図に示すアドレス分配回路１０〜１２の詳
細ブロック図である。端子Ｇがら前記の如くＸ方向の下
位３ビツトのアドレスがデコーダ１７に、端子ＨがらＸ
方向の下位３ビツトのアドレスがデコーダ１８に、端子
ＪがらＺ方向の下位３ビツトのアドレスがデコーダ１９
に夫々入る。
細ブロック図である。端子Ｇがら前記の如くＸ方向の下
位３ビツトのアドレスがデコーダ１７に、端子ＨがらＸ
方向の下位３ビツトのアドレスがデコーダ１８に、端子
ＪがらＺ方向の下位３ビツトのアドレスがデコーダ１９
に夫々入る。
デコーダ１７〜１９でデコードされたアドレスはＲＯＭ
２０，２１．２２に夫々入る。ＲＯＭ２０はＸ方向のア
ｌ”レスをＺ及びＹ方向のアドレスを参照して第１図に
示す如く作成する。またＲＯＭ２１はＹ方向のアドレス
をＸ及びＺ方向のアトレスを参照して第１図に示す如く
作成する。またＲＯＭ２２は２方向のアドレスをＸ及び
Ｙ方向のアドレスを参照して第１図に示す如く作成する
。マルチプレクサ２３は端子Ｋから入るアクセス制御信
号により、例えばＸ方向のアクセスの場合はＸ方向のア
ドレスを端子りに送出する。
２０，２１．２２に夫々入る。ＲＯＭ２０はＸ方向のア
ｌ”レスをＺ及びＹ方向のアドレスを参照して第１図に
示す如く作成する。またＲＯＭ２１はＹ方向のアドレス
をＸ及びＺ方向のアトレスを参照して第１図に示す如く
作成する。またＲＯＭ２２は２方向のアドレスをＸ及び
Ｙ方向のアドレスを参照して第１図に示す如く作成する
。マルチプレクサ２３は端子Ｋから入るアクセス制御信
号により、例えばＸ方向のアクセスの場合はＸ方向のア
ドレスを端子りに送出する。
第４図は第１図の仮想立方体の結合動作を説明する図で
ある。メモリ２４，２５．２６は第２図で説明した下位
３ビツトのアドレスによりアクセスされる各メモリのｆ
ｉＪ＠を示す。端子Ｆからは下位３ビツトを除く上位ア
ドレスが入る。端子Ｍ。
ある。メモリ２４，２５．２６は第２図で説明した下位
３ビツトのアドレスによりアクセスされる各メモリのｆ
ｉＪ＠を示す。端子Ｆからは下位３ビツトを除く上位ア
ドレスが入る。端子Ｍ。
Ｎ、Ｐから夫々メモリ２４，２５．２６のチップセレク
ト信号が入る。このように各メモリのチップセレクト信
号を与える回路を個々に設ける必要があるが、ｘ、ｙ、
ｚいずれの方向にも記憶容量を増やすことが可能である
。
ト信号が入る。このように各メモリのチップセレクト信
号を与える回路を個々に設ける必要があるが、ｘ、ｙ、
ｚいずれの方向にも記憶容量を増やすことが可能である
。
本実施例は８個の記憶モジュールを用いたが１６個でも
同様である。
同様である。
（ｆ）発明の詳細
な説明した如く、本発明は三次元メモリにおいてＸ、Ｙ
、Ｚの各方向で書込み／読出しを１メモリサイクルで実
施出来る。
、Ｚの各方向で書込み／読出しを１メモリサイクルで実
施出来る。
第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例を示す回路のブロック図、第３図は第２図に示
すアドレス分配回路の詳細ブロック図、第４図は第１図
の仮想立方体の結合動作を説明する図である。 １０、ＩＩ、１２はアドレス分配回路、■３゜１４．１
５，１６，２４，２５．２６はメモリ、１７．１８．１
９はデコーダ、２０，２１．２２はＲＯＭ、２３はマル
チプレクサである。
一実施例を示す回路のブロック図、第３図は第２図に示
すアドレス分配回路の詳細ブロック図、第４図は第１図
の仮想立方体の結合動作を説明する図である。 １０、ＩＩ、１２はアドレス分配回路、■３゜１４．１
５，１６，２４，２５．２６はメモリ、１７．１８．１
９はデコーダ、２０，２１．２２はＲＯＭ、２３はマル
チプレクサである。
Claims (1)
- 三次元的に書込み／読出しを行う三次元メモリにおいて
、該メモリのＸ方向、Ｙ方向、Ｚ方向に夫々記憶させる
ビットを同一記憶モジュールに格納しないようにアドレ
スを割り付ける手段を設け、ｘ、ｙ、ｚのいずれの方向
も１メモリサイクルで書込み／読出しが可能となるよう
に制御することを特徴とする三次元メモリのアドレス制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24937383A JPS60140445A (ja) | 1983-12-27 | 1983-12-27 | 三次元メモリのアドレス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24937383A JPS60140445A (ja) | 1983-12-27 | 1983-12-27 | 三次元メモリのアドレス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140445A true JPS60140445A (ja) | 1985-07-25 |
Family
ID=17192053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24937383A Pending JPS60140445A (ja) | 1983-12-27 | 1983-12-27 | 三次元メモリのアドレス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140445A (ja) |
-
1983
- 1983-12-27 JP JP24937383A patent/JPS60140445A/ja active Pending
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