JPS5911999B2

JPS5911999B2 - 記憶装置のブロツク切替方式

Info

Publication number: JPS5911999B2
Application number: JP53143196A
Authority: JP
Inventors: 清増田; 寛江川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1978-11-20
Filing date: 1978-11-20
Publication date: 1984-03-19
Also published as: JPS5570998A

Description

【発明の詳細な説明】本発明は、記憶装置を構成する記憶素子が欠陥を含んで
いる場合においても正しく動作しうるブ１５ロック切替
制御方式に関する。

近年、情報処理システム等の記憶装置には、多数の記憶
セルが一枚のシリコン切片上に集積されたいわゆる半導
体記憶素子（チップ）が使用されることが多くなつてき
た。

このチップの歩留りはク０チップ寸法すなわち１チッ
プあたりの記憶容量に依存する。また、チップ上の欠陥
の存在確率はチップ面積の増大につれ増加する。このた
め、チップサイズは制限されることになり、多数の小容
量の記憶素子をもつて記憶装置を構成せざるをえな２５
いために装置体積は大きくなり、また欠陥の無い完全チ
ップのみ選択して使用するためにビット価格も高価とな
る欠点があつた。装置体積が小さく、かつ低価格の記憶
装置を実現する方法の一つに、直径数インチのウェハを
チ３θ ツプ状に切断することなく、ウェハ丸ごとを素
子構成の単位としたフルウェハ記憶がある（電子通信学
会昭和５２年度全国大会講演番号３５４参照）。

この大形大容量の記憶素子は、情報を格納する複数の記
憶セルとこれらのセルに対して読み書き動３５作を実行
するためのアドレッシング回路よりなる記憶ユニットを
構成の基本単位として、複数の記憶ユニットをもつて構
成される。そして、複数の記憶ユニツトは基本ユニツト
と冗長ユニツトに大別され、通常は基本ユニツトに対し
て読み書き動作を行なうが、基本ユニツトに欠陥が存在
した場合は冗長ユニツトに切替える。ところで、上記基
本ユニツトから冗長ユニツト′＼の切替えについては、
基本ユニツトおよび冗長ユニツトをそれぞれ複数のプロ
ツクに分割し、このプロツクを切替単位として（以下、
この切替え単位となるプロツクを切替プロツクと称す）
、基本ユニツトの欠陥のある切替プロツクを冗長ユニツ
トの使用可能な切替プロツクに切替える方法がとられる
が、従来、このプロツJャN切替の制御方式として次の二
つの方法が提案されている。

第１の方法は、冗長ユニツトの各切替プロツク対応に切
替表示子を配し、この切替表示子に切替元にあたる基本
ユニツトの切替プロ．ツクのアドレス情報を２進符号で
格納しておき、この切替表示子の内容とシステムが発生
するアドレス情報を照合することにより、一致がとれた
場合は当該切替表示子に対応する冗長ユニツトの切替プ
ロツクに切替えるというものである（特願昭５０−５８
２０６号参照）。

ところが、この切替制御方式では、切替表示子のすべて
にわたつて照合をとる必要があるため、照合に要する時
間が長くなる欠点があり、また、照合の結果、一致がと
れた場合、一致のとれた切替表示子の語アドレス情報か
ら切替先の冗長ユニツトの切替プロツクアドレス情報を
生成する必要があり、アドレス生成回路が複雑になる欠
点がある。この照合時間を短縮し、アドレス生成回路の
金物量を減少せしめる方法として、基本ユニツトの切替
プロツク対応に切替表示子を配し、この切替表示子に対
応する基本ユニツトの切替プロツクの欠陥の有無を表示
する１ビツトの情報と切替先の冗長ユニツトの切替プロ
ツクのアドレス情報を格納することが考えられる。この
ような構成をとると、基本ユニツトの切替プロツクのア
ドレス情報により、１個の切替表示子を読み出し、その
記憶内容と１回の照合をとれば良いことになる。しかし
、基本ユニツトの切替プロツク対応に切替表示子を配す
るので、冗長ユニツトの各切換プロツク対応に切替表示
子を配する前記の構成例と比較して、切替表示子の集合
体である登録メモリの総記憶容量が大きく、基本ユニツ
トの数が増大するにつれてその差は顕著になる。次に、
プロツク切替制御方式の第２の方法は、基本ユニツト系
および冗長ユニツト系の切替プロツク群をそれぞれ複数
の切替プロツクからなる組に分割し、基本ユニツト系の
組の中に予め定めらτ れた数より多くの欠陥切替プロ
ツクが存在する場合には、組を単位として冗長ユニツト
の欠陥切替プロツクを含まない組に切替え、欠陥切替プ
ロツクの数が予め定められた数以下の場合には、冗長ユ
ニツトの欠陥の無い切替プロツクに切替プロツノクを
単位として切替えるというものである（特願昭５２−１
５７１３５号参照）。

このような切替方法をとり、さらに基本ユニツト系の組
対応に切替表示子を配し、切替表示子に当該組の中の欠
陥切替プロツクのアドレス情報と切替先のアドレス情報
との両方を格納する方法をとることにより、照合回路の
金物量を減少でき、さらに登録メモリの総記憶容量を減
少することが可能である。ところが、この切替方式にお
いては、組を単位として切替える場合、冗長ユニツトの
欠陥切替プロツクを含まない組に限定して切替えるため
、冗長ユニツト内の欠陥切替プロツクを含まない組の数
が、基本ユニツトから切替えねばならない組の数未満で
あると、切替不可能となり、歩留り低下をきたす欠点が
ある。本発明は、特に上記第２の方法における欠点を除
去するため、組を単位として切替える場合において、切
替先を冗長ユニツトの欠陥プロツクを含まない組に限定
せずに、欠陥プロツクを含む複数の組でもつて代用でき
るようにしたものであつて、以下図面について詳細に説
明する。

第１図はプロツクの分割を説明するための概念図で、１
００１は基本ユニツトの、また１００２は冗長ユニツト
のセルアレイを示す。

Ｃ′＞で、各ユニツトのセルアレイ１００，，１００２
を形成するワード線１０１、ビツト線１０２をそれぞれ
ｎ個、ｍ個の群に分割し、同一群に属すワード線および
ビツト線に接続される記憶セルをもつて切替プロツクと
する。第１図はワード線１０１を１，１，，の４個の群
、ビツト線１０２をＡ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈの
８個の群に分割した例である。本発明の場合、一般に基
本ユニツトと冗長ユニツト内の切替プロツクはｐ行ｑ列
に論理的に配列される。この切替プロツクの論理配列は
、第１図で示した物理配列と必ずしも一致しなくて良く
、一般的に異なる配列である。どのような論理配列をと
るかは、論理配列における行アドレス情報と列アドレス
情報を物理配列における行アドレス情報と列アドレス情
報のどのような組合せで構成するかによつて決定される
。第２図は１つの記憶ユニツトに着目し、３２個の切替
プロツクを４行８列に論理的に配夕１ルた例を示す。

か＼る配列において、１つの行を１つの組とする。した
がつて、１つの記憶ユニツトでは、一般にｐ個の組が形
成され、各組はｑ個の切替プロツクから構成される。第
２図の場合、ｐ＝４、ｑ＝８である。第３図はこのよう
な行と列の配列構成をとる記憶ユニツトを６個でもつて
記憶装置を構成し、その内、４個を基本ユニツト系、残
りの２個を冗長ユニツト系とした場合の本発明の切替え
概念を説明する図である。第３図で組番号は行番号とし
て示され、組の中の切替プロツクは列番号で示される小
さな領域である。本発明の切替方式では、従来の第２の
方法の切替方式と同様″に、組を単位として基本ユニツ
トから冗長ユニツトへ切替える方法と、切替プロツクを
単位として基本ユニツトから冗長ユニツト・＼切替える
方法を併用する。

すなわち、一般に１つの組に属すｑ個の切替プロツクの
うち、予め定められたｒ個よりも多くの切替プロツクが
欠陥となつた場合は、欠陥ビツトを含まない切替プロツ
クを含めて組を単位として冗長ユニツトに切替える。こ
の際、切替え先の冗長ユニツト内の組として、欠陥切替
プロツクを含まない組に限定せずに、基本ユニツトの組
に含まれる切替プロツクをｓ個のグループに分割し、グ
ループ単位で異なつた冗長ユニツトの欠陥切替プロツク
を含まないｓ個の領域に切替え、このｓ個の領域でもつ
て、欠陥切替プロツクを含まない組の代用ができるよう
にする。基本ユニツト内の１つの組の中で欠陥切替プロ
ツクの数がｒ個以下の場合は、欠陥切替プロツタの各々
を切替プロツクを単位として冗長ユニツトの切替プロツ
クに切替える。Ｓ，ｒの設定は組内の欠陥切替プロツク
の欠陥モードを考慮した上で、冗長ユニツトに切替え可
能となる範囲で適切な値とする。以下、ｓ＝２、ｒ＝２
として本発明の切替方式を説明する。第３図において、
斜線で示す切替プロツクが欠陥切替プロツクである。

図中、基本ユニツト系におけるｒ＝２よりも多くの３個
以上の欠陥切替プロツクを含む組２，８，１３は、組を
単位として冗長ユニツト系の組に切替える必要がある。
ところで、第３図では、冗長ユニツト系に欠陥切替プロ
ツクを含まない組は２，５の２組しか存在しない。そこ
で、この例では、基本ユニツト系の組８，１３を冗長ユ
ニツト系の組５，２にそれぞれ切替え、基本ユニツト系
の組２については、Ｓ２の２グループに分けて、冗長ユ
ニツト系の欠陥切替プロツクを含む組７，８の両方にグ
ループを単位として欠陥切替プロツクを避けて切替える
。基本ユニツト系の組２に属する８個の切替プロツクを
、冗長ユニツト系の組７，８にどのように振り分けて切
替えるか、その設定は任意であるが、後述する切替表示
子のビツト数を削減するため、こ＼では以下の制限を設
けて切替える。すなわち、８個の切替プロツクを左半分
の４プロツクと右半分の４プロツクの２グループに分割
して、この４プロツクを単位として、異なる組に欠陥切
替プロツクを避けて切替える。一方、基本ユニツト系に
おいて、１つの組に含まれる欠陥切替プロツクの数が２
個以下の状態にある欠陥切替プロツクＡＡ，ＢＢ，ＣＣ
，ＤＤは、冗長ユニツト系における組を単位とした上記
切替えに使用されていない切替プロツクに個々の切替プ
ロツクを単位として切替える。第３図では、ＡＡ，ＢＢ
，ＣＣ，ＤＤをそれぞれＡＸ，ＢＢ／，ＣＣ，Ｄびに切
替えた場合を示している。本発明でも、このように組を
単位とする切替えと切替プロツクを単位とする切替えを
制御するために、基本ユニツト系の各組に対応して切替
表示子を配置する。

第４図は第３図の実施例に適用する切替表示子のビツト
配列の構成例である。すなわち、切替表示子は１７ビツ
トで構成され、これが基本ユニツト系の組対応にメモリ
に登録される。第３図の場合、基本ユニツト系の組の数
は１６であるから、第４図に示す切替表示子の集合体で
ある登録メモリは１６語×１７ビツトの語構成をとるこ
とになる。第４図において、欠陥モード指定フイールド
Ａは、ビツト番号１と２の２ビツトで構成される。

この２ビツトの記憶情報が゛００゛の場合、この切替表
示子に対応する組には欠陥切替プロツクの存在しないこ
とを示す。また、６１０″の場合は、この切替表示子に
対応する組には３個以上の欠陥切替プロツクが存在して
組を単位として切替えることを示す。また、“０１″の
場合は、この切替表示子に対応する組に存在する欠陥切
替プロツクの数は１個以上、２個以下であることを示し
、切替プロツクを単位として切替えることを示す。欠陥
切替プロツクアドレス表示フイールドＢは、欠陥モード
指定フイールドＡの２ビツトカげ０１″である場合には
、その欠陥切替プロツクのアドレス情報を格納する。こ
の場合、第１の欠陥切替プロツクのアドレス情報は第１
欠陥切替プロツクフイールドＢ−１に、第２の欠陥切替
プロツクのアドレス情報を第２欠陥切替プロツクフイー
ルドＢ−２に格納する。また、１つの組に１個の欠陥切
替プロツクが存在する場都、第１、第２欠陥切替プロツ
クフイールドの双方にその欠陥切替プロツクの組内切替
プロツクアドレス情報を格納しておく。第３図の実施例
の場合では、組当りの切替プロツク数は８であるから、
Ｂ−１，Ｂ−２はそれぞれ３ビツトである。切替先プロ
ツクアドレス表示フイールドＣは切替先を表示するため
のフイールドで、切替先の冗長ユニツト糸の第１の組ア
ドレス情報を格納する第１組アドレス表示フイールドＣ
−１、第２の組アドレス情報を格納する第２組アドレス
表示フイールドＣ−２、および組の中の切替プロツクア
ドレス情報を格納する切替プロツクアドレス表示フイー
ルドＣ−３から構成される。第３図の実施例の場合では
、冗長ユニツト系の組の数は８であり、組当りの切替プ
ロツク数も８であるから、Ｃ−１，Ｃ−２，Ｃ−３はそ
れぞれ３ビツトである。基本ユニツトから冗長ユニツト
への切替えは次のように行なう。

システムが発したアドレス情報の内、基本ユニツト系の
組を示すアドレス情報をもつて切替表示子登録メモリの
所定の語を選択し、該当する組の切替表示子を示す１７
ビツトの情報を読み出す。この切替表示子の情報をもと
に、システムが発したアドレス情報をそのま＼基本ユニ
ツト内のアドレス情報とするか、切替先プロツクアドレ
ス表示フイールドに格納されたアドレス情報から生成し
たアドレス情報を冗長ユニツト内アドレス情報とするか
選択する。第５図は切替制御回路の一実施例である。

図において、切替ゲート回路２０３が本発明のために新
規に付加した回路であり、一点鎖線で囲まれた部分２０
６は、特願昭５２−１５７１３５号に開示されている回
路群と同等の機能を有する。システムが発したアドレス
情報の内、組アドレス情報は信号線２００を介して切替
表示子登録メモリ２０１に入力する。切替表示子登録メ
モリ２０１は該組アドレス情報をもとに所定の切替表示
子に該当する語を選択して、その内容を読取りデータレ
ジスタ２０２に設定する。読取りデータレジスタ２０２
に設定された切替表示子のうち、切替先プロツクアドレ
ス表示フイールドＣにおける第１組アドレス表示フイー
ルドＣ−１の情報３ビツトと第２組アドレス表示フイー
ルドＣ−２の情報３ビツトをそれぞれ切替ゲート回路２
０３に入力する。一方、システムが発したアドレス情報
の内、組内の８個の切替プロツクから１個の切替プロツ
クを選択するアドレス情報（以後組内切替プロツクアド
レス情報と称す）３ビツトが信号線２０４を介して入力
され、その内の特定の１ビツト（例えば、最上位桁ビツ
ト）が切替ゲート回路２０３に制御信号として入力され
る。この１ビツトは、第３図の実施例における切替方法
においては、組内の８個の切替プロツクの内の左半分と
右半分の４個の切替プロツクを選択するアドレス情報で
ある。切替ゲート回路２０３は、制御信号が１１″の時
、第１組アドレス表示フイールドＣ１の３ビツト情報を
信号線２０５に出力し、制御信号力げＯ″の時には第２
組アドレス表示フイールドＣ−２の３ビツト情報を信号
線２０５に出力する。また、読取りデータレジスタ２０
２の切替表示子情報の内、欠陥モード指定フイールドＡ
に相当する２ビツトはデコード回路２０７に入力し、該
欠陥モード指定フイールドの２ビツトが、″００”の場
合は信号線２０８を”１”に付勢し、“１０”の場合は
信号線２０９を″１″に付勢する。６０ｒ，゛１１”の
場合は信号線２０８，２０９をともに１０″に付勢する
。

読取りデータレジスタ２０２の切替表示子情報の内、欠
陥切替プロツクアドレス表示フイールドＢにおける第１
欠陥切替プロツクフイールドＢ一１の３ビツトは照合回
路２１０・＼、第２欠陥切替プロツクフイールドＢ−２
の３ビツトは照合回路２１１へ入力する。

一方、システムが発したアドレス情報の内の前記信号線
２０４上の組内切替ブロツクアドレス情報３ビツトも照
合回路２１０と２１１に入力する。照合回路２１０と２
１１はシステムが発した組内切替プロツクアドレス情報
と読取りデータレジスタ２０２からの欠陥プロツクアド
レス情報を照合する回路であり、照合回路２１０で照合
が一致した場合には信号線２１２を６１″に付勢し、照
合回路２１１で照合が一致した場合は信号線２１３を”
１″に付勢する。信号線２１３は直接ＡＮＤゲート２１
６に入力されるが、信号線２１２は反転回路２１４に入
力され、その出力が信号線２１５を介してＡＮＤゲート
２１６に入力される。したがつて、ＡＮＤゲート２１６
の出力線２２５は、照合回路２１０で照合が一致せず、
照合回路２１１で一致した場合のみ゛１゛に付勢される
。この信号線２２５により送られる信号は、後述する選
択ゲート回路２３０の制御信号となる。デコード回路２
０７からの出力信号線２０８，２０９および照合回路２
１０，２１１からの出力信号線２１２，２１３は０Ｒゲ
ート２１７に入力され、該０Ｒゲート２１７の出力は反
転回路２１８に入力される。

反転回路２１８の出力信号線２１９と信号線２０４は０
Ｒゲート２２０に入力され、どちらか一方の信号線が゛
１”に付勢されている時、出力信号線２２１を″ｒ”に
付勢する。一方、システムが発した組アドレス情報の信
号線２００と切替ゲート回路２０３から出力された切替
先の冗長ユニツトの組アドレス情報の信号線２０５は、
切替ゲート回路２２２に入力されている。したがつて、
切替ゲート回路２２２は信号線２２１の信号を制御信号
として、信号線２２１力げ１″に付勢されている場合は
信号線２００の組アドレス情報を、また、信号線２２１
が“Ｏ”に付勢されている場合は信号線２０５の組アド
レス情報を、その出力信号線２２３に出力する。また、
信号線２０８，２０９および２１９は０Ｒゲート２２４
に入力され、これら３本の信号線の内、どれか１本カピ
１１に付勢されている時、出力信号線２３２を゛１゛に
付勢する。一方、システムが発した組内切替プロツクア
ドレス情報が乗る信号線２０４と選択ゲート回路２２７
あるいは２３０の出力信号線２３１は、切替ゲート回路
２３３に入力される。切替ゲート回路２３３は信号線２
３２の信号を制御信号として、信号線２３２が６１”に
付勢されている場合は信号線２０４のアドレス情報を、
また、信号線２３２が６０”に付勢されている場合は信
号線２３１のアドレス情報を、それぞれ組内切替プロツ
クアドレス情報として信号線２３４に出力する。信号線
２３１のアドレス情報は、切替表示子の切替先プロツク
アドレス表示フイールドＣに格納されている組内切替プ
ロツクアドレス情報をもとにして生成された冗長ユニツ
トの組内切替プロツクアドレス情報であり、次のように
して生成される。

読取りデータレジスタ２０２の組内切替プロツクアドレ
スフイールドＣ−３からの出力信号線２２６は、アドレ
ス演算回路２２８および選択ゲート回路２２７に入力さ
れる。アドレス演算回路２２８は信号線２２６によつて
入力されるアドレス情報Ｍに対して所望の演算（例えば
Ｍ＋１）を施し、新たな切替プロツクアドレス情報Ｖを
出力線２２９に出力する回路である。すなわち、切替表
示子の組内切替プロツクアドレスフイールドＣ−３に格
納されている情報は、第１欠陥切替プロツクフイールド
Ｂ−１に格納されている欠陥切替プロツクの切替先に当
る冗長ユニツトの組内切替プロツクアドレス情報であり
、第２欠陥切替プロツクフイールドＢ−２に格納されて
いる第２の欠陥切替プロツクアドレスの切替先プロツク
アドレス情報を、アドレス演算回路２２８でアドレス演
算を施すことによつて生成するのである。信号線２２６
のアドレス情報Ｍを選択して出力するか、信号線２２９
のアドレス情報Ｍを選択して出力するかは、信号線２１
２の信号を入力とする選択ゲート回路２２７と信号線２
２５の信号を入力とする選択ゲート回路２３０によつて
行なわれる。すなわち、信号線２１２が８１”に付勢さ
れた場合は、第１欠陥切替プロツクフイールドＢ−１に
該当する切替プロツクが欠陥であると判断され、信号線
２２６のアドレス情報Ｍが選択ゲート回路２２７で選択
されて信号線２３１に出力される。また、信号線２２５
が゛１”に付勢された場合は、第２欠陥切替プロツクフ
イールドＢ−２に該当する切替プロツクが欠陥であると
判断され、信号線２２９のアドレス情報ＭＺ５選択ゲー
ト回路２３０を介して信号線２３１に出力される。第５
図の実施例は、組内の８個の切替プロツクを４プロツク
単位で切替える場合、右半分の４ブロツクは冗長ユニツ
トの組の右半分の４プロツクに切替え、左半分の４プロ
ツクは左半分の４プロツクに切替えるように構成したも
のであるが，第４図の切替表示子の組内切替プロツクア
ドレス表示フイールドＣ−３に右半分と左半分を指定す
る情報を格納しておき、これを切替えの時に参照するよ
うにすれば、冗長ユニツトの組の右半分、左半分のどち
らにも自由に切替えることが可能である。

さらに、特願昭５２−１５７１３５号で開示している実
施例では、第１の欠陥切替プロツクの切替先と第２の欠
陥切替プロツクの切替先は、ともに冗長ユニツトの同一
組に属す切替プロツクに限定しているが、本発明におい
ては、第４図の第１組アドレス表示フイールドＣ−１と
第２組アドレス表示フイールドＣ−２にそれぞれ異なつ
た組アドレス情報を格納しておけば、第１の欠陥切替プ
ロツクと第２の欠陥切替プロツクの切替先を冗長ユニツ
トの異なつた組内の切替プロツクに指定することも可能
である。

第６図は本発明に係る切替表示子のビツト構成の他の実
施例で、図イは欠陥モード指定フイールドカげ０″の場
合、図口は欠陥モード指定フイールドが６１０１、６１
１″の場合である。

第４図の切替表示子と比較して、組アドレス表示フイー
ルドを３ビツト減少していること＼、欠陥モード指定フ
イールドで４種の欠陥モードを指定していることに特徴
がある。すなわち、欠陥モード指定フイールドの２ビツ
トの情報が６００″の場合、組内に欠陥切替プロツクの
存在しないことを示す。また、６０１１の場合、欠陥切
替プロツクの数は１個以上、２個以下であることを示し
、切替プロツクを単位として切替えることを示す。また
、８１０″の場合は欠陥切替プロツクの数が３個以上で
あることを示し、組を単位として切替える。また、″１
１”の場合は欠陥切替プロツクの数が３個以上であるこ
とを示し、組を２分割した４プロツクを単位として、冗
長ユニツトの異なる組に切替えることを示す。さらに、
この欠陥モード指定フイールドの情報により切替表示子
のビツト構成が異なる。すなわち、図イの″０１″の場
合は、第４図で示したビツト構成と同様のビツト構成を
とるが、図口の６１０″ ″１１″の場合は、組内の欠
陥切替プロツクアドレスを参照する必要がないことを利
用して、欠陥切替プロツクアドレス表示フイールドに相
当するフイールド内に第１組の切替先プロツクアドレス
を表示し、６０１″の時に切替先プロツクアドレス表示
フイールドとして使用したフイールド内に第２組の切替
先プロツクアドレスを表示する。このビツト構成で１１
０１の場合は、第１組アドレス表示フイーノｋドの情報
のみ有効とし、他のビツト情報を無視すればよい。なお
、第１組内切替プロツクアドレス表示フイールドおよび
第２組内切替プロツクアドレス表示フイールドは、組内
の左半分に切替えるか右半分に切替えるかを指定する情
報を格納しておくフイールドである。第６図の切替表示
子のビツト構成は、組アドレス表示フイールドを削減で
きるので、冗長ユニツト内の組数が増大した時に有効で
ある。以上説明したように、本発明によれば、切替制御
回路の金物量をわずかに増加するだけで、組を単位とし
て基本ユニツトから冗長ユニツトへ切替える場合におい
て、切替先を冗長ユニツトの欠陥切替プロツクを含まな
い組に限定せずに、欠陥切替プロツクを含む複数の組に
欠陥切替プロツクを避けて切替えることが可能であり、
それだけ基本ユニツトから冗長ユニツト＼の切替えの制
限が少なくなるので、欠陥救済能力を向上させることが
できる。

【図面の簡単な説明】

第１図は基本ユニツトおよび冗長ユニツトのプロツク分
割を説明するための図、第２図は切替プロツク構成の一
例を示す図、第３図は本発明に係るプロツク切替方式の
概念を説明するための図、第４図は本発明で用いる切替
表示子のビツト構成の一実施例を示す図、第５図は本発
明に係る切替制御回路の一実施例を示す図、第６図は本
発明で用いる切替表示子のビツト構成の他の実施例を示
す図である。１００，・・・・・・基本ユニツトアレイ、１００２・
・・・・・冗長ユニツトアレイ、１０１・・・・・・ワ
ード線、１０２・・・・・・ビツト線、２００・・・・
・・組アドレス信号線、２０１・・・・・・切替表示子
登録メモリ、２０２・・・・・・読取りデータレジスタ
、２０３・・・・・・切替ゲート回路、２０４・・・・
・・組内切替プロツクアドレス信号線、２０５・・・・
・・切替先組アドレス信号線、２０７・・・・・・デコ
ード回路、２１０，２１１・・・・・・照合回路、２２
２・・・・・・切替ゲート回路、２２３・・・・・・組
アドレス信号線、２２６・・・・・・切替先組内切替プ
ロツクアドレス信号線、２２７・・・・・・選択ゲート
回路、２２８・・・・・・アドレス演算回路、２３０・
・・・・・選択ゲート回路、２３３゜゜゜・・・切替ゲ
ート回路、２３４・・・・・・組内切替プロツクアドレ
ス信号線。

Claims

【特許請求の範囲】１複数の記憶ユニットを基本ユニット系と冗長ユニッ
ト系に分け、且つ、それらの記憶ユニットをそれぞれ複
数個の切替ブロックに分割し、基本ユニット系を構成し
ている記憶ユニット（基本ユニット）の欠陥を含む切替
ブロックを冗長ユニット系を構成している記憶ユニット
（冗長ユニット）の欠陥の無い切替ブロックに切替えて
使用する記憶装置において、前記基本ユニット系および
冗長ユニット系の切替ブロック群を、それぞれ複数の切
替ブロックからなる複数の組に分割し、基本ユニット系
の一つの組の中に予め定められた数より多くの欠陥切替
ブロックが存在する場合には、当該組を構成している切
替ブロック群を複数個のグループに分割し、該各グルー
プを冗長ユニット系の欠陥切替ブロックを含まない切替
ブロック領域へグループ単位に分けて切替え、また、前
記欠陥切替ブロックの数が予め定められた数以下の場合
には、冗長ユニット系の欠陥のない切替ブロックへ切替
ブロック単位に切替えることを特徴とする記憶装置のブ
ロック切替方式。２前記基本ユニット系の組対応に切替表示子を配し、
該切替表示子内に複数の切替先の組アドレス情報を格納
しておくことにより、前記欠陥切替ブロックを含む組の
切替ブロック群を冗長ユニット系の異なつた組の欠陥切
替ブロックを含まない切替ブロック領域へ分けて切替え
ることを特徴とする特許請求の範囲第１項記載の記憶装
置のブロック切替方式。