JPS5855600B2 - 記憶方式 - Google Patents

Description

【発明の詳細な説明】 本発明は記憶装置を構成する記憶素子が欠陥を含んでい
る場合においても正しく確実に動作しうる記憶方式に関
する。

近年、情報処理システム等の記憶装置には、多数の記憶
セルが一枚のシリコン切片上に集積されたいわゆる半導
体記憶素子（チップ）が使用されることが多い。

チップの歩留りはチップ寸法すなわちチップあたりの記
憶容量に依存する。

チップ上の欠陥の存在確率はチップ面積の増大につれ増
加する。

このためチップサイズは制限されることになり、多数の
中容量の記憶素子をもって装置を構成するために装置体
積は大きくなり、また欠陥の無い完全チップをのみ選択
して使用するためにビット価格も高価となる欠点があっ
た。

そのため装置体積を小さくかつ低価格の記憶装置を実現
するために、直径数インチのウェハをチップ状に切断す
ることなく、ウェハ丸ごとを素子構成の単位としたフル
ウェハ記憶が提案されている（電子通信学会昭和５２年
度全国大会講演番号３５４参照）。

この大形大容量の記憶素子は、情報を格納する複数の記
憶セルとこれらのセルに対して読み書き動作を実行する
ためのアドレッシング回路よりなる記憶ユニットを構成
の基本単位として、複数の記憶ユニットをもって構成さ
れる。

複数の記憶ユニットは基本ユニットと冗長ユニットに大
別され、通常は基本ユニットに対して読み書き動作を行
なうが、基本ユニットに欠陥が存在した場合は冗長ユニ
ットに切替える。

基本ユニットから冗長ユニットへの切替えについては、
基本ユニットおよび冗長ユニットをそれぞれ複数のブロ
ックに分割し、このブロックを切替単位として（以下こ
の切替え単位となるブロックを切替ブロックと呼称する
）、基本ユニットの欠陥のある切替ブロックは冗長ユニ
ットの使用可能な切替ブロックに切替える方式が提案さ
れている（特願昭５０−５８２０６号参照）。

切替ブロックの切替制御のために、基本ユニットの欠陥
を含む切替ブロックのアドレス情報を登録する登録メモ
リを設置して、登録メモリの記憶内容とシステムが発生
するアドレス情報を照合することにより、冗長ユニット
の切替ブロックに切替える切替制御回路を必要とするこ
とが前記特願昭５０−５８２０６号に開示されている。

第１図は、特願昭５０−５８２０６号に提示されている
記憶装置の実施例であり、後に本発明を説明する上で使
用する。

図中１はアドレスレジスタ、２は基本ユニットと冗長ユ
ニットが同一基板上に形成された大容量記憶素子、３１
〜３４は基本ユニット３、、 、３．は冗長ユニット、
４ 、４’、 ４“はユニット選択アドレス信号線、５
，５′、５“、５“′はユニット内ワード線選択アドレ
ス信号線、６ ｊ ６’ｊ６’１６″はユニット内ビッ
ト線選択アドレス線、７゜７′は基本ユニット選択信号
線、８，８′は冗長ユニット選択信号線、９は入力バッ
ファ回路、１０は切替制御回路である。

図示において、システム上で使用できるチップの記憶容
量は基本ユニット３１，３２，３３，３４の総記憶容量
である。

通常は基本ユニットに対して読み・書きの記憶動作を行
なうが、基本ユニットに欠陥ビットが存在した場合は、
この欠陥ビットを含む一軒のビットをブロックとして冗
長ユニットの使用可能なブロックに切替え、基本ユニッ
トの替りに冗長ユニットを使用する。

基本ユニット、冗長ユニットなどの記憶ユニットにおけ
るセルアレイ以外の欠陥は、等価的に記憶ユニットを構
成するセルアレイ上の欠陥とみなすことができる。

例えばワード線駆動回路が欠陥となって所定のワード線
を駆動できない場合、当該ワード線に接続されるすべて
の記憶セルが等価的に欠陥であるとみなすことができる
。

このように記憶ユニット上の欠陥は、すべて等価的にセ
ルアレイ上の欠陥とみなすことができることから、基本
ユニットに欠陥があった時に冗長ユニットに切替える切
替ブロックの分割をセルアレイのみの分割によって説明
できる。

第２図はブロックの分割を説明するための概念図である
。

１００１は基本ユニットの、また１００□は冗長ユニッ
トのセルアレイを示す。

ユニットのセルアレイを形成するワード線１０１、ビッ
ト線１０２をそれぞれｎ個、ｍ個の群に分割し、同一群
に属すワード線およびビット線に接続される記憶セルを
もって切替ブロックとする。

第２図においてワード線をＩ、ｎ、Ｉ、ＩＶの４個の群
、ビット線をａ、ｂ、ｃ、ｄ、ｅ、ｆｌｇ、ｈの８個の
群に分割した例が示しである。

基本ユニット、冗長ユニットのセルアレイはともに同一
の構成をとっており、３２個の切替ブロックに分割され
ている。

ここでｉ行目、ｊ列目の交点のブロックを基本ユニット
でＢｉｊ、冗長ユニットでＢ’ｉｊと表記する。

このようなブロックの分割において、基本ユニットの欠
陥ビットを含む切替ブロック（以下欠陥切替ブロックと
呼称する）は冗長ユニットの欠陥のない切替ブロックに
切替えて使用する。

このブロック切替の制御方式として前記特願昭５０−５
８２０６号に次の方法が提示されている。

冗長ユニットの各切替ブロック対応に、切替表示子を配
し、この切替表示子に切替元にあたる基本ユニットの切
替ブロックのアドレス情報を２進符号で格納しておき、
この切替表示子の内容とシステムが発生するアドレス情
報を照合することにより、一致がとれた場合は当該切替
表示子に対応する冗長ユニットの切替ブロックに切替え
る。

切替表示子１個あたりに必要とするビット数Ｅは一般に
記憶ユニットあたりのブロック数をＢ１基本ユニット数
をＦとすると次式で与えられる。

Ｅ＝１＋ｌｏｇ２Ｆ＋ｌｏｇ２Ｂ （１）式（１）
において第１項の「１」は冗長ユニットの切替ブロック
が切替えに使用されているか否かを表示するための１ビ
ツトを表わす。

第２項は複数の基本ユニットの中から切替えの対象とな
っている基本ユニットを指定するための基本ユニットア
ドレス情報を表示するビット数を示す。

また第３項は基本ユニットの中の欠陥切替ブロックを指
定するためのビット数を示す。

一方、切替表示子の数Ｎは冗長ユニットの数をＳとする
時、次式で与えられる。

Ｎ＝Ｓ−Ｂ （２）（１）式
で示されるＥビットの記憶容量をもつ切替表示子の集合
体が登録メモリである。

登録メモリはＮ語−Ｅビットの語構成をとり、登録メモ
リの１語を１個の切替表示子に対応付けるのが基本的な
構成である。

第１図の例におけるシステムではＦ＝４ 、Ｓ＝２とな
り、切替ブロックの分割に第２図の例を適用するとＢ＝
３２である。

したがってこの場合、Ｎ＝６４ 、Ｅ＝８となり、登録
メモリは６４個の切替表示子の集合体で、６４語−８ビ
ツトの構成をとる。

基本ユニットの欠陥切替ブロックの冗長ユニットの切替
ブロックへの切替えは次のように行なう。

登録メモリの各語すなわち各切替表示子を逐次読み出し
、各語の読み出し情報とシステムが発生したアドレス情
報の照合を行なう。

照合の結果、一致がとれた場合、システムの発生したア
ドレス情報で指定された基本ユニットの切替ブロックは
欠陥ビットを含む欠陥切替ブロックとみなされ、当該切
替表示子に対応する冗長ユニットの切替ブロックに切替
える。

この際、切替先のアドレス情報は一致のとれた切替表示
子すなわち登録メモリの語アドレス情報から生成される
。

上記説明から明らかなように切替えの有無を判定するた
めには登録メモリから１語読み取っては８ビツトの照合
を行なう動作を６４語のすべてにわたって６４回繰り返
す必要があり、このために要する時間が長くなる欠点が
ある。

この欠点を除去するために登録メモリの語構成を変更し
、１語を数個の切替表示子で構成する方法がある。

たとえば１語を１６個の切替表示子で構成すると、登録
メモリの語構成は４語１２８ビツトの構成となり、登録
メモリから４回の読み取りで切替の有無の判定は可能と
なる。

しかし４回の読み取り動作に要する時間も充分短いとは
言えず、さらに一度に照合すべきビット数が１２８ビツ
トに拡大され、照合回路の金物量が増大する欠点がある
。

照合回路の金物量を減少する一方法として、登録メモリ
の語構成を変更し、基本ユニットの切替ブロック対応に
切替表示子を配し、この切替表示子に、対応する基本ユ
ニットの切替ブロックの欠陥の有無を表示する１ビツト
の情報と切替え先の冗長ユニットの切替ブロックのアド
レス情報を格納する。

このような構成をとると、基本ユニットの切替ブロック
のアドレス情報により、１個の切替表示子を読み出し、
その記憶内容と１回の照合をとれば良いので照合回路の
金物量を減少できる。

しかし、基本ユニットの切替ブロック対応に切替表示子
を配するので、第１図、第２図の例に適用すると登録メ
モリの語構成は、１２８語−７ビツトの語構成となり、
前記の構成例と比較して、登録メモリの総記憶容量が大
きく、基本ユニットの数が増大するにつれてその差は顕
著になる。

これらの欠点を除去する手法としてセットアソシアティ
ブ方式と称して切替先の冗長ユニットの切替ブロックを
限定する方法が提示されている（電子通信学会昭和５２
年度全国大会講演番号３５３参照）。

この方法は基本ユニットの切替ブロックおよび冗長ユニ
ットの切替ブロックをｎ行ｍ列に論理的に配置し、同一
列に属す切替ブロックを１つの組（セット）とし、組の
中に限定して基本ユニットの切替ブロックを冗長ユニッ
トの切替ブロックに切替える方法である。

ここで記述した切替ブロックの論理配列は、第２図の例
で示したような物理配列と必ずしも一致しなくて良く、
一般的に異なる配列である。

例えば第２図に示す物理配列において、同一行に属すＢ
ｎａとＢＩＩｂは、論理配列においては、同一行に属す
必要はなく、異なった行に配夕１ルても良い。

いかなる論理配列をとるかは、論理配列における行アド
レス情報と列アドレス情報を、物理配列におけるいかな
る行アドレス情報と列アドレス情報の組合せで構成する
かによって決定される。

第３図はこのセットアソシアティブ方式の概念図であり
、基本ユニット、冗長ユニットの各記憶ユニットにおい
て３２個の切替ブロックをそれぞれ２行１６列に論理的
に配夕１ルている。

この配列において１つの列を１つの組とする。

したがって１つの組には８個の基本ユニットの切替ブロ
ックと４個の冗長ユニットの切替ブ田ンクとが存在する
。

換言すれば、ある組に属す１つの基本ユニットの切替ブ
ロックの切替先は同じ組の４個の冗長ユニットの切替ブ
ロックに限定される。

たとえば第２列に属す基本ユニットの切替ブロックＸ
、 Ｙ。

Ｚが欠陥を含む場合、同一列の第２列に属す冗長ユニッ
トの切替ブロックＸＸ、ＹＹ、ＺＺに切替えられる。

このようなセットアソシアティブ方式を適用した場合、
登録メモリは、同−組に属す冗長ユニットの複数の切替
ブ冶ツクにそれぞれ対応する複数の切替表示子を１語と
して構成し、システムが発生したアドレス情報のうちの
組を示すアドレス情報をもって、登録メモリの当該組に
該当する語を選択して読み出し、システムが発生した切
替ブロックを示すアドレス情報と語を形成する各切替表
示子の記憶内容とで照合をとる。

第３図の例では、登録メモリの語構成は１６語−３２ビ
ツトとなり、１回の登録メモリからの読み取りを行なう
だけで切替えの有無を判定できる。

しかし切替先が著しく限定されるために切替えによる欠
陥救済能力が低下する欠点がある。

また一度に照合すべきビット数が３２ビツトと比較的広
く、さらに照合ビット数を削減するためには、切替先を
より一層限定しなければならない。

また切替先のアドレス情報は、照合の結果、一致のとら
れた切替表示子の位置、すなわち登録メモリのいかなる
語のいかなる切替表示子と一致がとれたかを判断して生
成する必要があり、この切替先のアドレス情報の発生回
路は複雑となる欠点があった。

本発明は、上記の欠点を除去するため、登録メモリの総
記憶容量を減少し、また照合する回数を減少し、さらに
欠陥救済能力の高い簡易な切替制御方式を提供する。

本発明は基本ユニットと冗長ユニットをそれぞれ独立に
、複数の切替ブロックからなる組に分割を行ない、組の
中であらかじめ定められた数より多くの切替ブロックが
欠陥の場合は、組を単位として冗長ユニットの欠陥ブロ
ックを含まない任意の組に切替えを行ない、あらかじめ
定められた数以下の切替ブロックが欠陥の場合は、切替
ブロックを単位として冗長ユニットの切替ブロックに切
替えるという考え方をとる。

以下本発明を図面により詳細に説明する。

本発明において基本ユニットと冗長ユニット内の切替ブ
ロックは一般にＰ行ｑ列に論理的に配列される。

第４図は１つの記憶ユニットに着目し、第２図の例にし
たがって分割された３２個の切替ブロックを４行８列に
論理的に配列した実施例を示す。

図中小さな矩形は、１つの切替ブロックを示している。

かかる配列においで１つの行を１つの組とする。

したがって１つの記憶ユニットでは一般にＰ個の組が形
成され、各組はｑ個の切替ブロックから構成される。

基本ユニットの数をＦとすると基本ユニット系全体の組
の数はＰ−Ｆとなる。

冗長ユニットの数をＳとすると冗長ユニット系の組の数
はＰ−８となる。

第４図の場合の行と列の配列ではＰ＝４ 、ｑ＝ｓであ
る。

また第１図の例と同じ構成をとればＦ＝４ 、Ｓ＝２で
ある。

したがって上記例における基本ユニット系の組は１６と
なり、冗長ユニット系の組の数は８となるまた各組に含
まれる切替ブロックの数は８である第５図はこの組の配
列構成を示す実施例である組番号は行番号として示され
、組の中の切替ブロックは列番号で示される小さな領域
である。

本発明の切替方式では、組を単位として基本ユニットか
ら冗長ユニットへ切替える方法と、切替ブロックを単位
として基本ユニットから冗長ユニットヘ切替える方法を
併用する。

すなわち、１つの組に属すｑ個の切替ブロックのうちあ
らかじめ定められたｒ個よりも多くの切替ブロックが欠
陥となった場合は欠陥ビットを含まない切替ブロックを
含めて組を単位として冗長ユニットに切替える。

この際切替え先の冗長ユニット内の組には、欠陥ビット
を含む切替ブロックが存在してはならない。

基本ユニット内の１つの組の中で欠陥ビットを含む切替
ブロックの数がｒ個以下の場合は、欠陥ビットを含む切
替ブロックの各々を切替ブロックを単位として冗長ユニ
ットの切替ブロックに切替える。

ｒの設定はｑ以下で、かつ組を単位とする切替えの発生
確率が比較的小さくなり、冗長ユニットに切替え可能と
なる範囲で適切な値とする。

ここではｒ＝２とした場合を例として説明を行なう。

第５図の実施例においてこの切替えの概念を説明する。

図中斜線で示す切替ブロックは欠陥ビットを含む切替ブ
ロックを示す。

基本ユニット系において１つの組で上記設定値ｒ＝２よ
りも多くの３個以上の欠陥切替ブロックを含む組３，７
．９は組を単位として冗長ユニット系の組に切替える必
要があるが、この実施例では冗長ユニット系のうちの欠
陥切替ブロックを含まない組１ 、３ 、７゜８の任意
の組に切替え可能である。

この例では、基本ユニット系の組３，７．９をそれぞれ
冗長ユニット系の組８，３．１に切替えている。

また基本ユニット系において１つの組に含まれる欠陥を
含む切替ブロックの数が２個以下の状態にある欠陥切替
ブロックＡＡ、ＢＢ、ＣＣ，ＤＤは、冗長ユニット系に
おける組を単位とした上記切替えに使用されていない切
替ブロックに個々の切替ブロックを単位として切替えら
れる。

この実施例ではＡＡ、ＢＢ 、ＣＣ，ＤＤをそれぞれＡ
Ａ’、ＢＢ’。

ＣＣ’、ＤＤ’に切替えた場合を示している。

このように組を単位とする切替えと切替えブロックを単
位とする切替えを制御するために、基本ユニット系の各
組に対応して切替表示子を配置する。

第６図に第５図の実施例を適用した場合の切替表示子の
ビット配列の構成例を示す。

この実施例にみられるように切替表示子は、欠陥モード
指定フィールドＡ１欠陥切替ブロックアドレス表示フィ
ールドＢ１切替先ブロックアドレス表示フィールドＣに
分割され、欠陥ブロックアドレス表示フィールドＢはさ
らに第１欠陥切替ブロツクフイールド（Ｂ−１）と第２
欠陥切替ブロツクフイールド（Ｂ２）とに分割される。

各フィールドの内容についての実施例を以下に示す。

欠陥モード指定フィールドはビット番号１と２の２ビツ
トで構成される。

この２ビツトの記憶情報が°’ ｏ ｏ ”の場合この
切替表示子に対応する組には欠陥切替ブロックの存在し
ないことを示す。

また’ １０ ”の場合はこの切替表示子に対応する組
には３個以上の欠陥切替ブロックが存在して組を単位と
して切替えることを示す。

また°’ ０１ ”の場合はこの切替表示子に対応する
組に存在する欠陥切替ブロックの数は１個以上、２個以
下であることを示し、切替ブロックを単位として切替え
ることを示す。

欠陥切替ブロックアドレス表示フィールドＢは、欠陥モ
ード指定フィールドＡの２ビツトが’ｏｉ”となって、
その組の中に１個以上２個以下の欠陥切替ブロックが存
在する場合に、その欠陥切替ブロックのアドレス情報を
格納する。

第１の欠陥切替ブロックのアドレス情報を第１欠陥切替
ブロツクフイールドＢ−１に、第２の欠陥切替ブロック
のアドレス情報を第２欠陥切替ブロツクフイールドＢ−
２に格納する。

第５図の実施例の場合では、組当りの切替ブロック数は
８であるから、第１欠陥切替ブロツクフイールドＢ−１
、第２欠陥切替ブロツクフイールドＢ−２はそれぞれ３
ビツトである。

切替先ブロックアドレス表示フィールドＣは切替え先を
表示するためのフィールドで、切替え先の冗長ユニット
系の組アドレス情報を格納する組アドレス表示フィール
ド（Ｃ−１）３ビツトと、組の中の切替ブロックアドレ
ス情報を格納する切替ブロックアドレス表示フィールド
（Ｃ−２）３ビツトとの合計６ビツトである。

このように切替表示子は１４ビツトで構成される。

また第５図の実施例では、基本ユニット系の組の数は１
６個であり、それに対応して切替表示子の数は１６とな
ることから切替表示子の集合体である登録メモリは１６
語×１４ビットの語構成である。

基本ユニットから冗長ユニットへの切替えは次のように
行なう。

システムの発生したアドレス情報のうち基本ユニット系
の組を示すアドレス情報をもって登録メモリの所定の語
を選択し、該当する組の切替表示子に格納された１４ビ
ツトの情報を読み出す。

この切替表示子の情報をもとに、システムの発生したア
ドレス情報をそのまま基本ユニット内のアドレス情報と
するか、切替先ブロックアドレス表示フィールドに格納
されたアドレス情報から生成したアドレス情報を冗長ユ
ニット内アドレス情報とするか選択する。

この切替制御を実施例をもとに詳細に説明する。

第７図は切替制御回路の一実施例である。

システムが発生したアドレス情報のうち組アドレス情報
は信号線２００を介して登録メモリ２０１に入力する。

登録メモリ２０１から組アドレス情報をもとに所定の切
替表示子に該当する語を選択して、その内容を読み取り
データレジスタ２０２に設定する。

読み取りデータレジスタ２０２に設定された切替表示子
のうち、欠陥モード指定フィールドＡに相当する２ビツ
トをデコード回路２０３に入力し、欠陥モード指定フィ
ールドの２ビツトが１１００１１の場合は信号線２０４
を１′に付勢し、ＩＩ １０１１の場合は信号線２０５
を１″に付勢する。

” ｏ ｉ ’” ＩＩ ｌ ｌ ＩＩの場合は信号線
２０４゜２０５をともにＯ″に付勢する。

また切替表示子の情報のうち欠陥切替ブロックアドレス
表示フィールドＢにおける第１欠陥切替ブロツクフイー
ルドＢ−１の情報３ビツトを照合回路２０６へ、また第
２欠陥切替ブ田ンクフイールドＢ−２の情報３ビツトを
照合回路２０７へ入力する。

一方システムが発生したアドレス情報の内、艇内の８個
の切替ブロックから１個の切替ブロックを選択するアド
レス情報（以後艇内切替ブロックアドレス情報と呼称す
る）３ビツトを信号線２０８を介して照合回路２０６と
２０７に入力する。

照合回路２０６．２０７でシステムが発生した艇内切替
ブロックアドレス情報と読み取りデータレジスタからの
欠陥ブロックアドレス情報を照合する。

第１欠陥切替ブロツクフイールドＢ−１に該当する照合
回路２０６で照合が一致した場合には、信号線２０９を
１″に付勢し、第２欠陥切替ブロツクフイールドＢ−２
に該当する照合回路２０７で照合が一致した場合は信号
線２１０をｌ″に付勢する。

信号線２１０はＡＮＤゲート２１１に入力され、一方信
号線２０９は反転回路２１２に入力され、その出力は信
号線２１３を介してＡＮＤゲート２１１に入力される。

したがってＡＮＤゲート２１１の出力線２１４は、照合
回路２０６で照合が一致せず、照合回路２０７で一致し
た場合のみ１″に付勢される。

１つの組に１個の欠陥切替ブロックが存在する場合には
、第１．第２欠陥切替ブ田ツクフイールドの双方にその
欠陥切替ブロックの艇内切替ブロックアドレス情報を格
納しておく。

すなわちこの場合、第１欠陥切替ブロツクフイールドＢ
−１と第２欠陥切替ブロツクフイールドＢ−１との内容
は一致している。

したがってシステムが発生したアドレス情報によって指
定された切替ブロックが当該組の中で唯一の欠陥切替ブ
ロックである場合は信号線２０９、信号線２１０が°゛
１゛に、信号線２１４は”０″に付勢される。

１つの組に２個の欠陥切替ブロックが存在する場合、第
１欠陥切替ブロツクフイールドＢ−１および第２欠陥切
替ブロツクフイールドＢ−２にそれぞれの欠陥切替ブロ
ックの艇内切替ブロックアドレス情報を格納しておく。

したがってシステムが発生したアドレス情報によって指
定される切替ブロックが欠陥の場合、第１欠陥切替ブロ
ツクフイールドＢ−１に該当する照合回路２０６か第２
欠陥切替ブロツクフイールドに該当する照合回路２０７
のいずれか一方においてのみ照合が一致し、信号線２０
９か信号線２１０かのいずれか一方が１＋ １ ｔｌに
付勢され、他方はＯ″となる。

このため照合回路２０６で照合が一致した場合は、信号
線２０９が′１″に、信号線２１０がＯ″になり、信号
線２１４がＯ″に付勢される。

一方照合回路２０７で照合が一致した場合は、信号線２
０９がＯ′′に信号線２１０が１″になり、信号線２１
４が１′′に付勢される。

なお信号線２１４により送られる信号は、後述する選択
ゲート回路２３２の制御信号である。

デコード回路からの出力信号線２０４，２０５および照
合回路からの出力信号線２０９，２１０はＯＲゲ゛−１
２１５に入力され、さらにその出力は反転回路２１６に
入力される。

反転回路２１６の出力信号線２１７は、読取りデータレ
ジスタ２０２の欠陥モード表示フィールドＡに当る２ビ
ツトの情報が’ ０１ ”でかつ信号線２０９，２１０
がともに０″に付勢されている時Ｉ＋ １ ＄１に付勢
される。

信号線２０４と信号線２１７はＯＲアゲ−２１８に入力
され、どちらか一方の信号線が？ｌ Ｉ Ｉ＋に付勢さ
れている時出力信号線２１９を１″に付勢する。

システムが発生した組アドレス情報の信号線２００と読
み取りデータレジスタの切替先の冗長ユニットの組アド
レス情報を出力する信号線２２０は切替ゲート回路２２
１に入力され、信号線２１９の信号を制御信号として、
信号線２１９が１″に付勢されている場合は、信号線２
００の組アドレス情報を、また信号線２１９がＯ′′に
付勢されている場合は、信号線２２０の組アドレス情報
をその出力信号線２２２に出力する。

すなわち当該切替表示子に該当する基本ユニット系の組
に欠陥切替ブロックが存在しない場合および基本ユニッ
ト系の組に欠陥切替ブロックの数が１個以上２個以下で
その時のシステムが発生した艇内切替ブロックアドレス
情報と欠陥切替ブロックアドレス表示フィールドに格納
されているアドレス情報の照合が不一致である場合は、
システムの発生した組アドレス情報をそのまま基本ユニ
ット系の組アドレス情報として信号線２２２に出力する
。

一方、基本ユニット系の組に欠陥切替ブロックが３個以
上ある場合および欠陥切替ブロックが１個以上２個以下
でその時のシステムから発生された艇内切替ブロックア
ドレス情報と欠陥切替ブロックアドレス表示フィールド
Ｂに格納されているアドレス情報の照合が一致した場合
は、読み取りデータレジスタに読み出された切替表示子
の切替先ブロックアドレス表示フィールドＣの組アドレ
ス情報を冗長ユニットの組アドレスとして信号線２２２
に出力する。

なお第５図の実施例のように基本ユニットと冗長ユニッ
トの個数が異なる場合、信号線２００と信号線２２０の
ビット数が異なる。

この場合、切替ゲート回路２２１の出力信号線２２２の
ビット数は信号線２００と２２０のうち多い方のビット
数（ｎｌ）に合わせ、少ないビット数（ｎ２）の信号線
のアドレス情報を出力する時には、信号線２２２の内、
（ｎｌ−ｎ２）本の信号線は°゛Ｏ″に付勢される。

信号線２０４．２０５および２１７はＯＲゲート２２３
に入力され、３本の信号線のうちどれか１本が゛°１パ
に付勢されている時、出力信号線２２４を１″に付勢す
る。

システムの発生した艇内切替ブロックアドレス情報の信
号線２０８と信号線２２５は切替ゲート回路２２６に入
力され、信号線２２４の信号を制御信号として信号線２
２４が１″に付勢されている場合は信号線２０８の艇内
切替ブロックアドレス情報を、また信号線２２４が′Ｏ
″に付勢されている場合は、信号線２２５のアドレス情
報を信号線２２７に出力する。

信号線２２５のアドレス情報は読み取りデータレジスタ
に設定されている切替表示子の切替先ブロックアドレス
表示フィールドに格納されている艇内切替ブロックアド
レス情報をもとにして生成された冗長ユニットの艇内切
替ブロックアドレス情報であり、次のようにして生成さ
れる。

読み取りデータレジスタ２０２の組内切替ブロックアド
レスフィールドからの出力信号線２２８はアドレス演算
回路２２９および選択ゲート回路２３０に入力される。

アドレス演算回路２２９は信号線２２８によって入力さ
れるアドレス情報Ｍに対して次式に示す演算を施し、新
たな切替ブロックアドレス情報Ｍを出力線２３１に出力
する回路である。

Ｍ△Ｐ＝Ｍ’ （３）ただし△は
演算記号、Ｐはあらかじめ定められた２進情報を示す。

Ｐおよび△で示される演算は次の２条件を満足する範囲
で適当に選択される。

ここで２条件とはＭとばのビット数が等しくなること（
第５図の実施例では艇内の切替ブロック数は８であるか
ら３ビツト）およびＭと絆が等しくないことである。

例えばＰを” ＯＯ１”に設定し、△を排他的論理和に
とると信号線２２８を介して入力されたアドレス情報Ｍ
が１０１”の場合、出力のアドレス情報Ｍ′はｉ ｏ
ｏ ”となる。

この場合、アドレス情報Ｍの右端の１ビツト情報を反転
することで実現でき、論理演算のための回路は簡単なも
のである。

またＰを０１０ ”に設定し△を２を法とする加法にと
ればアドレス情報Ｍが”１０１”の場合、出力のアドレ
ス情報Ｍ′は’１１１”となる。

切替表示子の組内切替ブロックアドレスフィールドＣ−
２に格納されている情報は欠陥切替ブロックアドレス表
示フィールドＢの第１欠陥切替ブロツクフイールドＢ−
１に格納されている欠陥切替ブロックの切替先に当る冗
長ユニットの艇内切替ブロックアドレス情報である。

一方第２欠陥切替ブ吊ツクフィールドＢ−２に格納され
ている第２の欠陥切替ブロックの切替先に当る組内切替
ブロックアドレスは上記（３）式で表わされる演算をア
ドレス演算回路で施すことによって生成される。

このアドレス情報Ｍを選択して出力するか、アドレス情
報Ｖを選択して出力するかは、信号線２２８を入力とす
る選択ゲート回路２３０と信号線２３１を入力とする選
択ゲート回路２３２によって行なわれる。

すなわち信号線２０９が１″に付勢された場合は、第１
欠陥切替ブロツクフイールドＢ−１に該当する切替ブロ
ックが欠陥であると判断され、アドレス情報Ｍが信号線
２２５に出力され、信号線２１４が１″に付勢された場
合は第２欠陥切替ブロツクフイールドＢ−２に該当する
切替ブロックが欠陥であると判断され、アドレス情報ば
か信号線２２５に出力される。

以上の説明から明らかなように、当該する組に欠陥切替
ブロックの無い場合は、システムの発生した組アドレス
情報、艇内切替ブロックアドレス情報がそのまま出力さ
れ基本ユニットを選択するアドレス情報を発生する。

また当該する組に３個以上の欠陥ブロックが存在して組
を単位として切替える場合は切替表示子の切替先ブロッ
クアドレス表示フィールドＣの組アドレス情報（（Ｃ−
１）に格納）を出力し、組内切替ブ爾ツクアドレス情報
としてシステムが発生した艇内切替ブロックアドレス情
報を出力することにより冗長ユニットを選択するアドレ
ス情報を発生する。

当該する組に２個以下の欠陥切替ブロックが存在する場
合は、システムが発生した艇内切替ブロックアドレス情
報と欠陥切替ブロックアドレス表示フィールドＢに格納
されているアドレス情報の照合が一致するか不一致であ
るかによって発生するアドレス情報が異なる。

すなわち照合が不一致の場合は、システムが発生した組
アドレス情報、艇内切替ブロックアドレス情報がそのま
ま出力される。

すなわち切替えは行なわれない。

照合が一致の場合は切替先ブロックアドレス表示フィー
ルドＣの組アドレス情報が出力される。

また組内切替ブ冶ツクアドレス情報としては、欠陥切替
ブロックアドレス表示フィールドの第１欠陥切替ブロッ
クアドレス表示フィールドＢ−１に格納されたアドレス
情報とシステムの発生した艇内切替ブロックアドレス情
報の照合が一致した場合は、切替先ブロックアドレス表
示フィールドの艇内切替ブロックアドレス情報をそのま
ま出力する。

一方策２欠陥切替ブロックアドレス表示フィールドＢ−
２に格納されたアドレス情報とシステムの発生した艇内
切替ブロックアドレス情報の照合が一致した場合は、切
替先ブロックアドレス表示フィールドの艇内切替ブロッ
クアドレス情報Ｍに対して（３）式にしたがってあらか
じめ定められた２進情報Ｐをもって演算△を施し出力す
る。

すなわち当該する組の中に２個以下の欠陥切替ブロック
が存在する場合、切替表示子の艇内切替ブロックアドレ
ス位置には、第１の欠陥切替ブロックに対する切替先と
して割当てられた冗長ユニットの艇内切替ブロックアド
レス情報を格納しておき、第２の欠陥切替ブ冶ツクに対
する切替先は、この第１の欠陥切替ブロックの切替先に
対して定められた論理演算を施すことにより定める。

したがって第２の欠陥切替ブロックの切替先は第１の欠
陥ブロックの切替先に対して一義的に定まる。

第７図に示す実施例ではｒ＝２の場合を示しているがｒ
を２よりさらに大きくした場合は、切替表示子の欠陥切
替ブロックアドレス表示フィールドＢのビット数を増加
し、第１欠陥切替ブロツクフイールドから第ｒ欠陥切替
ブロックフィールドのｒ個のフィールドを設ければ良い
。

この場合組の中の欠陥切替ブロックの数がｒ個より少な
い８個の場合は、第（Ｓ＋１）欠陥切替ブロックフィー
ルドから第ｒ欠陥切替ブロックフィールドには第Ｓ欠陥
切替ブロックフィールドの内容と等しい情報を格納する
ことによって第７図と類似の構成をとる。

このようにして第（Ｓ＋１）欠陥切替ブロックフィール
ドから第ｒ欠陥切替ブロックフィールドに該当する欠陥
切替ブロックの存在しないことを識別することができる
。

第８図はこのｒ個のフィールドを持つ場合においてｒ個
より少ない８個の欠陥切替ブロックしか存在しない場合
において、８個のフィールドのみが切替情報として有効
であることを識別するための他の実施例を示す。

この実施例ではｒ＝３の場合を例としており、各フィー
ルドのそれぞれに当該フィールドが切替情報として使用
されているか否かを表示するための有効表示ビット■を
１ビツト配しておき、この有効表示ビット■が１′′の
時のみ照合回路が動作し ＋４ Ｑ ＋９の場合は照合
回路の出力が不一致の条件になるよう動作させる。

これによってｒ個より少ない８個の欠陥切替ブロックし
か存在しない場合も正しく識別して切替動作を実行する
ことができる。

またｒ個のフィールドの内第１欠陥切替ブロックフィー
ルドに該当する照合回路で一致がとられた場合、ｌが１
の時には切替先ブロックアドレス表示フィールドの艇内
切替ブ爾ツクアドレス情報Ｍをそのまま出力し、ｌが１
以外の場合はｌにしたがってそれぞれ異なった２進情報
Ｐｅを設定し式（３）にしたがって演算△を施し、新た
なＶを生成して出力する。

また第７図の実施例では、第１の欠陥切替ブロックの切
替先と第２の欠陥切替ブロックの切替先は、ともに冗長
ユニットの同−組に属す切替ブロックに限定して艇内切
替ブ陥ツクアドレス情報に対して演算を施しているが、
組アドレスに対して演算を施すように構成すれば異なっ
た組に切替先を設定することもできる。

以上実施例を用いて、基本ユニットからの切替えを同−
記憶素子上の冗長ユニットに限定して説明したが、複数
の記憶素子で構成される記憶装置では他の記憶素子の冗
長ユニットへ切替えても良い。

また本発明の実施例では、複数の記憶ユニットを同一半
導体基板に設けた記憶素子を適用して説明したが、単一
の記憶ユニットで構成される記憶素子を複数個配夕１ル
て構成した記憶装置においても適用することができる。

以上説明したように本発明によれば、基本ユニットと冗
長ユニットをそれぞれ切替ブロックに分割し、さらに基
本ユニット系および冗長ユニット系のそれぞれにおいて
複数個の切替ブロックからなる組を構成し、基本ユニッ
ト系における組の中にあらかじめ定められた数より多く
の欠陥切替ブロックが存在する場合は、組を単位として
冗長ユニットの欠陥切替ブロックを含まない組に切替え
、欠陥切替ブロックの数があらかじめ定められた数似下
の場合は、冗長ユニットの欠陥のない切替ブロックに切
替ブロックを単位として切替える。

このため従来のセットアソシアティブによる切替方式と
比較して切替先の制限がすくなくなるので、欠陥救済能
力を向上させることが可能である。

また登録メモリの１語当りのビット数を少なくすること
ができ、照合回路の金物量を削減できる。

また本発明によれば、切替制御回路の構成として、基本
ユニット系の組対応に切替表示子を配し、切替表示子内
に欠陥切替フロックのアドレス情報と切替先のアドレス
情報の両方を格納しておく。

本発明の構成と特願昭５０−５８２０６号に提示されて
いる切替制御回路の構成を本発明に示した実施例をもと
に比較すると、切替表示子の集合体である登録メモリの
総記憶容量は、前者が１６語１４ビツトであるのに対し
て、後者で６４語−８ビツトであり、大幅に記憶容量を
減少できる。

さらに特願昭５０−５８２０６号に提示された方式では
、６４個の切替表示子全部と照合をとる必要があるのに
対して、本発明の方式では、唯一の切替表示子と照合を
とれば良いので、照合に要する時間を短縮でき、照合回
路の金物量を減少できる。

また特願昭５０−５８２０６号に提示された方式では、
照合の結果、一致のとられた切替表示子の位置、すなわ
ち登録メモリのいかなる語のいかなる切替表示子と一致
がとれたかを判断して、切替先のアドレス情報を生成す
る必要があり、アドレス情報の生成回路が複雑になるの
に対して、本発明の方式では、照合結果をもとにシステ
ムが発生したアドレス情報と切替表示子に格納された切
替先アドレス情報を２者択一的に選択する回路と切替表
示子に格納された切替先アドレス情報に簡単な論理演算
を施す回路があれば良く、アドレス情報の生成回路が簡
単になる。

また従来の基本ユニットの切替ブロック対応に切替表示
子を配した方式における登録メモリの総記憶容量は１２
８語−７ドツトであり、本発明の方式をとることにより
、登録メモリの総記憶容量を大幅に削減できる。

さらに本発明によれば、切替表示子の切替先ブロックア
ドレス表示フィールドに唯一の欠陥切替フロックフィー
ルドに対応する切替先のアドレス情報のみを格納して、
他の欠陥切替ブロックに対する切替先アドレス情報は、
切替先ブロックアドレス表示フィールドに格納されてい
るアドレス情報に対してあらかじめ定められた論理演算
を施して生成される。

このような構成をとることにより、切替先ブロックアド
レス表示フィールドに複数の欠陥切替ブロック対応にそ
れぞれの切替先アドレス情報を格納しておく方式と比較
して、切替表示子のビット幅を減少できる。

【図面の簡単な説明】

第１図はブロック切替方式を適用した時の記憶装置の例
、第２図はユニットをブロック分割した例、第３図はセ
ットアソシアティブ方式によるブロック切替の概略図で
ある。 第４図は本発明に係る切替ブロック構成の一実施例、第
５図は本発明に係る切替を表わす一実施例の概略図、第
６図は本発明に係る切替表示子のビット構成の一実施例
、第７図は本発明に係る切替制御回路の一実施例、第８
図は本発明に係る切替表示子のビット構成の他の実施例
を示す。 １・・・・・・アドレスレジスタ、２・・・・・・記憶
素子、３１〜３４・・・・・・基本ユニット、３５，３
６・・・・・・冗長ユニット、４，４′、４″・・・・
・・ユニット選択アドレス信号線、５，５′、５“、５
″・・・・・・ワード線選択アドレス信号線、６．６’
、６“、６“４・・・・・ビット線選択アドレス信号線
、７ 、７’・・・・・基本ユニット選択信号線、８，
８′・・・・・・冗長ユニット選択信号線、９・・・・
・・入力バッファ回路、１０・・・・・・切替制御回路
、１１・・・・・・データレジスタ、１２，１２’・・
・・・データ線、１３・・・・・・データ入出力回路、
１００．・・・・・・基本ユニットセルアレイ、１００
□・・・・・・冗長ユニットセルアレイ、１０１・・・
・・・ワード線、１０２・・・・・・ビット線、２００
・・・・・・組アドレス信号線、２０１・・・・・・登
録メモリ、２０２・・・・・・読み取りデータレジスタ
、２０３・・・・・・デコード回路、２０４．２０５・
・・・・・信号線、２０６，２０７・・・・・・照合回
路、２０８・・・・・・組内切替ブロックアドレス信号
線、２０９．２１０・・・・・・信号線、２１１・・・
・・・ＡＮＤゲート、２１２・・・・・・反転回路、２
１３，２１４・・・・・・信号線、２１５・・・・・・
ＯＲゲート、２１６・・・・・・反転回路、２１７・・
・・・・信号線、２１８・・・・・・ＯＲゲート、２１
９・・・・・・信号線、２２０・・・・・・切替先組ア
ドレス信号線、２２１・・・・・・切替ゲート回路、２
２２・・・・・・組アドレス信号線、２２３・・・・・
・ＯＲゲート、２２４・・・・・・信号線、２２５・・
・・・・アドレス信号線、２２６・・・・・・切替ゲー
ト回路、２２７・・・・・・組内切替ブロックアドレス
信号線、２２８・・・・・・切替先艇内切替ブロックア
ドレス信号線、２２９・・曲アドレス演算回路、２３０
・・・・・・選択ゲート回路、２３１・・・・・・信号
線、２３２・・・・・・選択ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 基本ユニットと冗長ユニットをそれぞれ複数個の切
   替ブロックに分割し、基本ユニットの欠陥を含む切替ブ
   ロックを、冗長ユニットの欠陥の無い切替ブ晒ツクに切
   替えて使用する記憶装置において、基本ユニット系およ
   び冗長ユニット系の切替ブロック群を、それぞれ複数の
   切替ブロックからなる組に分割し、基本ユニット系にお
   ける組の中にあらかじめ定められた数より多くの欠陥切
   替ブロックが存在する場合には、組を単位として冗長ユ
   ニットの欠陥切替ブロックを含まない組に切替え、欠陥
   切替ブロックの数があらかじめ定められた数基下の場合
   には、冗長ユニットの欠陥のない切替ブロックに切替ブ
   ロックを単位として切替えることを特徴とする記憶方式
   。 ２ 基本ユニット系の組対応に切替表示子を配し、切替
   表示子に当該組の中の欠陥切替ブロックのアドレス情報
   と切替先のアドレス情報との両方を格納しておくことを
   特徴とする特許請求の範囲第１項記載の記憶方式。 ３ 基本ユニット系の組に対応して配置される切替表示
   子において欠陥切替ブロックアドレス表示フィールドに
   、複数の欠陥切替ブロックのアドレス情報を格納するた
   めに、複数の欠陥切替ブロックフィールドを設け、その
   複数の欠陥切替ブロックフィールドの中から唯一の欠陥
   切替ブロックフィールドに対応する切替先のアドレス情
   報のみを切替先ブロックアドレス表示フィールドに格納
   し、当該欠陥切替ブロックフィールドに対応しない他の
   欠陥切替ブロックに対しては切替先ブロックアドレス表
   示フィールドに格納されでいるアドレス情報に対してあ
   らかじめ定められた論理演算を施すことによって切替先
   のアドレス情報を生成することを特徴とする特許請求の
   範囲第１項または第２項記載の記憶方式。 ４ 複数の欠陥切替ブロックフィールドを有す切替表示
   子においてこの欠陥切替ブロックフィールドの数よりも
   欠陥切替ブロックの数が少ない場合において、使用しな
   い欠陥切替ブロックフィールドに他の使用する欠陥切替
   ブロックフィールドの情報と等しい情報を格納し、欠陥
   切替ブロックを識別することを特徴とする特許請求の範
   囲第１項ないし第３項のいずれか記載の記憶方式。 ５ 複数の欠陥切替ブロックフィールドを有する切替表
   示子においてこの欠陥切替ブロックフィールドの各々に
   有効表示ビッロビットを配置し、その有効表示ビットに
   格納されている情報によって当該欠陥切替ブロックフィ
   ールドが使用されているか否かを識別することを特徴と
   する特許請求の範囲第１項ないし第４項のいずれか記載
   の記憶方式。