CN1218961A

CN1218961A - 检测存储器装置的方法

Info

Publication number: CN1218961A
Application number: CN98102863.2A
Authority: CN
Inventors: 张昌武
Original assignee: ECTS Co
Current assignee: ECTS Co
Priority date: 1997-10-08
Filing date: 1998-07-14
Publication date: 1999-06-09
Also published as: US5954831A; JPH11306794A

Abstract

一种用来检测存储器装置的方法,首先,将存储器装置切割成复数个区块,对切割后的其中一个存储器区块先使用一图案,实施完整的检测;接着,将该区块整个填写成‘1’,而其背景部分填写成‘0’;然后,将该区块行走整个存储器装置,以便快速地检测整个存储器装置;不仅大大缩短传统的存储器装置的检测技术的测试时间,也可完整地检验出地址解码器的正常与否的缺失;同时,本发明也找出使存储器装置检测时间达到最小的区块数。

Description

检测存储器装置的方法

本发明是有关于一种检测方法。特别地，是有关于一种检测存储器装置的方法。

半导体存储器的发展突飞猛进，其密度，即单片晶片的位数及亦为硅的单位面积的位数，急速增加。从早期70年代的1024位数至今日的64百万位数，以及128百万位数亦充斥于各角落。

检测存储器装置的技术渐渐受到重视，因为对于检测时下百万及数百万位的存储器晶片，检测时间确实相当重要。虽然存储器检测技术涵盖的主题很广，同时也有不少的检测方法被提出。然而，过去20年来，在检测时间方面的改进，并没有显著的突破。表1所列为用来检测存储器装置的传统检测的方法。

假设上述每一检测方法，其读写周期为10ns(10^-9秒)，且被检测为一N位的存储器。表1也摘述了各检测方法所需的检测时间的阶数(order)。

表1

由上表中可知，零-壹与西洋棋盘的检测方法称之为有N型态图案。行走壹/零检测方法为有N²型态图案。而对角线、进行行及进行列为有

型态图案。图2表示一大小为1024位的存储器装置，具有十个地址位。通常，一个存储器装置表为大小等于N位或是地址位的数目。例如，一大小为1024位存储器装置可表为十个地址位，或是N=2¹⁰，或是X=2⁵且Y=2⁵。亦即N=X*Y=(2⁵)*(2⁵)=2¹⁰。图1显示四种根据专统检测方法的N型态图案。其分别为全零、全一、西洋棋盘和西洋棋盘的互补。

有两种基本检测存储器装置的技术。一为存储基本单元检测，另一为地址解码器检测。N型态图案用为存储基本单元检测，更复杂的图案则用为地址解码器检测。使用复杂图案作为地址解码器检测的原因为，N型态图案是重复的图案，如图1所示。通过N型态图案检测的存储器装置并不意味着它的解码器功能正常。例如，在全零或全一的检测技术中，整个存储器装置的基本单元全部填写‘0’或‘1’。当我们扫描整个存储器装置的基本单元时，其输出非‘0’即‘1’，特别是对单一输入和输出，如图2所示的存储器装置。吾人无法得知其地址解码器是否对存储器的每一基本单元皆正常定址，因为该存储器装置仅有单一的输出脚(pin)，非‘0’即‘1’，没有足够的资讯来决定被地址解码器定址的是那一个存储器的基本单元。所以，这些检测方法都必须在地址解码器的功能正常的假设下运作，而使用较复杂的图案来作为地址解码器功能正常的检测。

第一个发展来检测地址解码器的图案是行走壹/零图案，如图3所示。图3显示穿过‘0’的栏位行走‘1’。行走‘1’图案的互补法为行走‘0’图案，该行走‘0’图案穿过‘1’的栏位行走‘0’。以下描述行走图案：

如图3a所示，除了地址0以外，将整个存储器的基本单元填写‘0’，而地址0填写‘1’，然后执行整个存储器的基本单元的一个存储器‘读’的运作。只有在地址0,‘1’会被读出，所有其他的地址，则读出‘0’。欲证明地址解码器在地址0解码正确，需要读存储器的基本单元N次。证明地址解码器在地址0解码正确后，地址0改填写成‘0’，而地址1改填写成‘1’，如图3b所示。然后执行整个存储器的基本单元的一个存储器‘读’的运作。这次只有在地址1,‘1’会被读出，所有其他的地址，则读出‘0’。欲检测地址解码器在两个地址解码正确，需要读存储器的基本单元2N次。为了能完整地检测存储器，‘1’必须从地址0行走到地址N。所以，需要读存储器的基本单元N²次，此种图案称之为N²图案。

当存储器的大小继续增加时，使用N²图案就太耗时。大多数的情况，将会超过一个小时。为了减短检测时间，於是发展出

型态图案。图4、图5和图6为

型态图案。图4为沿对角线滑行(sliding)图案。图5为进行行图案。图6为进行列图案。尽管是

型态图案，对大容量存储器而言，大多数的检测时间还是会超过一个小时。

甚且，传统的存储器检测方法也有一些明显的限制。例如，零一壹与西洋棋盘的检测方法有令人置疑的错误可侦测范畴。而西洋棋盘与对角线滑行检测方法应用时，必须知道整个存储器的每一个基本单元的地址。

综上所述，利用传统的存储器检测方法，(如零-壹与西洋棋盘的检测方法)，必须在地址解码器的功能正常的假设下运作。而，若想检测地址解码器，尽管是有型态图案的检测方法(如，沿对角线滑行、进行行和进行列的检测方法)，对多数大容量存储器而言，仍然非常耗时。

针对上述的传统检测方法的耗时与无法检测地址解码器的功能正常与否的缺失，本发明主要目的为，提出一种既快速又可完整检测地址解码器的功能的检测存储器装置的方法。在第一阶段时，先将存储器切割为复数个区块后，对某一区块使用一种有型态图案的检测方法。对地址解码器来说，可确保在区块内的地址解码是正确的。

接下来，整个该区块填写成‘1’，其背景部份填写成‘0’。然后，本发明将该区块行走整个存储器，藉以检测其余的地址解码也是正确的，以便完成此存储器检测程序。所以，地址解码器的所有错误可被检测并找出，同时，较前述传统的方法更能快速完成存储器检测程序。

本发明检测存储器装置的方法，该方法包含下列步骤：a)分割该存储器装置成复数个存储器容量较其为小的区块；b)从该复数个区块中选取一第一区块；c)对该第一区块使用一种检测图案来实施检测；d)该第一区块每一位填写成相同的值，而其它每一区块的每一位填写成该值的补数；及e)将该区块行走该整个存储器装置的其它每一区块，以检测该存储器装置；其中步骤(d)的该相同的值为‘1’；其中步骤(d)的该相同的值为‘0’；其中该存储器装置的容量大小为N位，且步骤(c)的检测图案为一型态图案；其中该存储器装置的容量大小为N位，且步骤(a)更包含一个步骤：选取近似於N**(1/5)的一个整数值m作为最佳化的区块数；其中步骤(a)的该复数个区块的数目为2的乘幕。

在本存储器检测方法中，本发明亦揭露最佳化的区块数m。使用该值，将存储器切割成适切的复数个区块，则存储器检测的时间可达至最小。

兹配合下列图式、详细说明以及专利申请范围，将上述及本发明的其他目的与优点详述于后，其中：

图1显示四种根据传统检测方法的N型态图案。

图2表示一大小为1024位的存储器装置，具有十个地址位。

图3a至图3e是行走零-壹检测图案。

图4a至图4e是沿对角线滑行检测图案。

图5a至图5e是进行行检测图案。

图6a至图6e是进行列检测图案。

图7为根据本发明将一存储器分割为复数个区块。

图8是一流程图，说明产生进行行检测图案(一个

型态图案的实施例)的步骤，该流程在本发明的第一阶段中被使用。

图9显示一整个区块填写成‘1’，而其背景填写成‘0’的存储器，该程序在本发明的第二阶段中被使用。

图10是一流程图，说明将图9的整个填写成‘1’的区块行走整个存储器，藉以检测其余的地址解码的步骤。

图11至图13是显示将图9的整个填写成‘1’的区块行走整个存储器，藉以检测其余的地址解码的检测图案。

图14显示一函数图形，横轴表示被切割的区块数，纵轴为根据本发明检测整个存储器的所需的运算数，用来说明所需的运算数与区块数之间的关系和特性。

假设N为一存储器容量的位数，m为被分割的存储器的区块的区块数。以下将参照图式将本发明的技术内容及较佳实施例描述于后。为容易说明起见，将分成A、B及C三部份解说。

A部份

首先，根据本发明，将存储器分割为复数个区块，如图7所示(最佳的分割的区块数m将揭露于C部份)。然后在一区块使用一

型态图案来检测。参照图示，图8为一流程图，说明产生进行行检测图案(一个

型态图案的实施例)的步骤。如图8中所示，一行指标j于启始时设定为1(步骤801)，然后，整个第j行填写成‘1’，所有其余的行填写成‘0’(步骤802)。接着读出该区块的所有存储器的基本单元(步骤803)。根据进行行检测方法，将整个填写成‘1’的行行走整个区块。所以，在检查第j行是否为该区块的最后一行(步骤804)后，假如不是，则将行指标j加1(步骤806)，然后返回至步骤802。否则的话，该填写成‘1’的行已行走整个区块，且该区块的检测就告完成(步骤805)。在本阶段中，因为使用一

型态图案来检测该区块，所以需要(N/m)

个读运算来检测该区块。图6a至图6e为进行列检测的图案。如这些图所示，在第K循环时，该区块中只有第k行填写成‘1’，所有其余的行填写成‘0’。

B部份

其次，整个区块填写成‘1’，其背景填写成‘0’，如图9所示。然后，本发明将整个填写成‘1’的区块行走整个存储器，藉以检测其余的地址解码也是正确的，以便完成此存储器检测程序。详细步骤描述于图10的流程图。在图11、图12及图13中，可看到整个填写成‘1’的区块皆被填写成‘0’的区块所包围。

回看图10的流程图，一区块指标Ⅰ于启始时设定为1(步骤1001)，然后，整个第i区块填写成‘1’，所有其余的区块填写成‘0’(步骤1002)。接着读出所有存储器的基本单元(步骤1003)。根据本发明的检测方法，将整个填写成‘1’的区块行走整个存储器。所以，在检查第i区块是否为该存储器的最后一区块(步骤1004)后，假如不是，则将区块指标i加1(步骤1005)，然后返回至步骤1002。否则的话，该填写成‘1’的区块已行走整个存储器，且整个存储器的检测就告完成(步骤1006)。在本阶段中，因为图9的区块行走m次，所以需要Nm个读运算来检测。

结合本发明的A与B部份，吾人可以看出，整个存储器的检测须时t，而t可以表为t=(N/m)

+Nm个时间单位。检查此方程式，假如m=1(亦即，整个存储器没有被切割的情形)，则检测时间为N^3/2个时间单位。假如m=N(亦即，存储器的每个区块仅含一位的情形)，则检测时间为N²个时间单位。图14的图示，用来说明所需的运算数与被分割的区块数之间的关系和特性。其中，横轴表示被切割的区块数，纵轴为根据本发明检测整个存储器的所需的运算数。

C部份

为决定最短的检测时间所对应的一区块的容量大小，将令检测时间t方程式t=(N/m)

+Nm对m微分的导函数为0，则吾人可得(-3/2)[N^3/2][m^-5/2]+N=0。所以m=(9*N/4)^1/5，且可取N^1/5

为m的一近似值。将被分割的区块数m和存储器的容量大小N分别表为2的次幕，亦即m=2^b和N=2^a，且a与b之间的关系为，b是大于等于a/5的最小正整数。

为检验并比较传统与本发明技术的存储器检测时间，吾人使用一个四百万(亦即N=4*2²⁰=2²²)位深的存储器装置为例，并解说如下：

(1)利用一个传统的型态图案的检测方法，其检测时间为本例即为2³³个时间单位。

(2)利用本发明的检测方法，则a=22且b为大於等於22/5的最小正整数5。故本例的检测时间为

(2²²/2⁵)^3/2+(2⁵)(2²²)个时间单位，即2^25.5+2²⁷个时间单位。

(3)比较(1)与(2)，得知利用本发明的检测方法，其检测时间可减短至传统的型态图案的检测方法的(2^25.5+2²⁷)/(2³³)，亦即约为1/50。

由上可看出，本发明的检测方法较之传统的

型态图案的检测方法，其检测时间可减短约50倍。吾人尚可使用不同的b值，例如4(小于5者)和6(大于5者)，来检验存储器检测时间。假如b等于4，则其检测时间为(2²²/=2⁴)^3/2+(2⁴)(2²²)，即2²⁷+2²⁶个时间单位。假如b等于6，则其检测时间为(2²²/2⁶)^3/2+(2⁶)(2²²)个时间单位，即2²⁴+2²⁸个时间单位。所以也证明了上例中，当b等于5时，所得的检测时间为最短。

以下将证明本发明的技术可检测存储器基本阵列和在读或写逻辑里所有的固守错误(stuck-at fault,SAFs)，以及地址解码器里的所有错误。SAF意指一个固守的存储器基本或一条存储线的逻辑值始终为‘1’或‘0’。

存储器基本阵列：根据本发明，对每一存储器基本单元，‘1’和‘0’的值都曾被写入和确认。因而可保证对每一存储器基本单元，都可使用读与写的运算。所以，可检测存储器基本阵列里所有的固守错误。

读或写逻辑：在读或写逻辑里的SAF会使位的位置将永远固守在某一逻辑水平。根据本发明，因为‘1’和‘0’的值都曾被写入和读出，所以，可检测读或写逻辑里所有的固守错误。

地址解码器：一个地址解码器可能发生下列四种地址解码器错误：(a)第一种错误为，某一个地址无法存取到任何一个基本单元。(b)第二个错误为，没有任何一个地址可以让一个基本单元在该地址被存取到。或者说，有某一基本单元，没有任何一个地址可以存取得到它。(c)第三种错误为，某一个地址同时存取多个基本单元。(d)第四种错误为，多个地址可以同时存取某一个基本单元。因为有同样多的地址，上述任何一种错误，皆无法单独存在。下列错误A到D为上述四种地址错误的组合。当第一种错误发生时，第二种或第三种错误也一定会发生。。第二种错误发生时，至少第一种或第四种错误会发生。第三种错误发生时，至少会发生第一种或第四种错误。第四种错误发生时，第二种或第三种错误才会发生。错误A为比照第一种和第三种错误的组合。错误B为第一种和第三种错误的组合。错误C为第一种和第四种错误的组合。错误D为第三种和第四种错误的组合。在本发明的第一及第二个阶段里，所有的地址错误，错误A,B,C及D皆被侦测并找出。因为，符合两个情况的需求(情况1：从基本单元0读出值X，然后在基本单元0写入值X的补数…，从基本单元n-1读出值X，然后在基本单元n-1写入值X的补数。情况2：从基本单元n-1读出值X的捕数，然后在基本单元n-1写入值X，从基本单元n-2读出值X的捕数，然后在基本单元n-2写入值X…，从基本单元O读出X的捕数，然后在基本单元O写入值X。并且本发明的技术确保对每个基本单元都可执行读与写运算，同时该基本单元不会被固守住。

甚且，本发明侦测所有的地址解码器的错误与固守错误时，并不需要藉助下列技术是已知的假设：当读出多个基本时，是否该存储器装置会回送“且”(AND)或者是“或”(OR)功能。回顾使用传统存储器的检测方法，可以看出，本发明的检测技术仅耗用了(N/m) +mN个运算，但是较之传统的检测方法有诸多更好的检测功能。

以上是本发明的较佳实施例的图示、详细说明以及与习知技术的检验数据的比较。唯，以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围。即大凡依本发明申请专利范围所作的均等变化与修饰，皆应仍属本发明专利涵盖的范围内。

Claims

1．一种检测存储器装置的方法，该存储器装置被安排成行与列的形式，其特征在于，该方法包含下列步骤：

a)分割该存储器装置成复数个存储器容量较其为小的区块；

b)从该复数个区块中选取一第一区块；

c)对该第一区块使用一种检测图案来实施检测；

d)该第一区块每一位填写成相同的值，而其它每一区块的每一位填写成该值的补数；及

e)将该区块行走该整个存储器装置的其它每一区块，以检测该存储器装置。

2．如权利要求1所述的检测存储器装置的方法，其特征在于，其中步骤(d)的该相同的值为‘1’。

3．如权利要求1所述的检测存储器装置的方法，其特征在于，其中步骤(d)的该相同的值为‘0’。

4．如权利要求1所述的检测存储器装置的方法，其特征在于，其中该存储器装置的容量大小为N位，且步骤(c)的检测图案为一

型态图案。

5．如权利要求1所述的检测存储器装置的方法，其特征在于，其中该存储器装置的容量大小为N位，且步骤(a)更包含一个步骤：

选取近似於N**(1/5)的一个整数值m作为最佳化的区块数。

6．如权利要求1所述的检测存储器装置的方法，其特征在于，其中步骤(a)的该复数个区块的数目为2的乘幕。