JPH09507949A - 内容アドレス記憶装置 - Google Patents

Abstract

(57)【要約】 本発明は、複数の論理メモリ・アレイＤｉを有する内容アドレス記憶装置（ＣＡＭ）に関する。論理メモリ・アレイＤｉを、複数のブロックＤｉｊに論理的に振り分ける。ブロックＤｉｊを物理的にメモリ・アレイＤｉ'に配置構成し、チップ面上に集積する。これによって各メモリ・アレイＤｉ'は論理メモリ・アレイＤｉの１つのブロックＤｉｊを有する。このようにして、ＣＡＭの寄生容量を最小化することができる。

Description

【発明の詳細な説明】 内容アドレス記憶装置 本発明は、請求項１の一般概念による内容アドレス記憶装置（ＣＡＭ）に関す る。 内容アドレス記憶装置（以下ＣＡＭと略称する）は、電子回路、特にコンピュ ータ・システムにおける現況技術で多く応用されている。典型的なメモリ・モジ ュールとは異なり、ＣＡＭのメモリ・セルのアドレス指定はそのアドレスを使用 しては行われない。その代わりに、アドレスではなくＣＡＭ内の記憶場所の可能 な内容を表すデータ・ワードをＣＡＭに入力する。入力されたデータ・ワードが 記憶されている記憶場所がＣＡＭ内にある場合、ＣＡＭは対応する信号を送る。 ＣＡＭの様々な実施態様とそれらの応用例は、以下の資料に記載されている。 TDB Vol.37，No.6B，June 1994，pp.347-348 TDB Vol.37，No.4B，April 1994，pp.125-128 TDB No.1，January 1993，pp.200-202 TDB No.4a，September 1991，pp.154-157 TDB No.10B，March 1991，pp.164-168 TDB December 1988，pp.254-257 TDB March 1984，pp.5364-5366 TDB March 1973，pp.3002-3004 TDB December 1973，pp.2217-2219 TDB August 1974，pp.882-883 TDB September 1974，pp.1058-1059 TDB October 1981，pp.2601-2603 TDB August 1989，pp.478-479 TDB March 1989，pp.461-466 したがって、本発明の目的は、改良されたＣＡＭを製作することである。特に 、本発明の目的は、アクセス時間が短縮されたＣＡＭを提供することである。 本発明の目的は、請求項１の特徴記載部分の特徴によって達成される。それに よると、ＣＡＭの論理メモリ・アレイはチップ面上で集積されているためＣＡＭ の物理メモリ・アレイと同じではない。そうではなく、論理メモリ・アレイは複 数のブロックに振り分けられている。論理メモリ・アレイの各ブロックは、それ に対応する他のメモリ・アレイのブロックと共に、物理メモリ・アレイ内に組み 込まれている。これにより、ＣＡＭの信号接続の線路長だけでなく、ＣＡＭの内 部信号線の線路長も最小化され、その結果、処理速度が向上する。 本発明の実施例を図面に示し、以下に詳細に説明する。 第１図は、現況技術によるＣＡＭを示す図である。 第２図は、本発明によるＣＡＭを示す概略図である。 第３図は、本発明によるＣＡＭの２つの論理ブロックから成るメモリ・アレイ を示す図である。 第４図は、メモリ・セルの回路とそれに属する信号線を示す図である。 第５図は、２本の突合わせ線の論理接続を示す図である。 第６図は、それぞれ３ブロックに分割された３つの論理メモリ・アレイを有す る本発明によるＣＡＭの論理メモリ・アレイと物理メモリ・アレイを示す略図で ある。 第１図に示す現況技術で周知のＣＡＭは、２つのメモリ・アレイＤ０とＤ１に 分かれている。メモリ・アレイＤ０とＤ１は本質的に同じである。メモリ・アレ イＤ０およびＤ１はそれぞれ１２８個の記憶場所を有し、各記憶場所には２４ビ ット長のデータ・ワードを記憶することができる。メモリ・アレイＤ０およびＤ １はそれぞれ入力線Ｂ０〜Ｂ２３と電気的に結合されている。入力線Ｂ０〜Ｂ２ ３は、２４ビットのワード長を持つ書込みデータを転送するために使用される。 さらに、メモリ・アレイＤ０は信号入力線ＷＲＩＴＥ１を有し、メモリ・アレイ Ｄ１は信号入力線ＷＲＩＴＥ３を有する。入力線Ｂ０〜Ｂ２３を介してＣＡＭに 転送されるデータ・ワードがＣＡＭに書き込まれた場合、信号入力線ＷＲＩＴＥ １とＷＲＩＴＥ３はそのデータ・ワードをメモリ・アレイＤ０とＤ１のどちらに 記憶すべきかを判断する機能を果たす。 メモリ・アレイＤ０およびＤ１はそれぞれ比較線ＣＤ０〜ＣＤ２３と電気的に 結合されている。比較線ＣＤ０〜ＣＤ２ ３を介して２４ビット幅のデータ・ワードをＣＡＭに転送することができる。比 較線ＣＤ０〜ＣＤ２３によってＣＡＭに転送されたデータ・ワードは、前にＣＡ Ｍに書き込まれたデータ・ワードと比較される。記憶データ・ワードの２４ビッ トすべてが比較ワードと一致する場合、ＣＡＭは一致信号を生成する。したがっ て、一致信号は線ＣＤ０〜ＣＤ２３を介して転送された比較ワードが比較処理の 前にすでにＣＡＭにデータ・ワードとして記憶されていることを示す。一致信号 は、ＣＡＭに属する読取り／書込みメモリＥ０またはＥ１のうちの一方に記憶さ れる。比較ワードと一致するデータ・ワードがメモリ・アレイＤ０にある場合、 一致信号は読取り／書込みメモリＥ０に記憶され、そうでない場合はメモリ・ア レイＤ１に属する読取り／書込みメモリＥ１に記憶される。これによって、読取 り／書込みメモリＥ０またはＥ１内の一致信号のメモリ・アドレスは、そのデー タ・ワードが比較ワードと一致するメモリ・アレイＤ０またはＤ１内の記憶場所 のアドレスを表す。読取り／書込みメモリＥ０およびＥ１は、比較の結果を評価 するためにそれぞれの出力線Ｏｕｔ０またはＯｕｔ１から読み出すことができる 。第１図では、メモリ・アレイＤ０およびＤ１の個々の記憶場所をそれぞれに対 応するワード線によって示している。 第１図に示す現況技術で周知の回路では、メモリ・アレイＤ０およびＤ１を入 力線Ｂ０〜Ｂ２３および比較線ＣＤ０〜ＣＤ２３と結合するために、それらの線 をそれぞれメモリ・ アレイＤ０とメモリ・アレイＤ１に並列に通さなければならないことが欠点であ ることがわかっている。それに対応するそれぞれの２４本の線の分岐によって、 入力線および比較線に必要な総線路長が長くなる。それによって、回路パフォー マンスに基づいて、ＣＡＭのアクセス速度が制限される。 さらに、第１図の回路は、メモリ・アレイＤ０をその読取り／書込みメモリＥ ０に、またはメモリ・アレイＤ１をその読取り／書込みメモリＥ１に結合する突 合わせ線をそれぞれメモリ・アレイＤ０またはＤ１の全幅にわたって通さなけれ ばならない点で不利であることがわかっている。その結果による回路パフォーマ ンスによっても、処理速度が制限される。 これらの欠点は、第２図に図示する本発明によるＣＡＭによって改善される。 第２図に図示するＣＡＭは、メモリ・アレイＤ０'およびＤ１'から成る。メモリ ・アレイＤ０'は、２つのブロックＤ００とＤ１０を含む。ブロックＤ００は第 １図のメモリ・アレイＤ０のビット位置０〜１１に対応する。それに対してブロ ックＤ１０は第１図のメモリ・アレイＤ１のビット位置０〜１１に対応する。メ モリ・アレイＤ１'はブロックＤ０１およびＤ１１を含み、それぞれ第１図のメ モリ・アレイＤ０またはＤ１のビット位置１２〜２３に対応する。 したがって、２４ビット幅の記憶場所、たとえば第１図のメモリ・アレイＤ０ は、第２図のＣＡＭでは２つに分かれている。ビット位置０〜１１はブロックＤ ００に実装され、ビット位置１２〜２３はブロックＤ０１に実装されており、そ れそれ異なるメモリ・アレイＤ０'とＤ１'に属する。 メモリ・アレイＤ０'およびＤ１'はそれぞれ、ビット線ドライバおよび書込み ヘッドＳ０'またはＳ１'を介して入力線Ｂ０〜Ｂ１１および比較線ＣＤ０〜ＣＤ １または入力線Ｂ１２〜Ｂ２３および比較線ＣＤ１２〜ＣＤ２３と電気的に結合 されている。メモリ・アレイＤ０'には読取り／書込みメモリ・ブロックＥ０'が 属し、メモリ・アレイＤ１'には読取り／書込みメモリ・ブロックＥ１'が属して いる。読取り／書込みメモリ・ブロックＥ０'およびＥ１'はそれぞれイネーブル 回路を有し、それによってブロックＤ０'またはＥ１'のうちの一方の読取り／書 込みセルに書込みを行うことができる。ブロックＤ００、Ｄ０１、Ｄ１０、およ びＤ１１はそれぞれ対応する突合わせ線ＭＡＴＣＨ００、ＭＡＴＣＨ０１、ＭＡ ＴＣＨ１０、およびＭＡＴＣＨ１１を介してイネーブル回路と結合されている。 それによって、ブロックＤ００、Ｄ０１、Ｄ１０、およびＤ１１のうちの１つの ブロックの１２ビット位置を有する各記憶場所は、別々の突合わせ線を有する。 比較ワードの対応するビット位置とブロックのうちの１つのビット位置とが一致 していると判断されると、対応する突合わせ線で一致を示す信号が発行される。 論理的に１つのメモリ・アレイを形成するが実際には異なるメモリ・アレイＤ０ 'およびＤ１'に配置構成されているブロックの突合わせ線が、それそれ読取り／ 書込みメモリ・ブロックのうちの１つの同じイネーブル回路への入力線として機 能する。したがって、ブ ロックＤ００およびＤ０１の突合わせ線ＭＡＴＣＨ００およびＭＡＴＣＨ０１は 、読取り／書込みメモリ・ブロックＥ０'の対応するイネーブル回路に接続され 、ブロックＤ１０およびＤ１１の突合わせ線ＭＡＴＣＨ１０およびＭＡＴＣＨ１ １は読取り／書込みメモリ・ブロックＥ１'の対応するイネーブル回路に接続さ れる。突合わせ線ＭＡＴＣＨ００とＭＡＴＣＨ０１、またはＭＡＴＣＨ１０とＭ ＡＴＣＨ１１は、イネーブル回路のＡＮＤ演算で論理的に結合される。突合わせ 線ＭＡＴＣＨ００とＭＡＴＣＨ０１、またはＭＡＴＣＨ１０とＭＡＴＣＨ１１の 両方がそれぞれ、マッチ線上の比較データの対応するビット位置がデータ・ワー ドのブロックに記憶されているビットに対応する場合にのみ、一致が判断された ブロック内の記憶場所について対応するイネーブル回路が起動される。その場合 、比較データと記憶データ・ワードとの一致の情報は、読取り／書込みブロック Ｅ０'またはＥ１'のいずれか一方のブロックの対応する読取り／書込みセルに書 き込まれる。この情報は、出力ドライバを介して読み取り／書込みブロックＥ０ 'またはＥ１'に結合されている出力線Ｏｕｔ０およびＯｕｔ１を介して読み出す ことができる。 したがって、第２図に図示する本発明によるＣＡＭは、ブロックＤ００および Ｄ０１またはブロックＤ１０およびＤ１１から成る２つの論理メモリ・アレイを 有する。ブロックＤ００およびＤ０１またはブロックＤ１０およびＤ１１によっ て形成されている論理メモリ・アレイは、第１図のメモリ・ アレイＤ０およびＤ１に対応する。論理的に関連づけられているブロックは、そ れにもかかわらずチップ面上で異なるメモリ・アレイＤ０'とＤ１'に互いに分離 して配置される。これには、第１図に図示するＣＡＭの場合のように２４本の入 力線と突合わせ線をそれぞれ２つのメモリ・アレイＤ０'とＤ１'のそれぞれまで 通す必要がないという利点がある。この場合は、それぞれビット位置０〜１１ま たは１２〜２３に対応する入力線Ｂ０〜Ｂ１１およびＣＤ０〜ＣＤ１１またはＢ １２〜Ｂ２３およびＣＤ１２〜ＣＤ２３を、対応するメモリ・アレイＤ０'およ びＤ１'まで通すだけでよい。これにより、リード線の総線路長とリード容量が 最小化される。その結果、本発明によるＣＡＭの処理速度は向上する。 これによるもう１つの利点は、第１図のＣＡＭのように突合わせ線をそれぞれ メモリ・アレイの全幅にわたって通さなくても済むようになることである。特に 、突合わせ線ＭＡＴＣＨ１０とＭＡＴＣＨ１１は、それぞれ１１ビット位置しか カバーしないため、現況技術のものと比較して短くなり、それに対応して読取り ／書込みメモリ・ブロックＥ１'までの必要線路長が短くなる。 第２図に図示するメモリ・アレイＤ０'の可能な実施態様を、第３図に略図で 示す。メモリ・アレイＤ０'は１２８個の記憶位置から成る。１２８個の記憶域 はそれぞれ２４個のメモリ・セルＺを有する。ブロックＤ００およびＤ１０は論 理的に、異なるメモリ・アレイＤ０またはＤ１に属し、メモリ・アレ イＤ０'内に実装される。メモリ・アレイＤ０'の記憶場所１は、ブロックＤ００ およびＤ１０のそれぞれの第１の記憶場所のビット位置０〜１１を記憶するため に使用される。同じことはメモリ・アレイＤ０'の残りの記憶場所にも同様に当 てはまる。ブロックＤ００またはＤ１０のメモリ・セルは、記憶場所内で交互に 配置されている。つまり、空間的にブロックＤ００のビット位置のためのメモリ ・セルＺの後にブロックＤ１０の同じビット位置のための対応するメモリ・セル Ｚが続く。その結果、メモリ・アレイＤ０'の記憶場所１の場合、たとえばブロ ックＤ００のビット０のメモリ・セルをＺ（Ｂ０，Ｄ００）で示すと、以下のよ うな一連のメモリ・セルとなる。 Z(B0)，D00；Z(B0)，D10；Z(B1)，D00；Z(B1)，D10； Z(B2)，D00；Z(B2)，D10；...；Z(B11)，D00； Z(B11)，D10 メモリ・アレイＤ０'の各列は、それに関連する比較線ＣＤのうちの１本に結 合されている。たとえば、メモリ・アレイＤ０'の列１には、ブロックＤ００の メモリ・セルＺ（Ｂ０）が含まれ、ブロックＤ００内のデータ・ワードの第１ビ ットの記憶のために使用される。したがって、列１は比較線ＣＤ０と電気的に結 合されている。メモリ・アレイＤ０'の列２は、ブロックＤ１０のデータ・ワー ドのそれぞれの第１ビットの 記憶のために使用され、同様に対応する比較線ＣＤ０に電気的に結合されている 。列１および列２がそれぞれデータ・ワードの第１ビットの記憶に使用されるた めと、この２つの列がメモリ・アレイＤ０'内で互いに直接隣接した位置にある ために、比較線ＣＤ０を単純な方式で構成することができ、この線をその端部で 列１と列２の両方に電気的に結合することができる。この電気的結合は第３図で 線結合１で示されている。残りの比較線ＣＤ１〜ＣＤ１１も相応じて単純な方式 で構成され、異なるブロックＤ００またはＤ１０内の同じビット位置の記憶に使 用される２つの隣接する列でそれぞれ結合されている。したがって、比較線ＣＤ の必要総線路長は、現況技術と比較して大幅に短縮される。 メモリ・アレイＤ０'は、２つの隣接する列、たとえば列１および列２のそれ ぞれについて、ビット線ドライバ、たとえばＳ０'を備える書込みヘッドを有す る。ビット線ドライバＳ０'を備える書込みヘッドは常に、異なるブロックＤ０ ０またはＤ１０内の同じビット位置の記憶のために使用されるメモリ・アレイＤ ０'の２つの隣接する列に属する。書込みヘッドとビット線ドライバＳ０'は、メ モリ・アレイＤ０'の信号入力線ＷＲＩＴＥ１およびＷＲＩＴＥ３と結合されて おり、これらの入力線は第１図の類似の信号入力線ＷＲＩＴＥ１およびＷＲＩＴ Ｅ３に対応する。さらに、各書込みヘッドＳ０'は対応する入力線Ｂと結合され ている。たとえば、書込みヘッドＳ０'１は、第１ビット位置の転送に使用され る入力線Ｂ０ と結合されており、同様に書き込みヘッドＳ０'２は第２ビット位置の入力線Ｂ １に結合されている。入力線Ｂ０〜Ｂ２３を介してＣＡＭにデータ・ワードが書 き込まれる場合、データワードの最初の１２ビットは入力線Ｂ０〜Ｂ１１を介し て、メモリ・アレイＤ０'の対応する書込みヘッドＳ０'１〜Ｓ０'１１に転送さ れる。コンピュータ・システムによって生成された入力信号ＷＲＩＴＥ１および ＷＲＩＴＥ３に応じて、入力線Ｂ０〜Ｂ１１上にあるデータがブロックＤ００ま たはブロックＤ１０に記憶される。この機能は、たとえば各書込みヘッドＳ０' 内の３ステート・トランジスタによって実現することができる。論理メモリ・ア レイＤ０およびＤ１をブロックＤ００およびＤ１０に分けることと、メモリ・ア レイＤ０'でのそれらの配置構成によって、比較線ＣＤ０〜ＣＤ１１のように、 入力線Ｂ０〜Ｂ１１をきわめて単純に構成することができ、それによって線路長 を短縮することができる。 第３図には図示されていないが、メモリ・アレイＤ１'はメモリ・アレイＤ０' と対応する構造であり、ブロックＤ０１およびＤ１１のビット位置１２〜２３が 設けられている点が異なる。その結果、比較線ＣＤ１２〜ＣＤ２３および入力線 Ｂ１２〜Ｂ２３の線路長がそれに応じて経済的になっている。 第４図に、本発明によるメモリ・セルＺ、たとえば第３図に示したメモリ・ア レイＤ０'のセルＺ（Ｂ０，Ｂ００）の構造を図示する。第４図に図示する実施 態様では、メモリ・セル自体は４個のトランジスタＴ１、Ｔ２、Ｔ３、およびＴ ４ から成るフリップフロップとして構成されている。このフリップフロップは、ト ランジスタＴ５およびＴ６と結合されている。トランジスタＴ５およびＴ６のベ ースは、ワード線ＷＬと結合されている。トランジスタＴ５のコネクタがビット 線ＢＬに結合され、トランジスタＴ６のコネクタが相補ビット線ＢＬＣに結合さ れている。現況技術で周知のように、４個のトランジスタＴ１、Ｔ２、Ｔ３、お よびＴ４から成るフリップフロップについては、ワード線ＷＬおよびビット線Ｂ Ｌとそれらの相補線の対応する制御によって説明することができる。 比較線ＣＤ、たとえば比較線ＣＤ０は、第３図のメモリ・セルＺのうちの１つ のメモリ・セルＺ（Ｂ０，Ｂ００）の場合と同様に、トランジスタＴ９の線端と 結合され、比較線ＣＤの相補線である線ＣＤＣはトランジスタＴ７の線端と結合 される。トランジスタＴ９のベースはトランジスタＴ３とＴ４の共通線端に結合 され、トランジスタＴ７のベースはフリップフロップのトランジスタＴ１とＴ２ の共通線端に結合されている。トランジスタＴ８とＴ１０はそれぞれ、トランジ スタＴ７とＴ９に並列にスイッチされる。トランジスタＴ８のベースはトランジ スタＴ１とＴ２のベースに結合され、トランジスタＴ１０のベースはフリップフ ロップのベースＴ３とＴ４に結合されている。トランジスタＴ１、Ｔ３、Ｔ８、 およびＴ１０の場合、トランジスタはノーマリ・オン型である。すなわち、ベー スの電位が０ボルトのときに導通状態で あるトランジスタである。第４図に示す残りのトランジスタは、ベースが０電位 のときに導通状態ではないノーマリ・オフ・トランジスタである。 トランジスタＴ７およびＴ９は線３を介して互いに結合されている。さらに線 ３は線２を介してトランジスタ１１のベースに結合されている。線ＣＤ上の比較 データ項目がメモリ・セルＺに記憶されているデータ項目と一致する場合、線３ 上の信号は論理０である。その逆に、比較線ＣＤ上のデータ項目がフリップフロ ップに記憶されているデータ項目と一致しない場合、線３上の信号は論理１であ る。線３の信号は線２を介してトランジスタＴ１１のベースに転送される。トラ ンジスタＴ１１の一方の端はＧＲＯＵＮＤに結合され、他方の端はＭＡＴＣＨ線 に結合されている。比較操作の前に、ＭＡＴＣＨ線を論理１にプリロードする。 比較データ項目がセルＺに記憶されているデータ項目と一致する場合、その結果 として線２上の信号レベルが論理０になり、トランジスタＴ１１は導通状態では なくなる。ブロックＤ００の記憶場所の各セルＺについて、さらにトランジスタ Ｔ１２、Ｔ１３、．．．がＭＡＴＣＨ線と結合されている。これによって、トラ ンジスタＴ１Ｌ、Ｔ１２、Ｔ１３、．．．が属する突合わせ回路４が実現される 。トランジスタＴ１２、Ｔ１３、．．．のベースはそれぞれ線２'または２''を 介して、それぞれのメモリ・セルＺの線３に対応する線に結合されている。比較 線ＣＤ０〜ＣＤ１１上の比較ワードの１２ビットがすべて、ブロッ クＤｊ（この例ではブロックＤ００）の記憶場所に記憶されているデータ・ワー ドの対応するビット位置０〜１１と一致する場合、その結果として突合わせ回路 ４のトランジスタの線２、２'、２''上の各信号が論理０になり、突合わせ回路 ４のいずれのトランジスタも導通状態にならない。ビット位置０〜１１のうちの １つについて比較データと記憶データの間に一致がない場合、その結果として突 合わせ回路４のトランジスタのうちの１つが導通状態になり、それに応じて突合 わせ線が論理０になって、比較ワードとデータ・ワードの間に一致が存在しない ことを示す。 したがって、メモリ・アレイＤ０'の各記憶場所についてそれそれ２つの突合 わせ回路４がある。具体的には、ブロックＤ００とＤ１０のそれぞれについて突 合わせ回路４がある。それに応じてブロックＤ００の突合わせ回路４はメモリ・ セルＺ（Ｂ０，Ｄ００）；Ｚ（Ｂ１，Ｄ００）；．．．Ｚ（Ｂ１１，Ｄ００）の 信号線入力２、２'、２''．．．を有する。各記憶場所には突合わせ線ＭＡＴＣ Ｈ００が対応して属し、これによっても比較ワードの最初の１２ビットがメモリ ・アレイＤ０'の記憶場所に記憶されているデータ・ワードの最初の１２ビット と一致していることが示される。これに対応する状況は、ブロックＤ１０の突合 わせ線ＭＡＴＣＨ１０にもその他の突合わせ線ＭＡＴＣＨ０１およびＭＡＴＣＨ １１にも当てはまる。 第５図に、ブロックＤ００およびＤ０１の突合わせ線ＭＡ ＴＣＨ００およびＭＡＴＣＨ０１の例を使用して論理結合を図示する（第２図と 比較されたい）。比較ワードのビット位置０〜１１およびビット位置１２〜２３ が記憶データ・ワードの対応するビット位置と一致する場合、対応する記憶場所 の突合わせ線ＭＡＴＣＨ００および突合わせ線ＭＡＴＣＨ０１は論理１電位であ る。突合わせ線ＭＡＴＣＨ００はトランジスタＴ１４のベースに接続され、突合 わせ線ＭＡＴＣＨ０１はトランジスタＴ１５のベースに接続されている。トラン ジスタＴ１４とＴ１５は互いに接続されている。トランジスタＴ１５はさらにト ランジスタＴ１６と結合され、トランジスタＴ１４はノーマリ・オン・トランジ スタＴ１８と結合されている。トランジスタＴ１６とＴ１８のベースはイネーブ ル信号線ＥＮＡＢＬＥと結合されている。ＥＮＡＢＬＥ信号が論理１のとき、Ｍ ＡＴＣＨ００とＭＡＴＣＨ０１信号はトランジスタＴ１４とＴ１５を介してＡＮ Ｄ演算で論理接続される。トランジスタＴ１４とＴ１５は両方とも、両方の突合 わせ線ＭＡＴＣＨ００とＭＡＴＣＨ０１が論理１電位のときにのみ導通状態にな り、そのため地点ＰＸの電位が０になる。その結果、地点ＰＹ、すなわちインバ ータＩの出力の電位が論理１になり、そのためトランジスタＴ１７が導通状態に なる。したがって、それに対応する情報がフリップフロップ１８に書き込まれる 。フリップフロップ１８は読取り／書込みメモリ・ブロックＥ０'の読取り／書 込みセルである。イネーブル回路と、突合わせ線の論理ＡＮＤ演算と、メモリ・ ブロ ックＥ０'の読取り／書込みセルとから成る第５図に図示する回路は、ＣＡＭの １２８個の記憶場所のそれぞれについて実現される。読取り／書込みメモリ・ブ ロックＥ０'は、読取り／書込みセルの合計によって実現される。読取り／書込 みメモリ・ブロックＥ１'についても同様である。比較処理の完了後、比較デー タが該当する記憶場所の記憶データと一致するという情報がＣＡＭの記憶場所の うちの１つの記憶場所のフリップフロップ１８の１つに記憶されているかどうか を確認するために、読取り／書込みメモリ・ブロックＥ０'およびＥ１'を読み出 すことができる。この情報が読取り／書込みメモリ・ブロックＥ０'に記憶され ている場合は、対応するデータ・ワードが論理メモリ・アレイＤ０、すなわちメ モリ・アレイＤ０'のブロックＤ００とメモリ・アレイＤ１'のブロックＤ０１に 入っていることを意味する。 本発明に従って突合わせ線を突合わせ線ＭＡＴＣＨ００とＭＡＴＣＨ０１また はＭＡＴＣＨ１０とＭＡＴＣＨ１１に分割することによってもう１つの利点が得 られる。具体的には、比較ワードとデータ・ワードが１ビットでのみ一致しない 場合、突合わせ回路４のトランジスタの１つが突合わせ線ＭＡＴＣＨを全体で電 位論理０にしなければならないことになり、それによって比較的高い容量の電荷 交換が必要になる。しかし、本発明の理論によれば、論理メモリ・アレイＤ０と Ｄ１のそれぞれ２つのブロックＤ００、Ｄ０１、Ｄ１０、およびＤ１１への二分 割に基づいて、トランジスタＴ１１、Ｔ１２、 Ｔ１３、．．．はデータ・ワードの各ビットごとに突合わせ線ＭＡＴＣＨを備え ず、（第４図に図示する実施態様では）１２個のトランジスタのみである。これ に関係する電荷交換容量の低減の結果、ＣＡＭの処理速度がさらに向上する。 しかし、本発明の理論は、それぞれが２つのブロックＤ００、Ｄ０１およびＤ １０、Ｄ１１に分かれた２つの論理メモリ・アレイＤ０およびＤ１を有する１つ のＣＡＭには限定されない。本発明の理論は、任意の数Ｘの論理メモリ・アレイ Ｄ０、Ｄ１、Ｄ２、．．．を有するＣＡＭに適用可能である。この場合、各論理 メモリ・アレイＤｉをＹ個のブロックＤｉｊに分ける。本発明によって、異なる 論理メモリ・アレイＤｉの相互に対応するブロックＤｉｊをメモリ・アレイＤｉ 'に配置する。これを、第６図に例としてそれぞれＹ＝３ブロックに分けられた ３つの論理メモリ・アレイＤ０、Ｄ１、Ｄ２の図で示す。ここで、論理メモリ・ アレイ内で同じビット位置を有する、異なる論理メモリ・アレイのブロックどう しが相互に対応している。相互に対応するブロックは、物理的にメモリ・アレイ Ｄｉ'、すなわちＤ０'、Ｄ１'、Ｄ２'内のチップ面上に配置される。したがって 、物理メモリ・アレイＤｉ'のすべてのブロックがすべての記憶場所について別 々の突合わせ線を有することになる。 第６図に図示する一般的な実施態様では、メモリ・アレイのそれぞれのブロッ ク、たとえばメモリ・アレイＤ０'のブロックＤ００、Ｄ１０、Ｄ２０のビット 位置は、メモリ・アレ イの記憶場所で交互に配置されている。メモリ・アレイＤ０'の最初の３つのメ モリ・セルにはそれぞれブロックＢ００、Ｂ１０、およびＢ２０の第１ビット位 置を入れることができる。これは、第３図に示す１つのメモリ・アレイについて ２ブロックの事例の図に対応する。したがって、図のメモリ・アレイＤ０'では 、各場合について３つ組のメモリ・セルが形成され、それぞれが異なるブロック の同じビット位置の記憶のために使用される。メモリ・アレイＤ０'の残りの記 憶場所も同様にして構成される。これに相当することがメモリ・アレイＤ１'お よびＤ２'にも該当する。個々のメモリ・セルは第４図の実施態様と同様に構成 される。第４図の実施態様との相違は、突合わせ回路４に、第６図のＣＡＭに記 憶するデータ・ワードのワード幅の３分の１に対応する数のトランジスタＴ１１ 、Ｔ１２、Ｔ１３、．．．しか含まれないことである。その理由は、メモリ・ア レイの論理的３分割に基づいて、各ブロックＤｉｊが総ワード幅の３分の１位し か持たないためである。論理アレイに属するそれらのブロックの突合わせ回路は 、第５図に対応するＡＮＤ演算で結合される。したがって、共通の論理アレイに 属するブロックのすべての突合わせ線が、比較ワードがそれぞれのブロックの対 応するビット位置と一致することを示すまで、比較ワードとデータ・ワード全体 との実際の一致はない。したがって、各メモリ・アレイＤ０'、Ｄ１'、Ｄ２'に ついて読取り／書込みメモリ・ブロックＥ０１、Ｅ１'、Ｅ２'を設ける。 本発明に従って論理メモリ・アレイをＹ＝３ブロックに分割することによって 、比較線だけでなく入力線と突合わせ線の線路長を最小化することができるとい う第２図の実施態様に対応する利点も得られる。また、各ビット位置ごとに各突 合わせ線にトランジスタを設けないため、突合わせ線の容量も低減される。 たとえば、本発明によるＣＡＭは、キャッシュ・ディレクトリとしても適用可 能である。キャッシュ・メモリは、たとえば大容量記憶装置、特にハードディス ク記憶装置と組み合わせて使用することができる。たとえばハードディスク記憶 装置のうちの頻繁にアクセスしなければならないセクタを、キャッシュ・メモリ の対応するセクタに記憶する。メモリのセクタに記憶されているデータにアクセ スする場合、まず、そのセクタのデータがキャッシュ・メモリにあるか否かを確 認しなければならない。そのために、対応するセクタのアドレスを比較線を介し てＣＡＭにデータ・ワードとして入力する。対応するセクタ番号がデータ・ワー ドとしてＣＡＭに記憶されている場合は、そのセクタ番号に属するデータがキャ ッシュ・メモリに記憶されていることを意味する。セクタ番号が見つかったＣＡ Ｍの記憶場所は、キャッシュ・メモリ内の対応するセクタ番号を表す。したがっ て、ハード・ディスクの記憶セクタのデータがキャッシュ・メモリ内で使用可能 になったら直ちに入力線Ｂを使用してハード・ディスクのセクタのセクタ番号を ＣＡＭに書き込む。

Claims (1)

1. 【特許請求の範囲】 １．論理メモリ・アレイＤｉがそれぞれ論理的にＹ個のブロックＤｉｊに分割さ れ、上記論理メモリ・アレイＤｉのブロックＤｉｎがそれぞれメモリ・アレイＤ ｉ'に配置されていることを特徴とする、Ｘ個の論理メモリ・アレイＤｉを有す るＣＡＭ。 ２．突合わせ回路が各ブロックＤｉｊに属し、上記メモリ・アレイＤｉに論理的 に属するブロックＤｉｊの突合わせ回路が互いに論理的に結合されていることを 特徴とする請求項１に記載のＣＡＭ。 ３．上記突合わせ回路の論理結合が論理ＡＮＤ演算であることを特徴とする、請 求項２に記載のＣＡＭ。 ４．上記メモリ・アレイＤｉ'のブロックＤｉｊのメモリ・セルＺがメモリ・ア レイＤｉ'内で交互に配置されていることを特徴とする、請求項１ないし３のい ずれか一項または複数項に記載のＣＡＭ。 ５．上記論理メモリ・アレイＤｉの数Ｘが２で、ブロックＤｉｊの数Ｙが２であ ることを特徴とする、請求項１ないし４のいずれか一項または複数項に記載のＣ ＡＭ。 ６．請求項１ないし５のいずれか一項または複数項に記載のＣＡＭを最低１個備 えたコンピュータ・システム。 ７．請求項１ないし６のいずれか一項または複数項に記載のＣＡＭのキャッシュ ・ディレクトリとしてのアプリケーショ ン。