JPS60138798A - 連想記憶集積回路 - Google Patents
連想記憶集積回路Info
- Publication number
- JPS60138798A JPS60138798A JP24634183A JP24634183A JPS60138798A JP S60138798 A JPS60138798 A JP S60138798A JP 24634183 A JP24634183 A JP 24634183A JP 24634183 A JP24634183 A JP 24634183A JP S60138798 A JPS60138798 A JP S60138798A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- circuit
- content reference
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
め
この発明は、記憶ｊ答の参照が可能な連想記憶集積回路
に関する。
に関する。
最近の記憶回に６（以下メモリと称する）の分野では、
単にデータの記憶ｌみを行なうものの他に特殊機能を持
つメモリが実用化されている。
単にデータの記憶ｌみを行なうものの他に特殊機能を持
つメモリが実用化されている。
このような特殊機能を持つメモリとしてはたとえは、内
容照合型メモリ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓａａｂ
ｌｅｍｅｍｏｒｙ）もしくは連想メモリ（ａｓｓｏｃｉ
ａｔｉｖｅｍｅｍｏｒｙ）と呼ばれるものがある。この
メモリは、外部からあるデータを入力したときに、これ
と一致するデータが予め記憶されているか否かを検出す
る機能が付加されたものであり、その１ビット分のメモ
リセルは第１図のように構成されている。すなわち、こ
のメモリセルは２個のＣＭＯＳインバータからなるフリ
ッグ７Ｏッゾ１０と２個のｎチャネルＭＯ８ＦＥＴから
なるトランスファダートｌｌ、１２を用いて構成される
通常の０ＭＯ８型メモリセルに、内容参照用の２個のｎ
チャネルＭＯ８ＦＥＴ １ ｓ 、 Ｊ ４を追加した
ものである。そして上記一方のＭＯ８ＦＥＴＪ ３のダ
ートはフリップフロップ■の一方のデータ記憶ノード１
５に、他方のＭＯＳＦＥＴ １４のダートはフリツプフ
ロツプ１０−の他方のデータ記憶ノード１６にそれぞれ
接続され、各一端は各内容参照入力端子１７．１８にそ
れぞれ接続され、各他端は内容参照出力端子１９に共通
に接続されている。
容照合型メモリ（ｃｏｎｔｅｎｔ ａｄｄｒｅｓａａｂ
ｌｅｍｅｍｏｒｙ）もしくは連想メモリ（ａｓｓｏｃｉ
ａｔｉｖｅｍｅｍｏｒｙ）と呼ばれるものがある。この
メモリは、外部からあるデータを入力したときに、これ
と一致するデータが予め記憶されているか否かを検出す
る機能が付加されたものであり、その１ビット分のメモ
リセルは第１図のように構成されている。すなわち、こ
のメモリセルは２個のＣＭＯＳインバータからなるフリ
ッグ７Ｏッゾ１０と２個のｎチャネルＭＯ８ＦＥＴから
なるトランスファダートｌｌ、１２を用いて構成される
通常の０ＭＯ８型メモリセルに、内容参照用の２個のｎ
チャネルＭＯ８ＦＥＴ １ ｓ 、 Ｊ ４を追加した
ものである。そして上記一方のＭＯ８ＦＥＴＪ ３のダ
ートはフリップフロップ■の一方のデータ記憶ノード１
５に、他方のＭＯＳＦＥＴ １４のダートはフリツプフ
ロツプ１０−の他方のデータ記憶ノード１６にそれぞれ
接続され、各一端は各内容参照入力端子１７．１８にそ
れぞれ接続され、各他端は内容参照出力端子１９に共通
に接続されている。
このような構成のメモリセルにおいて、内容参照入力端
子１７．１８に人力される内容参照用のデータＲ，Ｒお
よび上記一対のデータ記憶ノード１５，１６におけるデ
ータＤ、Ｄに対する内容参照出力端子１９のデータＡの
関係をまとめだのが下記の表である。
子１７．１８に人力される内容参照用のデータＲ，Ｒお
よび上記一対のデータ記憶ノード１５，１６におけるデ
ータＤ、Ｄに対する内容参照出力端子１９のデータＡの
関係をまとめだのが下記の表である。
表
上記表から明らかなように、このメモリセルでは、入力
データＲ１πと記憶デ°−タＤ、Ｄとが一致したときの
みにデータＡがルベルにされる。したがって、内容参照
用入力データＲ１Ｒを供給したときのメモリセルの記憶
データとの一致は、上記データＡを検出すれば行なうこ
とかできる。
データＲ１πと記憶デ°−タＤ、Ｄとが一致したときの
みにデータＡがルベルにされる。したがって、内容参照
用入力データＲ１Ｒを供給したときのメモリセルの記憶
データとの一致は、上記データＡを検出すれば行なうこ
とかできる。
ところで、上ｇご第１図に示すメモリセルを級数個用い
て１語がｎビットからなるメモリを構成し、さらにこれ
を集積化する場合、従来では１層の半導体層上にこれを
構成するようにしておシ、第２図はその等価回路図を示
している０図においてＢ１〜Ｂｎ 、 Ｂ〜１〜Ｂｎは
前記第１図２ と同様に構成されたメモリセル２ｏがそれぞれ語数に対
応した数だけ設けられているメモリセルアレイである。
て１語がｎビットからなるメモリを構成し、さらにこれ
を集積化する場合、従来では１層の半導体層上にこれを
構成するようにしておシ、第２図はその等価回路図を示
している０図においてＢ１〜Ｂｎ 、 Ｂ〜１〜Ｂｎは
前記第１図２ と同様に構成されたメモリセル２ｏがそれぞれ語数に対
応した数だけ設けられているメモリセルアレイである。
１語がｎビットからなる場合、各ビットのメモリセル２
ｏにおける前記内容参照出力端子のデータのＡＮＤ論理
を取る必要があシ、このため各内容参照出力端子のデー
タは、その途中に複数のＡＮＤゲート２１が挿入されて
いる信号線２３の各ＡＮＤゲート２１に順次供給されて
いる。そしてこのメモリがｍ語からなる場合、上記信号
線２３は少なくともｍ本設けられる。たとえば、ＩＫ暗
ｘ１３ビットのメモリを集積化する場合を例にとると、
６４Ｘ１６個のメモリセルが設けられたメモリセルアレ
イを８組設ける必要があシ、この８組のメモリセルアレ
イを第２図に示すように２つに別けて各信号Ｈ２３の信
号を中央で処理する賜金には６４ｘ１６＝１０２４本の
信号線２３が必要である。なお、第２図において、２４
は各信号Ｈ２３の信号を受けて信号処理、たとえばすべ
ての信号線２３の信号のＡＮＤ論理をとる処理、信号線
２３の信号から何番地のデータが一致しているかを検出
する処理、データ一致番地を順次知らせるための処理、
データ一致番地がいくつあるかを検出する処理、等を行
なう信号処理回路である。
ｏにおける前記内容参照出力端子のデータのＡＮＤ論理
を取る必要があシ、このため各内容参照出力端子のデー
タは、その途中に複数のＡＮＤゲート２１が挿入されて
いる信号線２３の各ＡＮＤゲート２１に順次供給されて
いる。そしてこのメモリがｍ語からなる場合、上記信号
線２３は少なくともｍ本設けられる。たとえば、ＩＫ暗
ｘ１３ビットのメモリを集積化する場合を例にとると、
６４Ｘ１６個のメモリセルが設けられたメモリセルアレ
イを８組設ける必要があシ、この８組のメモリセルアレ
イを第２図に示すように２つに別けて各信号Ｈ２３の信
号を中央で処理する賜金には６４ｘ１６＝１０２４本の
信号線２３が必要である。なお、第２図において、２４
は各信号Ｈ２３の信号を受けて信号処理、たとえばすべ
ての信号線２３の信号のＡＮＤ論理をとる処理、信号線
２３の信号から何番地のデータが一致しているかを検出
する処理、データ一致番地を順次知らせるための処理、
データ一致番地がいくつあるかを検出する処理、等を行
なう信号処理回路である。
第２図の等価回路で示される従来の集積化された連想メ
モリは、１層の半導体層上に構成されているので、信号
線２３の占める面積が大きなものとなシ、全メモリセル
の占有面積の約３倍にも達する。さらに（ｇ号処理回路
２４も含めるとメモリセル部分以外の占有面積はメモリ
セル部分の１０倍近いものとなる。このため、従来の連
想メモリは高集積化が困離でおるという欠点がある。ま
た、信号処理回路２４の面積もある程良に制限されるた
め、その機能および動作速度も制限されるという欠点が
ある。
モリは、１層の半導体層上に構成されているので、信号
線２３の占める面積が大きなものとなシ、全メモリセル
の占有面積の約３倍にも達する。さらに（ｇ号処理回路
２４も含めるとメモリセル部分以外の占有面積はメモリ
セル部分の１０倍近いものとなる。このため、従来の連
想メモリは高集積化が困離でおるという欠点がある。ま
た、信号処理回路２４の面積もある程良に制限されるた
め、その機能および動作速度も制限されるという欠点が
ある。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は）高集積化が実現でき、信号処理回路
の高機能化および高速化を達成することができる連想記
憶集積回路を提供することにある。
あシ、その目的は）高集積化が実現でき、信号処理回路
の高機能化および高速化を達成することができる連想記
憶集積回路を提供することにある。
この発明による連想記憶集積回路は、内容参照出力端子
を有するメモリセルがそれぞれ複数形成されそれぞれ１
層の半導体層からなる記憶回路面を絶縁層を介して積層
し、上記各記憶回路面に対して交差する方向に延長形成
され、各記憶回路面内の対応するメモリセルの内容参照
出力端子と結合される信号線を設け、さらに上記信号線
の信号処理を行なう信号処理回路が形成された１層の半
導体層からなる（Ｔｈ号処理回路面を絶縁層を介して上
記記憶回路面に積ｊ―するようにしたものである・ 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る連想記憶集積回路の構成図である
・図において、３０１〜３０ｎは前記繊１ ｌ！Ｓ！１
に示寸ように内容参照入力端子１７．１８および内容参
照出力端子１９が設けられているメモリセル２ｏが各１
層の半導体層上にそれぞれ語数分形成されたメモリ面で
ちる。
を有するメモリセルがそれぞれ複数形成されそれぞれ１
層の半導体層からなる記憶回路面を絶縁層を介して積層
し、上記各記憶回路面に対して交差する方向に延長形成
され、各記憶回路面内の対応するメモリセルの内容参照
出力端子と結合される信号線を設け、さらに上記信号線
の信号処理を行なう信号処理回路が形成された１層の半
導体層からなる（Ｔｈ号処理回路面を絶縁層を介して上
記記憶回路面に積ｊ―するようにしたものである・ 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る連想記憶集積回路の構成図である
・図において、３０１〜３０ｎは前記繊１ ｌ！Ｓ！１
に示寸ように内容参照入力端子１７．１８および内容参
照出力端子１９が設けられているメモリセル２ｏが各１
層の半導体層上にそれぞれ語数分形成されたメモリ面で
ちる。
各語のビットに相当するこれら各メモリ面３０゜〜３０
ｎは図示しない各絶縁層を介して互いに積層形成されて
いる。また、上記メモリ面３０１〜３０ｎに対して直交
する方向に延長するように複数の信号線３３が設けられ
ておシ、これら各信号線３３の経路の途中には図中最下
部に位置するメモリ面３０１を除いた各メモリ面、９１
７２〜３ｏｎに形成されたＡＮＤゲート３１がそれぞれ
挿入されている。そして上記各メモリ面ｓｏ１〜３ｏｎ
では、対応する信号線３３に挿入されているＡＮＤ＋”
−ト３１の一方入力端子にそのメモリセル２０の内容参
照出力端子の信号が供給されているＯまた１図中最下部
に位置するメモリ面ｓｏＨの各メモリセル２０の内容参
照出力端子の信号は対応する各信号線３３に供給されて
いる。さらに、図中最上部に位置するメモリ面３ｏｎか
らの各信号線３３の信号は毎号処理回路面３４に並列的
に入力されている。この信号処理回路面３４はたとえは
上記すべての信号線３３の信号のＡＮＤ論理を得るＡＮ
Ｄダートが１層の半導体層上に形成されておシ、この信
号処理回路面３４は図示しない絶縁層を介して上記メモ
リ面３０１〜３０ｎに積ｊ−されている。
ｎは図示しない各絶縁層を介して互いに積層形成されて
いる。また、上記メモリ面３０１〜３０ｎに対して直交
する方向に延長するように複数の信号線３３が設けられ
ておシ、これら各信号線３３の経路の途中には図中最下
部に位置するメモリ面３０１を除いた各メモリ面、９１
７２〜３ｏｎに形成されたＡＮＤゲート３１がそれぞれ
挿入されている。そして上記各メモリ面ｓｏ１〜３ｏｎ
では、対応する信号線３３に挿入されているＡＮＤ＋”
−ト３１の一方入力端子にそのメモリセル２０の内容参
照出力端子の信号が供給されているＯまた１図中最下部
に位置するメモリ面ｓｏＨの各メモリセル２０の内容参
照出力端子の信号は対応する各信号線３３に供給されて
いる。さらに、図中最上部に位置するメモリ面３ｏｎか
らの各信号線３３の信号は毎号処理回路面３４に並列的
に入力されている。この信号処理回路面３４はたとえは
上記すべての信号線３３の信号のＡＮＤ論理を得るＡＮ
Ｄダートが１層の半導体層上に形成されておシ、この信
号処理回路面３４は図示しない絶縁層を介して上記メモ
リ面３０１〜３０ｎに積ｊ−されている。
このような構成において、各メモリセル２０の内容参照
入力端子に語単位で内容参照用データを入力する。する
と、各メモリセル２０の内容参照出力端子には各ビット
毎の一致を不一致に対応してルベルもしくはＯレベルの
信号が得られ、これらの１６号は各信号線３３を経由し
て信号処理回路面３４に伝えられる。そして上記内容参
照用データと一致するデータを記憶している語があれば
、これに対応した信号線３３の信号がルベルにされ、こ
の結合、信号処理回路面３４の出力信号はルベルにされ
る。
入力端子に語単位で内容参照用データを入力する。する
と、各メモリセル２０の内容参照出力端子には各ビット
毎の一致を不一致に対応してルベルもしくはＯレベルの
信号が得られ、これらの１６号は各信号線３３を経由し
て信号処理回路面３４に伝えられる。そして上記内容参
照用データと一致するデータを記憶している語があれば
、これに対応した信号線３３の信号がルベルにされ、こ
の結合、信号処理回路面３４の出力信号はルベルにされ
る。
このように上記実施例によれば、メモリ面３０１〜３０
ｎを積層し、内容参照のだめの信号線３３をこれらメモ
リ面３０１〜３０ｎに対して直交する方向に延長して設
けるようにしたので、メモリ面ｓｏ１〜３０ｎ内に内容
参照のための信号線を形成する必要がない。このため、
たとえば１語を８ビツトで＃）成した場合、従来に比べ
て同じ平面積で約３倍も集積度を高めることができる。
ｎを積層し、内容参照のだめの信号線３３をこれらメモ
リ面３０１〜３０ｎに対して直交する方向に延長して設
けるようにしたので、メモリ面ｓｏ１〜３０ｎ内に内容
参照のための信号線を形成する必要がない。このため、
たとえば１語を８ビツトで＃）成した場合、従来に比べ
て同じ平面積で約３倍も集積度を高めることができる。
さらに信号処理回路面３４を独立に設けて九
いるので・従来に比べて十分すきな面槙を取ることがで
き、これにょシこの信号処理回路面３４の高機能化や高
速化を達成することができる。
き、これにょシこの信号処理回路面３４の高機能化や高
速化を達成することができる。
第４図はこの発明の他の実施例を示す回路図である。第
３図のものでは、各メモリ面ｓｏ１〜３０ｎに設けられ
た対応する胎内のすべてのメモリセル２０の内容参照出
力端子の信号のＡＮＤ論理を取って信号処理回路面３４
で信号処理するようにしている。ところが、実除に内容
参照をする場合、１語の中で不必要なビットも存在する
。そこでこの実施例のものでは、各メモリセル２０の内
容参照出力端子の信号をＯＲゲート３５を介して前記信
号＃３３に結合するようにしたものでアシ、上記ＯＲダ
ート３５の一方入力信号としてビット単位で同じ制御信
号φが供給されている。この制御信号φがルベルにされ
ているときにＯＲゲート３５の出力信号はメモリセル２
０の内容参照出力端子の信号にかかわらず常にルベルに
され、このビットの信号は無視される。
３図のものでは、各メモリ面ｓｏ１〜３０ｎに設けられ
た対応する胎内のすべてのメモリセル２０の内容参照出
力端子の信号のＡＮＤ論理を取って信号処理回路面３４
で信号処理するようにしている。ところが、実除に内容
参照をする場合、１語の中で不必要なビットも存在する
。そこでこの実施例のものでは、各メモリセル２０の内
容参照出力端子の信号をＯＲゲート３５を介して前記信
号＃３３に結合するようにしたものでアシ、上記ＯＲダ
ート３５の一方入力信号としてビット単位で同じ制御信
号φが供給されている。この制御信号φがルベルにされ
ているときにＯＲゲート３５の出力信号はメモリセル２
０の内容参照出力端子の信号にかかわらず常にルベルに
され、このビットの信号は無視される。
なお、この発明は上記実施例に限定されるものではなく
抛々の変形が可能である。たとえば上記実施例では信号
処理回路面３４には各信号線３３の信号のＡＮＤ論理を
とるＡＮＤダートが形成される場合について説明したが
、これはその他に各信号線３３の信号を受けて伺番地の
データが一致しているかを検出する処理、データ一致番
地を順次知らせるための処理、データ一致番地がいくつ
ちるかを検出する処理、等を行なう信号処理回路を形成
するようにしてもよい〇さらにこの信号処理回路面３４
は第３図中において最上部に設けられる場合について説
明したが、これは最下部もしくはメモリ面相互間に設け
るようにしてもよく、またこの信号処理回路面３４を複
数設けるようにしてもよい。
抛々の変形が可能である。たとえば上記実施例では信号
処理回路面３４には各信号線３３の信号のＡＮＤ論理を
とるＡＮＤダートが形成される場合について説明したが
、これはその他に各信号線３３の信号を受けて伺番地の
データが一致しているかを検出する処理、データ一致番
地を順次知らせるための処理、データ一致番地がいくつ
ちるかを検出する処理、等を行なう信号処理回路を形成
するようにしてもよい〇さらにこの信号処理回路面３４
は第３図中において最上部に設けられる場合について説
明したが、これは最下部もしくはメモリ面相互間に設け
るようにしてもよく、またこの信号処理回路面３４を複
数設けるようにしてもよい。
以上説明したようにこの発明によれば、高集積化が実現
でき、信号処理回路の高機能化および高速化を達成する
ことができる連想記憶集積回路を提供することができる
。
でき、信号処理回路の高機能化および高速化を達成する
ことができる連想記憶集積回路を提供することができる
。
第１図は連想メモリで用いられる１ビット分のメモリセ
ルの回路図、第２図は第１図のメモリセルを用いた従来
の連想記憶集積回路の等価回路図、第３図はこの発明の
一実施例を示す構成図、第４図はこの発明の他の実施例
を示す回路図である。 ２０・・・メモリセル、３０・・・メモリ面、３１・・
・ＡＮＤダート、３３・・・信号線、３４・・・信号処
理回路面、３５・・・ＯＲダート。 出願人代理人 弁理士 鈴 江 武 彦１α−
ルの回路図、第２図は第１図のメモリセルを用いた従来
の連想記憶集積回路の等価回路図、第３図はこの発明の
一実施例を示す構成図、第４図はこの発明の他の実施例
を示す回路図である。 ２０・・・メモリセル、３０・・・メモリ面、３１・・
・ＡＮＤダート、３３・・・信号線、３４・・・信号処
理回路面、３５・・・ＯＲダート。 出願人代理人 弁理士 鈴 江 武 彦１α−
Claims (2)
- （１） 内容参照出力端子を有するメモリセルが複数形
成され、かつ互いに積層形成された少なくとも２面の記
憶回路面と、上記各記憶回路面に対して交差する方向に
延長形成され、各記憶回路面内の対応するメモリセルの
内容参照出力端子と結合される信号線と、上記記憶回路
面に対して積層形成され、上記信号線の信号処理を行な
う信号処理回路が形成されたイｇ号処理回路面とを具備
したことを％徴とする連想記憶集積回路。 - （２）前記信号線の経路の途中には板数の論理積回路が
挿入され、各メモリセルの内容参照出力端子の信号が各
論理積回路に供給されることによって各内容参照出力端
子が信号線に結合されている特許請求の範囲第１項に記
載の連想記憶集積回路。 （３ン 前記各メモリセルの内容参照出力端子の信号は
、一方入力信号として制御信号が供給される複数の各論
理和回路の他方入力信号として供給されておシ、この各
論理和回路の出力信号が前記各論理積回路に供給されて
いる特許請求の範囲第２項に記載の連想記憶集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24634183A JPS60138798A (ja) | 1983-12-27 | 1983-12-27 | 連想記憶集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24634183A JPS60138798A (ja) | 1983-12-27 | 1983-12-27 | 連想記憶集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138798A true JPS60138798A (ja) | 1985-07-23 |
Family
ID=17147121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24634183A Pending JPS60138798A (ja) | 1983-12-27 | 1983-12-27 | 連想記憶集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3125884B2 (ja) * | 1995-04-18 | 2001-01-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 内容アドレス記憶装置 |
-
1983
- 1983-12-27 JP JP24634183A patent/JPS60138798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3125884B2 (ja) * | 1995-04-18 | 2001-01-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 内容アドレス記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100930439B1 (ko) | 내용지정메모리셀 | |
| US5617365A (en) | Semiconductor device having redundancy circuit | |
| US7110275B2 (en) | High speed NAND-type content addressable memory (CAM) | |
| US6310880B1 (en) | Content addressable memory cells and systems and devices using the same | |
| US7495969B2 (en) | Techniques for improving write stability of memory with decoupled read and write bit lines | |
| JPH05307887A (ja) | 二重ポートランダムアクセスメモリセル | |
| US6563727B1 (en) | Method and structure for reducing noise effects in content addressable memories | |
| US4819209A (en) | Simultaneous dual access semiconductor memory device | |
| JPH10510087A (ja) | レジスタファイル読取／書込セル | |
| US6188629B1 (en) | Low power, static content addressable memory | |
| EP1433180B1 (en) | A tertiary cam cell | |
| JPS60138798A (ja) | 連想記憶集積回路 | |
| CA2220514A1 (en) | Atm switch core | |
| JPH0485788A (ja) | 多ポートキャッシュメモリ | |
| US4945513A (en) | Gate array device | |
| KR860006875A (ko) | 반도체 장치 | |
| US4903239A (en) | Semiconductor memory having a parallel input/output circuit | |
| KR910019057A (ko) | 반도체 메모리 장치 | |
| JPH0582746A (ja) | 半導体記憶装置 | |
| US5875147A (en) | Address alignment system for semiconductor memory device | |
| US9384836B2 (en) | Content addressable memory | |
| JPS59109966A (ja) | クロスバ−スイツチを有する半導体集積回路装置 | |
| JP3051141B2 (ja) | 連想メモリ装置 | |
| JPH03207089A (ja) | 半導体記憶回路 | |
| EP0578900B1 (en) | Integrated CMOS static RAM |