JP3051141B2

JP3051141B2 - 連想メモリ装置

Info

Publication number: JP3051141B2
Application number: JP2192893A
Authority: JP
Inventors: 武小倉
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-07-23
Filing date: 1990-07-23
Publication date: 2000-06-12
Anticipated expiration: 2015-06-12
Also published as: JPH0479099A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路技術を用いて製造される耐故
障性及び製造歩留りの高い連想メモリ装置に関するもの
である。

〔従来の技術〕

耐故障性・製造歩留りの高い連想メモリ装置に関して
は、ワード相互の物理的な位置関係を保ったまま、正常
に動作しないワードを正常に動作するワードにおきかえ
るための接続手段を付設したことを特徴とした連想メモ
リ装置に関する発明が、本出願人の出願した特願平２−
75693号の明細書に記載されている。（以下、従来例と
いう）この従来例においては、ｍ個の所要ワードからの
検索結果を処理し、該ｍ個のワードの動作を指示する処
理手段と、前記ｍ個の所要のワードとα個の冗長ワード
と、ｍ＋α個の記憶手段と、該記憶手段に記憶されてい
る情報にもとづき、前記ｍ＋α個のワードの中の正常に
動作するｍ個のワードと前記処理手段との間で情報の授
受を行なうための接続手段とを設けて構成し、該接続手
段は、着目するワードに対応する前記記憶手段の内容
と、該着目するワードよりも上位または下位のワードの
中に正常に動作しないワードがいくつあるかを示す信号
との論理をとり、該着目するワードと前記処理手段との
接続路を開閉する手段と、該着目するワードよりも下位
または上位のワードに対して、該着目するワードを含め
て正常に動作しないワードがいくつあるかを示す信号を
生成、送出する論理手段とにより構成したものである。

さらに該従来例を、第２図と共に詳細説明する。

第２図において、１〜６は、それぞれ情報を記憶する
とともに、記憶している情報に対する検索結果を生成・
出力するワードであり、１〜４が通常ワード、5,6が冗
長ワードである。７〜12は各ワードのワード線駆動信号
入力及び検索結果出力用の端子である。13〜18は各ワー
ド対応に設けた、対応するワードが正常に動作するか否
かを示す情報を記憶する記憶回路であり、19〜24は各記
憶回路の出力端子である。25は４個のワードからの検索
結果を処理し、４個のワードの動作を指示する処理手段
であり、26〜29は、それぞれワードからの検索結果入力
及びワードの動作を指示するためのワード線駆動信号出
力用の端子である。30〜35は、それぞれ単位接続手段で
ある。36〜41は対応する記憶回路の情報を入力する第１
の入力端子である。42〜47は対応するワードとの情報の
授受を行う第１の入出力端子であり、48〜53は対応する
ワードよりも上位のワードのすべてが正常に動作するか
否かを示す信号の入力端子であり、54〜59は対応するワ
ードよりも上位のワードの中で正常に動作しないワード
の数が１個であるか否かを示す信号の入力端子であり、
60〜65は対応するワードよりも上位のワードの中で正常
に動作しないワードの数が２個であるか否かを示す信号
の入力端子であり、66〜71は対応するワードよりも上位
のワードと対応するワードのすべてが正常に動作するか
否かを示す信号の出力端子であり、72〜77は対応するワ
ードよりも上位のワードと対応するワードの中で正常に
動作しないワードの数が１個であるか否かを示す信号の
出力端子であり、78〜83は対応するワードよりも上位の
ワードと対応するワードの中で正常に動作しないワード
の数が２個であるか否かを示す信号の出力端子であり、
84〜89は対応するワードよりも上位のワードのすべてが
正常に動作し、かつ対応するワードが正常に動作する場
合に第１の入出力端子と電気的に接続される第２の入出
力端子であり、90〜95は対応するワードよりも上位のワ
ードの中で正常に動作しないワードが１個で、かつ対応
するワードが正常に動作する場合に第１の入出力端子と
電気的に接続される第３の入出力端子であり、96〜101
は対応するワードよりも上位のワードの中で正常に動作
しないワードが２個で、かつ対応するワードが正常に動
作する場合に第１の入出力端子と電気的に接続される第
４の入出力端子である。102は、対応する記憶回路の情
報及び対応するワードよりも上位の単位接続手段からの
情報を受け、隣接する下位の単位接続手段に対する第
１、第２、第３の制御信号を生成するとともに、第１の
入出力端子と第２あるいは第３あるいは第４の入出力端
子との電気的接続路の形成を制御する第４、第５、第６
の制御信号を生成する論理手段であり、103〜109は単位
接続手段の外部端子と図示したように接続される入力端
子あるいは出力端子であり、110は対応するワードより
も上位のワードのすべてが正常に動作し、かつ対応する
ワードが正常に動作することを示す第４の制御信号の出
力端子であり、111は対応するワードよりも上位のワー
ドの中で正常に動作しないワードが１個で、かつ対応す
るワードが正常に動作することを示す第５の制御信号の
出力端子であり、112は対応するワードよりも上位のワ
ードの中で正常に動作しないワードが２個で、かつ対応
するワードが正常に動作することを示す第６の制御信号
の出力端子である。113,114,115は、１個の制御端子と
２個の入出力端子をもち、制御端子への入力によって２
個の入出力端子間の電気的接続を開閉する電気的スイッ
チであり、116,117,118はそれぞれの制御端子である。1
19は最下位の単位接続手段からの出力の論理をとるNOR
ゲートであり、120はα＋１＝３個以上のワードが正常
に動作しない場合、その情報を装置外部に出力するため
の端子である。

〔発明が解決しようとする課題〕

しかしながら、前記従来例においては、以下に説明す
るような問題点のあることが判明した。

α個の冗長ワードを付与した場合、１つの端子とα
＋１個の端子を接続するための接続手段を設ける必要が
あり、冗長ワードの数の増加に伴い、接続手段の構成が
複雑となり、必要な構成部材の増加、占有面積の増加、
動作遅延の増加をもたらす。

このため、実際的に付与できる冗長ワードの数が数
ワードに限定され、耐故障性・製造歩留りを大きく向上
させることがむつかしい。

さらに、接続手段の必要な構成部材、占有面積が大
きいため、接続手段自体に欠陥が生じる可能性が大きく
なる。

また、接続手段内の論理手段の必要な構成部材も大
きいため、接続手段で消費される電力も大きくなる。

このように、従来技術の連想メモリ装置では、接続手
段の必要な構成部材、占有面積、動作遅延、消費電力、
接続手段自体に欠陥が生じる可能性等の観点から、多く
の冗長ワードを付与することができないため、耐故障性
・製造歩留りを大きく向上させることがむつかしいとい
う欠点があるという問題点があった。

本発明は、正常に動作しないワードを正常に動作する
ワードにおきかえるための接続手段を付設した連想メモ
リ装置において、冗長ワードを通常ワードの間に分散的
に配置したことを特徴とし、その目的は、多くの冗長ワ
ードを付与した耐故障性・製造歩留りの高い連想メモリ
装置を実現するにある。

〔課題を解決するための手段〕

前記目的を達成するため連想メモリ装置を、請求項１
として、情報を記憶するとともに、該記憶している情報
に対する検索結果を生成・出力するｍ個の通常ワードと
α個の冗長ワードを有し、各ワード対応に設けられた、
対応するワードが正常に動作するか否かを示す情報を記
憶するｍ＋α個の記憶手段と、各ワードから出力される
検索結果を処理し、ワードの動作を指示するｍ個の処理
手段と、該記憶手段に記憶されている情報を用いること
により、ｍ＋α個のワードの中の正常に動作するｍ個の
ワードと該処理手段との間で情報の授受を行うための接
続手段とを具備し、正常に動作しないワードを使用しな
い構成とした連想メモリ装置において、ｍ個の通常ワー
ドを複数個の通常ワードからなる複数個のブロックに分
け、該複数個のブロックの各々に対して、α個の冗長ワ
ードのうちの１個または複数個の冗長ワードを配置し、
該ブロックの通常ワードと該ブロックに配置した冗長ワ
ードを一つのユニットとし、該ユニット毎に正常に動作
するワードと該処理手段との間で情報の授受を行うため
の接続手段を付設するように構成し、又、前記請求項１
記載の連想メモリ装置において、各ユニットを同一個数
の通常ワードと同一個数の冗長ワードとから構成し、各
ユニット毎に設ける、正常に動作するワードと処理手段
との間で情報の授受を行うための接続手段を、全ユニッ
トにおいて同一構成の接続手段として構成した。

〔作用〕

本発明を、正常に動作しないワードを正常に動作する
ワードにおきかえるための接続手段を付設した連想メモ
リ装置において、冗長ワードを通常ワードの間に分散的
に配置したので、必要な構成部材の増加や動作遅延も生
じないで、耐故障性・製造歩留りを向上することが可能
である。

〔実施例〕

本発明の一実施例を図面と共に説明する。

第１図は本発明の実施例であり、該実施例において
は、情報を記憶すると共に、該記憶している情報に対す
る検索結果を生成・出力するｍ個（ｍは正の整数）の通
常ワードとα個（αは正の整数）の冗長ワードとよりな
る各ワード（以下通常ワードと冗長ワードを総称してワ
ードという）をブロック別に構成したユニットからな
り、第１図に示す該実施例は、ｍ＝8,α＝2,ユニット数
＝２の場合の連想メモリ装置のブロック構成例である。
第１図において、201〜208は、それぞれ情報を記憶する
とともに、記憶している情報に対する検索結果を生成・
出力する通常ワードである。209,210は冗長ワードであ
る。通常ワード201〜204と冗長ワード209から第１のユ
ニットを構成し、通常ワード205〜208と冗長ワード210
から第２のユニットを構成する。211〜220は、入力及び
出力端子であり、入力及び出力端子211〜220は各ワード
のワード線駆動信号入力及び検索結果出力用の端子であ
る。ここでは、ワード線駆動信号入力及び検索結果を１
つの端子で示しているが、これはワードの構成法によっ
ては複数の端子に分離される場合もある。このような場
合も以下の説明は、同様に適用できる。なお、以下の説
明では、ワード201が最上位であり、ワード208が最下位
であるとして説明するが、これは、逆の場合も同様に説
明できる。221〜230は記憶回路であり、記憶回路221〜2
30は各ワード対応に設けた、対応するワードが正常に動
作するか否かを示す情報を記憶する記憶回路である。23
1〜240は出力端子であり、出力端子231〜240は各記憶回
路の出力端子である。以下の説明では、記憶回路221〜2
30に論理“1"が記憶されているワードは正常に動作し、
論理“0"が記憶されているワードは正常に動作しないと
して説明するが、これは、逆の場合も同様に説明でき
る。また、記憶回路221〜230は図示しないセット端子、
リセット端子を有し、記憶回路221〜230のセット、リセ
ットを行えることとするが、これは本発明の前提から明
らかであり、本発明の要旨とかかわりがないため、図示
を省略している。241,242は処理手段であり、処理手段2
41,242は４個のワードからの検索結果を処理し、４個の
ワードの動作を指示する処理手段であり、243〜246は出
力端子であり、出力端子243〜246はそれぞれ、処理手段
241における、ワードからの検索結果入力及びワードの
動作を指示するためのワード線駆動信号出力用の端子で
ある。247〜250は、出力端子であり、出力端子247〜250
はそれぞれ、処理手段242における、ワードからの検索
結果入力及びワードの動作を指示するためのワード線駆
動信号出力用の端子である。ここでは、検索結果入力及
びワード線駆動信号出力を１つの端子で示している。こ
れは処理手段あるいはワードの構成法によっては複数の
端子に分離される場合もある。このような場合も以下の
説明は、同様に適用できる。１点鎖線で示した図中の25
1〜260は、それぞれ単位接続手段である。単位接続手段
の内部構成は253についてのみ記述しているが、他の単
位接続手段も同一の構成をもつ。１点鎖線で示した図中
の261〜270は入力端子であり、入力端子261〜270は対応
する記憶回路の情報を入力する第１の入力端子であり、
同じく271〜280は入出力端子であり、入出力端子271〜2
80は対応するワードとの情報の授受を行う第１の入出力
端子であり、281〜290は入力端子であり、入力端子281
〜290は対応するワードよりもユニット内の上位のワー
ドのすべてが正常に動作するか否かを示す信号の入力端
子であり、291〜300は入力端子であり、入力端子291〜3
00は対応するワードよりもユニット内の上位のワードの
中で正常に動作しないワードの数が１個であるか否かを
示す信号の入力端子であり、301〜310は出力端子であ
り、出力端子301〜310は対応するワードよりもユニット
内の上位のワードと対応するワードのすべてが正常に動
作するか否かを示す信号の出力端子であり、311〜320は
出力端子であり、出力端子311〜320は対応するワードよ
りもユニット内の上位のワードと対応するワードの中で
正常に動作しないワードの数が１個であるか否かを示す
信号の出力端子であり、321〜330は入出力端子であり、
入出力端子321〜330は入出力端子であり、入出力端子32
1〜330は対応するワードよりもユニット内の上位のワー
ドのすべてが正常に動作し、かつ対応するワードが正常
に動作する場合に第１の入出力端子と電気的に接続され
る第２の入出力端子であり、331〜340は入出力端子であ
り入出力端子331〜340は対応するワードよりもユニット
内の上位のワードの中で正常に動作しないワードが１個
で、かつ対応するワードが正常に動作する場合に第１の
入出力端子と電気的に接続される第３の入出力端子であ
る。ここで説明する単位接続手段では第１〜第３の入出
力端子を用いてワードと処理手段を接続する構成として
いるが、これは、ワードあるいは処理手段の構成によっ
ては、複数の端子に分離して構成することも考えられる
が、このような場合も同様に構成・説明できる。また、
本実施例の構成・説明では正論理を用いるが、これは負
論理を用いても構成・説明できることは明らかである。
次に単位接続手段の内部構成を単位接続手段253を例と
して説明する。図中341は、論理手段であり、論理手段3
41は、対応する記憶回路の情報及び対応するワードより
も上位の単位接続手段からの情報を受け、隣接する下位
の単位接続手段に対する第１、第２の制御信号を生成す
るとともに、第１の入出力端子と第２あるいは第３の入
出力端子との電気的接続路の形成を制御する第３、第４
の制御信号を生成する論理手段であり、342〜344は入力
端子あるいは出力端子であり、単位接続手段の外部端子
と図示したように接続される入力端子あるいは出力端子
であり、345は第３の制御信号の出力端子であり、対応
するワードよりも上位のワードのすべてが正常に動作
し、かつ対応するワードが正常に動作することを示す第
３の制御信号の出力端子であり、346は第４の制御信号
の出力端子であり、対応するワードよりも上位のワード
の中で正常に動作しないワードが１個で、かつ対応する
ワードが正常に動作することを示す第４の制御信号の出
力端子である。図中、１点鎖線で示した347,348は、電
気的スイッチであり１個の制御端子と２個の入出力端子
をもち、制御端子への入力によって２個の入出力端子間
の電気的接続を開閉する電気的スイッチであり、349,35
0はそれぞれの制御端子である。図中351352は、NORゲー
トであって、それぞれ各ユニットの最下位の単位接続手
段からの出力の論理をとるNORゲートであり、353,354は
信号線であり、それぞれ各ユニットにおいて、正常に動
作しないワードの数が２個以上の時、論理“1"をとる信
号線であり、355は信号線353,354の論理をとるORゲート
であり、356はいずれかのユニットで正常に動作しない
ワードの数が２個以上の場合、その情報を装置外部に出
力するための端子である。

以下、第１図を用いて、動作を説明する。本連想メモ
リ装置では、前記の通り、８個の通常ワードと２個の冗
長ワードを２つのユニットに分割しており、１つのユニ
ットは、４個の通常ワードと１個の冗長ワードとから構
成される。各ユニット内における動作及び論理手段341
の構成法については、前記従来例からも理解できるので
省略する。

前記従来例の連想メモリ装置では、２個の冗長ワード
を付与した場合の単位接続手段を構成するためには、論
理手段のゲートを７個、電気的スイッチを３個、端子を
11個必要としていたが、これに比較して、本実施例で
は、論理手段のゲートを４個、電気的スイッチを２個、
端子を８個必要とするだけで、単位接続手段の構成がき
わめて簡単化されていることがわかる。

従来例の連想メモリ装置では、２個の冗長ワードを付
与した場合、正常に動作しないワードが２個以下であれ
ば、その正常に動作しないワードの位置にかかわらず、
正常な連想メモリ装置として動作していたが、一方、本
実施例では、正常に動作しないワードが、各ユニットで
１個以下であれば、正常な連想メモリ装置として動作す
るが、１つのユニットで２個の正常に動作しないワード
がある場合、他のユニットのすべてのワードが正常に動
作していても、正常な連想メモリ装置としては動作しな
い。ただし、集積回路技術を用いて連想メモリ装置を構
成する場合、故障あるいは欠陥の分布、すなわち正常に
動作しないワードの分布は、一様であると考えられるた
め、本発明の上記特徴は、耐故障性・製造歩留りを向上
させる能力を損なうものではない。

なお、第１図の実施例では、ユニットを構成する通常
ワードの数及び冗長ワードの数が各ユニットで等しい場
合を示したが、故障あるいは欠陥の分布が一様ではな
く、ある種の分布が予測される場合は、耐故障性・製造
歩留りを向上させる能力をもっとも大きくするように、
ユニットを構成する通常ワードの数及び冗長ワードの数
をユニット対応に選定できることは明らかである。

〔発明の効果〕

以上説明したように、正常に動作しないワードを正常
に動作するワードにおきかえるための接続手段を付設し
た連想メモリ装置において、冗長ワードを通常ワードの
間に分散的に配置した連想メモリ装置が実現できたた
め、請求項１及び請求項２においては、以下に示す利点
が生ずるという効果がある。

（１）必要構成部材、占有面積、動作遅延、消費電力
の小さな接続手段を用いることができるため、多くの冗
長ワードを付与した耐故障性・製造歩留りの高い連想メ
モリ装置が実現できる。

（２）接続手段の必要構成部材、占有面積が小さいた
め、接続手段自体に欠陥が生じる可能性が小さな耐故障
性・製造歩留りの高い連想メモリ装置が実現できる。

（３）上記利点を通じ、連想メモリ装置の低価格化が
実現できる。

（４）本発明は、とくに集積回路技術を用いて連想メ
モリ装置を構成する場合に、その効果を発揮する。

【図面の簡単な説明】

第１図は本発明の実施例のブロック構成例、第２図は従
来例の連想メモリ装置の構成図である。１〜６……ワード、７〜12……ワードの入出力端子、19
〜24……記録回路の出力端子、26〜29……ワード線駆動
信号出力端子、30〜35……単位接続手段、36〜41……第
１の入力端子、42〜47……第１の入出力端子、48〜53…
…第１の信号の入力端子、54〜59……第２の信号の入力
端子、60〜65……第３の信号の入力端子、66〜71……第
１の信号の出力端子、72〜77……第２の信号の出力端
子、78〜83……第３の信号の出力端子、84〜89……第２
の入出力端子、90〜95……第３の入出力端子、96〜101
……第４の入出力端子、102……制御信号を生成する論
理手段、103〜106……単位接続手段の入力端子、107…
…第１の制御信号の出力端子、108……第２の制御信号
の出力端子、109……第３の制御信号の出力端子、110…
…第４の制御信号の出力端子、111……第５の制御信号
の出力端子、112……第６の制御信号の出力端子、113〜
115……電気的スイッチ、116〜118……電気的スイッチ
の制御信号、119……NORゲート、120……情報出力端
子、201〜208……通常ワード、209,210……冗長ワー
ド、211〜220……入力及び出力端子、221〜230……記憶
回路、231〜240……出力端子、241,242……論理手段、2
43〜246……出力端子、247〜250……出力端子、251〜26
0……単位接続手段、261〜270……第１の入力端子、271
〜280……第１の入出力端子、281〜290……入力端子、2
91〜300……入力端子、311〜320……出力端子、321〜33
0……第２の入出力端子、331〜340……第３の入出力端
子、341……論理手段、342〜344……入力端子あるいは
出力端子、345……第３の制御信号の出力端子、346……
第４の制御信号の出力端子347,348……電気的スイッ
チ、349,350……制御端子、351,352……NORゲート、35
3,354……信号線、355……ORゲート、356……出力端
子。

Claims

(57)【特許請求の範囲】

【請求項１】情報を記憶するとともに、該記憶している
情報に対する検索結果を生成・出力するｍ個の通常ワー
ドとα個の冗長ワードを有し、各ワード対応に設けられ
た、対応するワードが正常に動作するか否かを示す情報
を記憶するｍ＋α個の記憶手段と、各ワードから出力さ
れる検索結果を処理し、ワードの動作を指示するｍ個の
処理手段と、該記憶手段に記憶されている情報を用いる
ことにより、ｍ＋α個のワードの中の正常に動作するｍ
個のワードと該処理手段との間で情報の授受を行うため
の接続手段とを具備し、正常に動作しないワードを使用
しない構成とした連想メモリ装置において、ｍ個の通常
ワードを複数個の通常ワードからなる複数個のブロック
に分け、該複数個のブロックの各々に対して、α個の冗
長ワードのうちの１個または複数個の冗長ワードを配置
し、該ブロックの通常ワードと該ブロックに配置した冗
長ワードを一つのユニットとし、該ユニット毎に正常に
動作するワードと該処理手段との間で情報の授受を行う
ための接続手段を付設したことを特徴とする連想メモリ
装置。
【請求項２】前記請求項１記載の連想メモリ装置におい
て、各ユニットを同一個数の通常ワードと同一個数の冗
長ワードとから構成し、各ユニット毎に設ける、正常に
動作するワードと処理手段との間で情報の授受を行うた
めの接続手段を、全ユニットにおいて同一構成の接続手
段としたことを特徴とする連想メモリ装置。