JPS59109966A - クロスバ−スイツチを有する半導体集積回路装置 - Google Patents
クロスバ−スイツチを有する半導体集積回路装置Info
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- JPS59109966A JPS59109966A JP21975982A JP21975982A JPS59109966A JP S59109966 A JPS59109966 A JP S59109966A JP 21975982 A JP21975982 A JP 21975982A JP 21975982 A JP21975982 A JP 21975982A JP S59109966 A JPS59109966 A JP S59109966A
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- Japan
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- control signal
- switch
- crossbar switch
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- groups
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はクロスバ−スイッチを有する半導体集積回路装
置に係り、特に相補絶縁ゲート電界効果トランジスタ（
以下ＣＭＯ８と記す。）を用いて構成しタフロスバー・
スイッチを有する半導体集積回路装置に関する。
置に係り、特に相補絶縁ゲート電界効果トランジスタ（
以下ＣＭＯ８と記す。）を用いて構成しタフロスバー・
スイッチを有する半導体集積回路装置に関する。
ＶＬＳＩ製造技術の急速な進歩により、１チツプ上に集
積可能な素子数が多くなるにつれて、マイクロコンピュ
ータの性能向上と設計期間の短縮という面から並列処理
プロセッサが注目されている。
積可能な素子数が多くなるにつれて、マイクロコンピュ
ータの性能向上と設計期間の短縮という面から並列処理
プロセッサが注目されている。
特に多重プロセッサは第１図に示す様に多数の独立なメ
モリーを高速なプログラム制御スイッチ全通して同数の
プロセッサに接続し、すべてのメモリー全すべてのプロ
セッサから読み出し、書き込みできる様にしている為に
設計期間が短縮できる。多重プロセッサではメモリー及
びプロセッサの数Ｎは１６個以上の場合が多いが、説明
を簡学にする為ＶＣＮ ＝ ４の場合全例に説明する。
モリーを高速なプログラム制御スイッチ全通して同数の
プロセッサに接続し、すべてのメモリー全すべてのプロ
セッサから読み出し、書き込みできる様にしている為に
設計期間が短縮できる。多重プロセッサではメモリー及
びプロセッサの数Ｎは１６個以上の場合が多いが、説明
を簡学にする為ＶＣＮ ＝ ４の場合全例に説明する。
第２図に従来のｃｕｏｓ−クロスバ−・スイッチの回路
接続を示す。ここでｐＨ〜Ｐ４４はＰｃｈＭＯＳトラン
ジスタスイッチ群、ｎ１１〜ｎ４４ばＨｃｈＭＯＳトラ
ンジスタスイッチ群である。■１〜■１６はインバータ
＊ Ａｌ ””” ４はクロスバ−スイッチの付記線束
端子Ｂ１〜Ｂ４ はクロスバ−スイッチの列配線束端子
、Ｃ１１〜Ｃ４４はＴｒ制御信号端子である。
接続を示す。ここでｐＨ〜Ｐ４４はＰｃｈＭＯＳトラン
ジスタスイッチ群、ｎ１１〜ｎ４４ばＨｃｈＭＯＳトラ
ンジスタスイッチ群である。■１〜■１６はインバータ
＊ Ａｌ ””” ４はクロスバ−スイッチの付記線束
端子Ｂ１〜Ｂ４ はクロスバ−スイッチの列配線束端子
、Ｃ１１〜Ｃ４４はＴｒ制御信号端子である。
Ｃ１１端子はｎｉｌ ’ｒｒ群のゲートとインバータに
接続され、インバータの出力はｐＨＴｒｍのゲートに接
続されている。ｎｉｌ ｌ ｐＨ’ｒｒ群のドレインは
Ａ１行配線束端子にそれぞれ接続され、”ｌｌ＊ｐＨ’
ｒｒ群のソースはＢ１列配線束端子にそれぞれ接続され
ている。
接続され、インバータの出力はｐＨＴｒｍのゲートに接
続されている。ｎｉｌ ｌ ｐＨ’ｒｒ群のドレインは
Ａ１行配線束端子にそれぞれ接続され、”ｌｌ＊ｐＨ’
ｒｒ群のソースはＢ１列配線束端子にそれぞれ接続され
ている。
第１図のプロセッサが４ビツトのプロセッサならば％
４ピツトのデータが同時に出力されるのでメモリーとは
４本の配線束で接続する必要がある。
４ピツトのデータが同時に出力されるのでメモリーとは
４本の配線束で接続する必要がある。
従って第２図ｎ１ｌＯＴｒ群は第３図に示すようにＮ１
〜Ｎ４スイツチＴｒが、それぞれａ１〜ａ４゜ｂ１〜ｂ
４行２列配線間に接続され、制御信号端子Ｃ＋＋に印加
されたスイッチ制御イト号が高レベルが低レベルかに対
応してスイッチＴｒが導通状態又は非導通状態になり、
４本の配線束間を同時にスイッチできる。
〜Ｎ４スイツチＴｒが、それぞれａ１〜ａ４゜ｂ１〜ｂ
４行２列配線間に接続され、制御信号端子Ｃ＋＋に印加
されたスイッチ制御イト号が高レベルが低レベルかに対
応してスイッチＴｒが導通状態又は非導通状態になり、
４本の配線束間を同時にスイッチできる。
以下同様にｃＩｊ端子は旧ｊＴｒ群のゲートとインバー
タに接続され、インバータの出力はＰｉｊＴｒ 群のゲ
ートに接続され、”ｊｓ ｐｉｊ Ｔｒ 群のドレ
イン、ソースはそれぞれＡｊ、Ｂｉ配線束端子に接続さ
れる。
タに接続され、インバータの出力はＰｉｊＴｒ 群のゲ
ートに接続され、”ｊｓ ｐｉｊ Ｔｒ 群のドレ
イン、ソースはそれぞれＡｊ、Ｂｉ配線束端子に接続さ
れる。
この回路形式ではＴｒ群１つｔｉｃ ｌ木の制御信号が
必要であジ（Ｎ −）１６本の制御信号配線が必要であ
る。
必要であジ（Ｎ −）１６本の制御信号配線が必要であ
る。
多重プロセッサが１６個のプロセッサとメモリーモジー
−ルから構成されるなら（１６２＝）２５６本の制御信
号配線が必要となり、制御信号配線領域がクロスバ−、
スイッチの大部分を占めてしまう。
−ルから構成されるなら（１６２＝）２５６本の制御信
号配線が必要となり、制御信号配線領域がクロスバ−、
スイッチの大部分を占めてしまう。
不発明は制御信号配線数の増加をおさえ、寄生配線容量
の少々い高速クロスバ−スイッチを有する半導体装置を
提供する事にある。
の少々い高速クロスバ−スイッチを有する半導体装置を
提供する事にある。
本発明の特徴は、−半導体基板上に形成した２個以上の
プロセッサとプロセッサより少くないメモリー全台み、
プロセッサ・メモリー間を制御手段を有するクロスバ−
スイッチを介して接続した半導体集積回路において、前
記クロスバ−・スイッチはｎチャンネル絶縁ゲート電界
効果トランジスタを２個直列接続したものと、Ｐチャン
ネル絶縁ゲート電界効果トランジスタを２個直列接続ｊ
〜たものを並列接続し、メモリーの入出力配線とプロセ
ッサの入出力配線間に接続し、さらにそれぞれれのクロ
スバ−スイッチ制御信号をそれぞれのＮチャンネル絶縁
ゲート電界効果トランジスタのゲートに接続し、前記制
御信号と逆相の制御信号全Ｐチャンネル絶縁ゲート電界
効果トランジスタのゲートに接続し、マトリックス状に
配列したクロスバ−スイッチを有する半導体集積回路装
置にある。
プロセッサとプロセッサより少くないメモリー全台み、
プロセッサ・メモリー間を制御手段を有するクロスバ−
スイッチを介して接続した半導体集積回路において、前
記クロスバ−・スイッチはｎチャンネル絶縁ゲート電界
効果トランジスタを２個直列接続したものと、Ｐチャン
ネル絶縁ゲート電界効果トランジスタを２個直列接続ｊ
〜たものを並列接続し、メモリーの入出力配線とプロセ
ッサの入出力配線間に接続し、さらにそれぞれれのクロ
スバ−スイッチ制御信号をそれぞれのＮチャンネル絶縁
ゲート電界効果トランジスタのゲートに接続し、前記制
御信号と逆相の制御信号全Ｐチャンネル絶縁ゲート電界
効果トランジスタのゲートに接続し、マトリックス状に
配列したクロスバ−スイッチを有する半導体集積回路装
置にある。
以下、本発明の一実施例を詳細に説明する。
第４図に本発明の実施例を示す。
５−
ここＴ ＰＡＩ １〜ＰＡ４４． ＰＢＩ １〜ＰＥ４
４はＰｃｈＭＣ）Ｓ Ｔｒ 、（イッチ群、ｎＡ］１〜
ｎＡ、４４．ｎＢ１１へｎＢ４４はｎｃｈ ＭＯＳ Ｔ
ｒ スイッチ群である。
４はＰｃｈＭＣ）Ｓ Ｔｒ 、（イッチ群、ｎＡ］１〜
ｎＡ、４４．ｎＢ１１へｎＢ４４はｎｃｈ ＭＯＳ Ｔ
ｒ スイッチ群である。
ｉ１〜１８はインバータ、 Ａｌ〜Ａ４１ｄクロスバ−
スイッチの付記線束端子、Ｂｌ〜Ｂ４は列配線東端子。
スイッチの付記線束端子、Ｂｌ〜Ｂ４は列配線東端子。
Ｄ１〜Ｄ４．Ｅｌ〜Ｅ４はスイッチＴｒ制御信号端子で
ある。Ｄ１端子はｎＢ１１ Ｔｒ 群のゲートとイ
ンバータに接続し、インバータの出力はＰＢｉＩＴｒ群
のゲートに接続している。Ｅ１端子はｎＡｌｊＴｒ群の
ゲートとインバータに接続し、インバータの出力はＰＡ
ｕｊ Ｔｒ 群のゲートに接続している。ｎＡ１１
とＰＡｉｌ Ｔｒ 群のドレインはＡ１配線束に、ソ
ースはそれぞれｎ１３ｉ１とＰＢｉｌ Ｔｒ群のドレ
インに接続し、ｎＢ１１とＰＢ１ｉ’ｐｒ群のソースは
それぞれＢ１配線束に接続している。同様な接続ｆｆ１
（１’ｌ返しＡ４． Ｂ４にｎＡ４４．ｎＢ４４゜ＰＡ
４４．ＰＢ４４ Ｔｒスイッチ群を接続するとクロスバ
−スイッチが構成できる。このとき、Ｎ配線に平行して
Ｄ制御信号線を、Ｂ配線束に平行してＥ制御信号線を配
置する。この回路構成をとる事 ６− により制御信号配線数はプロセッサの数Ｎとすると２Ｎ
不しか必要とせず、Ｎが３以上の場合に効果が有る。夕
ｌえばＮ二１６の場合従来方法によれば２５６本の制御
信号線が必要であったが、本発明によれば３２木の制ｉ
ｉ’ｔ４１信号線で十分である。
ある。Ｄ１端子はｎＢ１１ Ｔｒ 群のゲートとイ
ンバータに接続し、インバータの出力はＰＢｉＩＴｒ群
のゲートに接続している。Ｅ１端子はｎＡｌｊＴｒ群の
ゲートとインバータに接続し、インバータの出力はＰＡ
ｕｊ Ｔｒ 群のゲートに接続している。ｎＡ１１
とＰＡｉｌ Ｔｒ 群のドレインはＡ１配線束に、ソ
ースはそれぞれｎ１３ｉ１とＰＢｉｌ Ｔｒ群のドレ
インに接続し、ｎＢ１１とＰＢ１ｉ’ｐｒ群のソースは
それぞれＢ１配線束に接続している。同様な接続ｆｆ１
（１’ｌ返しＡ４． Ｂ４にｎＡ４４．ｎＢ４４゜ＰＡ
４４．ＰＢ４４ Ｔｒスイッチ群を接続するとクロスバ
−スイッチが構成できる。このとき、Ｎ配線に平行して
Ｄ制御信号線を、Ｂ配線束に平行してＥ制御信号線を配
置する。この回路構成をとる事 ６− により制御信号配線数はプロセッサの数Ｎとすると２Ｎ
不しか必要とせず、Ｎが３以上の場合に効果が有る。夕
ｌえばＮ二１６の場合従来方法によれば２５６本の制御
信号線が必要であったが、本発明によれば３２木の制ｉ
ｉ’ｔ４１信号線で十分である。
第５図ＶＣ４ピツトプロセツサを接続する場合のｎＡ］
、Ｉ、 ｎＨｌｌ スイッチ回路を示す。ａｉ、ｂｉ配
置Ｗ間１ｃＮＡｉ、 ＮＨｉスイッチＴｒが直列接続さ
れ、ＮＡｉ のゲートは制御４ぎ号Ｅ１に、ＮＢｉ の
ゲートは制御信号Ｄ１に接続され、１月、Ｅｌの信号が
共に高レベルの場合のみａ１〜ａ４とｂ１〜ｂ４の間の
スイッチＴｒは導通状態にあり、少くとも一方が低レベ
ルなら非導通状態である。
、Ｉ、 ｎＨｌｌ スイッチ回路を示す。ａｉ、ｂｉ配
置Ｗ間１ｃＮＡｉ、 ＮＨｉスイッチＴｒが直列接続さ
れ、ＮＡｉ のゲートは制御４ぎ号Ｅ１に、ＮＢｉ の
ゲートは制御信号Ｄ１に接続され、１月、Ｅｌの信号が
共に高レベルの場合のみａ１〜ａ４とｂ１〜ｂ４の間の
スイッチＴｒは導通状態にあり、少くとも一方が低レベ
ルなら非導通状態である。
又、第５図に示す様にスイッチＴｒ ＮＡ、ｉとＮＢ
ｉを配線ａ、ｂ間に直列接続するとプーアルゲートのＭ
ＯＳ Ｔｒ として動作する為に従来に較べて配線間
寄生容量全減少できる。この為に配線間信号リークが減
少し、クロスバ−スイッチの大容量化が可能となる。
ｉを配線ａ、ｂ間に直列接続するとプーアルゲートのＭ
ＯＳ Ｔｒ として動作する為に従来に較べて配線間
寄生容量全減少できる。この為に配線間信号リークが減
少し、クロスバ−スイッチの大容量化が可能となる。
以上の説、明け４ビツトのプロセッサについて行なった
が、８，１６，３２．６４ピツトのプロセッサの場合で
も行及び列配線束及びスイッチＴｒ全それぞれ９．１７
，３３．６５に増すだけでよい。
が、８，１６，３２．６４ピツトのプロセッサの場合で
も行及び列配線束及びスイッチＴｒ全それぞれ９．１７
，３３．６５に増すだけでよい。
このクロスバ−スイッチを用いる場合、プロセッサの平
均命令実行時間とメモリーの絖出し時間と書き込み時間
の和のＮ＋１倍がほぼ等しくなる時、最も効率よくデー
タ処理ができる。
均命令実行時間とメモリーの絖出し時間と書き込み時間
の和のＮ＋１倍がほぼ等しくなる時、最も効率よくデー
タ処理ができる。
第１図は多重プロセッサの構成概略図、第２図は従来の
クロスバ−スイッチ回路図、第３図は第２図のクロスバ
−スイッチの部分回路図、第４図は不発明英施例のクロ
スバ−スイッチ回路構成部分、第５図は第４図に示した
クロスバ−スイッチの部分回路図、である。 なお図において、 ｎｉｌ〜ｎ４４・・・・・・ＮチャンネルＭＯＳスイッ
チＴｒ群、ｐＨ〜Ｐ４４・・・・・・ＰチャンネルＭＯ
ＳスイッチＴｒ群、ＩＩ〜１１６・・・・・インバータ
、ＡｌＡ４・・・・・行配線束（端子）、Ｂ１〜Ｂ４・
・・・列配線束（端子）、ＣＩｌ〜Ｃ４４・・・・・・
制御信号線（端子）、ａ１〜ａ４・・・・・・行配線、
ｂ１〜ｂ４・・・・・列配線、Ｎｌ−Ｎ４・・・・・・
ＮチャンネルＭＯＳスイッチＴｒ％ｎＡｌ１〜ｎＮ４４
． ｎＢ１１〜ｎＢ４４ ・＝・・−Ｎチャンネルｔ’
Ａ ＯＳ スイッチＴｒ群、ＰＡ１１〜ＰＮ４４１ＰＡ
Ｉ １〜ＰＡ４４・・・・・・ＰチャンネルＭＯＳグー
イッチＴｒ群、１１〜１８・・・・・・インバータ、Ｄ
１〜Ｄ４．Ｅ１〜Ｅ４・・・・制御信号線（端子）、Ｎ
Ａ１〜Ｎ＆５． ＮＢＩ〜ＮＢ５・・・・・Ｎチャンネ
ルＭＯＳスイッチＴｒ、Ｒ，／Ｗ・・・・メモリー制御
用リード・ライト信号線、である。 ９−
クロスバ−スイッチ回路図、第３図は第２図のクロスバ
−スイッチの部分回路図、第４図は不発明英施例のクロ
スバ−スイッチ回路構成部分、第５図は第４図に示した
クロスバ−スイッチの部分回路図、である。 なお図において、 ｎｉｌ〜ｎ４４・・・・・・ＮチャンネルＭＯＳスイッ
チＴｒ群、ｐＨ〜Ｐ４４・・・・・・ＰチャンネルＭＯ
ＳスイッチＴｒ群、ＩＩ〜１１６・・・・・インバータ
、ＡｌＡ４・・・・・行配線束（端子）、Ｂ１〜Ｂ４・
・・・列配線束（端子）、ＣＩｌ〜Ｃ４４・・・・・・
制御信号線（端子）、ａ１〜ａ４・・・・・・行配線、
ｂ１〜ｂ４・・・・・列配線、Ｎｌ−Ｎ４・・・・・・
ＮチャンネルＭＯＳスイッチＴｒ％ｎＡｌ１〜ｎＮ４４
． ｎＢ１１〜ｎＢ４４ ・＝・・−Ｎチャンネルｔ’
Ａ ＯＳ スイッチＴｒ群、ＰＡ１１〜ＰＮ４４１ＰＡ
Ｉ １〜ＰＡ４４・・・・・・ＰチャンネルＭＯＳグー
イッチＴｒ群、１１〜１８・・・・・・インバータ、Ｄ
１〜Ｄ４．Ｅ１〜Ｅ４・・・・制御信号線（端子）、Ｎ
Ａ１〜Ｎ＆５． ＮＢＩ〜ＮＢ５・・・・・Ｎチャンネ
ルＭＯＳスイッチＴｒ、Ｒ，／Ｗ・・・・メモリー制御
用リード・ライト信号線、である。 ９−
Claims (1)
- 基板上に形成した複数Ｉ固のプロセッサと該プロセッサ
と同数もしくは多数のメモリーを含み、該プロセッサと
該メモリー間を制御手段を有するクロスバ−スイッチを
介して接続した半導体集積回路装置において、前記クロ
スバ−・スイッチは一導電型絶縁ゲート電界効果トラン
ジスタを２個直列接伏した構成と、逆導電型絶縁ゲート
電界効果トランジスタを２個直列接成した構成とが並列
接続されて前記メモリーの入出力配線と前記プロセッサ
の入出力配線間に接続され、さらにそれぞれの前記クロ
スバ−スイッチの制御信号がそれぞれの前記−導電型絶
朦ゲート電界効果トランジスタのゲートに浅硯され、前
記制御信号と逆相の制御信号が前記逆導電型絶縁ゲート
電界効果トランジスタのゲートに接続されていることを
特徴とするクロスバ−スイッチを有する半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975982A JPS59109966A (ja) | 1982-12-15 | 1982-12-15 | クロスバ−スイツチを有する半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21975982A JPS59109966A (ja) | 1982-12-15 | 1982-12-15 | クロスバ−スイツチを有する半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59109966A true JPS59109966A (ja) | 1984-06-25 |
Family
ID=16740551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21975982A Pending JPS59109966A (ja) | 1982-12-15 | 1982-12-15 | クロスバ−スイツチを有する半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109966A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241645A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 演算処理装置 |
| JPH01241648A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 情報処理装置 |
| JPH02501792A (ja) * | 1987-10-16 | 1990-06-14 | ディジタル イクイプメント コーポレーション | クロスバースイッチ採用コンピュータ相互結合カプラ |
| US5339396A (en) * | 1987-11-18 | 1994-08-16 | Hitachi, Ltd. | Interconnection network and crossbar switch for the same |
| JP2011526031A (ja) * | 2008-06-27 | 2011-09-29 | マーベル ワールド トレード リミテッド | ワイヤレス機能性を有する固体ディスク |
-
1982
- 1982-12-15 JP JP21975982A patent/JPS59109966A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501792A (ja) * | 1987-10-16 | 1990-06-14 | ディジタル イクイプメント コーポレーション | クロスバースイッチ採用コンピュータ相互結合カプラ |
| US5339396A (en) * | 1987-11-18 | 1994-08-16 | Hitachi, Ltd. | Interconnection network and crossbar switch for the same |
| US5517619A (en) * | 1987-11-18 | 1996-05-14 | Hitachi, Ltd. | Interconnection network and crossbar switch for the same |
| JPH01241645A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 演算処理装置 |
| JPH01241648A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 情報処理装置 |
| JP2011526031A (ja) * | 2008-06-27 | 2011-09-29 | マーベル ワールド トレード リミテッド | ワイヤレス機能性を有する固体ディスク |
| US8719485B2 (en) | 2008-06-27 | 2014-05-06 | Marvell World Trade Ltd. | Solid-state disk with wireless functionality |
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