KR870003572A - 반도체 집적회로 및 시스템 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 NAND게이트의 기본 논리회로 배열설계를 도시한 도면.
제2도는 추가 직접 게이트 연결을 갖는 여러 게이트 설계를 도시한 도면.
제3도는 제1도에 주소 전도 통로 설계를 추가한 도면.

Claims (42)

  1. 별개의 불연속 장소(10S)에 다수의 논리회로(10)와 각각 그 전도상태가 선택가능한 직접 연결통로(14A, B, C, F)를 허용하는 논리회로 입력과 출력사이의 제한된 신호번역시스템(14)모두로 형성된 부분(300)을 포함하며 이들 통로가 전술한 각 논리회로를 위해 그 출력으로부터 제1세트의 다른 논리회로 입력으로 그리고 그 입력으로부터 제2세트의 다른 논리회로 출력으로 연장되고 모든 논리회로 세트 각각 유일한 바을 특징으로 하는 주문식 배치가능 반도체 집적회로.
  2. 제1항에 있어서, 몇몇 논리회로의 입력 및 출력이 다수 논리회로에 봉사하기 위해 입출력 장치(310)로 연장되는 선택가능의 연결통로(L1-L5, D1-D6)를 가지며, 전술한 한논리회(10R)로 중 적어도 나머지에 대한 세트(FS,SS) 각각이 적어도 세개의 다른 논리회로(10R)를 포함함을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 적어도 전술한 각 나머지 논리회로(10R)를 위해 제1(FS)및 제2 세트가 전술한 한두 논리회로를 공통으로 포함함을 특징으로 하는 집적회로.
  4. 제3항 또는 4항에 있어서, 적어도 전술한 몇몇 나머지 논리회로(10R)를 위해 제1및 제2세트(FS, SS)각각이 공통이 아닌 두 개의 게이트를 포함함을 특징으로 하는 집적회로.
  5. 전술한 항중 어느 한항에 있어서, 전술한 논리회로(10)가 열과 행으로 배열되며, 전술한 다른 한 논리회로(10R)의 제1 및 제2세트 중 하나내에 있는 전술한 논리회로 각각이 다른 논리회로(10R)에서와 같은 열내에 있으며, 다른 회로에 열이 인접된 두 논리회로가 있는 때에 이들이 전술한 제1및 제2세트중 상이한 세트내에 있게됨을 특징으로 하는 직접회로.
  6. 제5항에 있어서, 동일한 열내의 그리고 전술한 논리회로 제1및 제2세트 중 어느 하나내의 전술한 다른 논리회로가 같은 열에 전술한 논리회로 다음에 있음을 특징으로 하는 집적회로.
  7. 앞선 형중 어느 한항에 있어서, 전술한 논리회로(10)가 열과 행으로 배열되어지고, 전술한 다른 논리회로(10R)의 제1및 제2세트 모두 내에 있는 전술한 각 논리회로(FS, SS)가 다른 논리회로(10R)와 같이 동일행내에 인접하여 있음을 특징으로 하는 집적회로.
  8. 제5, 6 또는 7항에 있어서, 행내에서 인접한 전술한 논리회로(FS, SS)중 적어도 몇몇이 이들 출력으로의 접근에 관계하여 전술한 이들의 장소에서 마주 향하여 위치됨을 특징으로 하는 집적회로.
  9. 제8항에 있어서, 마주 향하여 형성된 논리회로가 각 행내서 교대하여 발생되며 각 열내에서도 유사하게 형성되어짐을 특징으로 하는 집적회로.
  10. 전술한 항중 어느 한항에 있어서, 다른 한 신호번역시스템(50)을 포함하고, 시스템이 직접 연결통로(14A, B, C)를 통하여 관계될 수 있는 것보다 많은 전술한 장소를 횡단하는 적어도 다른 한 직접 연결통로(50R, C) 연장부를 가지며, 논리회로(10)의 또 다른 입력연결과 논리회로의 또 다른 출력 연결통로가 전술한 직접 연결통로(14A, B, C, F)와 유사한 방법으로 각각 선택가능하고, 전술한 또 다른 연결통로가 전술한 다른 직접 연결통로로 부리 브랜치를 구성함을 특징으로 하는 집적회로.
  11. 제10항에 있어서, 전술한 브랜치를 구성하는 전술한 또 다른 입력 연결통로(14D, E)와 또 다른 출력 연결통로(52G, H)가 논리회로. 2개이며, 전술한 다른 신호 번역시스템(50)이 전술한 다수의 다른 직접 연결통로를 가지며, 이들중 몇몇 통로(50R)가 전술한 장소(10S)의 매트릭스 배열중 열사이에 연장되고 나머지(50C)가 전술한 장소의 행사이에 연장되며, 전술한 각 장소에서의 또 다른 입력연결통로(52R, C-14D, E)와 또 따른 출력 연결통로가 전술한 다른 직접 연결통로의 열과 행배열 각각에 하나인 유일한 상응의 결합으로 브랜치되어짐을 특징으로 하는 집적회로.
  12. 제10 또는 12항에 있어서, 전술한 다른 직접 연결통로의 적어도 몇몇개가 별개로 떼어진 세그먼트(53)을 포함함을 특징으로 하는 집적회로.
  13. 제10, 11 또는 12항에 있어서, 전술한 다른 직접연결통로의 열배열(50R)및 행배열(50C)들이 전술한 유일한 결합이 적용되는 전술한 논리회로(10)를 통하여 서로서로 연결가능함을 특징으로 하는 집적회로.
  14. 전술한 항중 어느 한항에 있어서, 모든 선택가능 연결통로(14, 52) 각각이 통로에 기여되는 회로소자(24)를 포함하며 그 주문 전도상태가 배치의 전기신호 또는 신호조건의 적용에 의해 변경될 수 있고, 전술한 각회로소자(24)가 관련된 또 다른 회로(32)를 가지며, 이같은 회로에 의하여 전술한 배치 전기신호의 적용으로 상태가 조절되고 전도주소통로(22R, C)가 배치될 회로소자를 갖는 또 다른 회로(32)의 상태를 조절하는 때 에너지를 주입시키기 위해 전술한 부분(300)을 횡단함을 특징으로 하는 집적회로.
  15. 제14항에 있어서, 각 논리회로의 모든 입력(14)과 선택가능한 출력을 위한 전술한 회로소자(24)와 이에 관계한 또 다른 회로(32)가 상응하는 게이트회로(10)에 인접하여 배치되며 전술한 상응하는 장소(10S)내에 포함됨을 특징으로 하는 집적회로.
  16. 제14 또는 15항에 있어서, 전술한 장소에서 선택가능한 연결통로(14,52)의 수와 상응하는 숫자의 프로그램 전도통로를 포함하며, 전술한 선택된 연결통로에 대해 배치 전기신호의 적용을 발생시키도록 하고, 전술한 프로그램 전도통로(42)가 논리회로를 통하여 횡단되며 전술한 각 장소(10S)내로 브랜치됨(43)을 특징으로 하는 집적회로.
  17. 제13 또는 14항에 있어서, 동시발생-신호-동작의 전술한 전도주소통로(42)가 다수 그룹내에 존재하며 각 장소에서의 선택가능 연결통로 각각이 배치신호 상태조건을 발생시키기 위해 연결을 코드함을 특징으로 하는 집적회로.
  18. 제14-17항까지의 항중 어느 한항에 있어서, 전술한 회로소자 각각이 적용된 배치 전기신호에 의해 바꿀 수 없는 비-전도 상태로 만들어짐을 특징으로 하는 집적회로.
  19. 제18항에 있어서, 전술한 또 다른 회로 각각이 관계한 전도링크(24)와 연속하여 연결된 능동회로소자(32)를 포함하며, 전술한 능동회로소자(32)가 전술한 배치 전기신호를 통과시키도록 전술한 주소통로(50R, 50C)로부터의 신호에 의해 전도되도록 만들어짐을 특징으로 하는 집적회로.
  20. 제14-17까지의 항중 어느 한항에 있어서, 전술한 회로소자가 전도제어 연결을 가지며 전술한 배치전기신호를 적용한 후에 전도상태가 바뀌어질 수 있도록 남아있는 능동회로성분을 포함함을 특징으로 하는 집적회로.
  21. 제20항에 있어서, 능동회로성분이 트랜지스터를 포함하며, 전술한 또 다른 회로 각각이 관련된 능동회로성분(124)의 전도제어 연결로 연결 또는 봉통회로소자(132)를 포함하고, 전술한 능동회로소자(132)가 실제로 전도되는 때 배치전기신호 조건을 제공하도록 전술한 주소통로로부터의 신호를 사용하여 전도가 가능해지도록 만들어짐을 특징으로 하는 집적회로.
  22. 제20 또는 21항에 있어서, 능동회로소자(132)가 펄스신호에 의해 전도되어진 이후에 전도상태로 그대로 남아 있도록함을 특징으로 하는 집적회로.
  23. 제22항에 있어서, 능동회로소자(132)가 충전 트랩형을 갖는 전계효과 트랜지스터임을 특징으로 하는 집적회로.
  24. 제20, 21 또는 22항에 있어서, 전술한 능동회로 성분(124)이 배치된 전도상태를 유지하도록 전술한 배치 전기신호의 반복된 적응을 요구함을 특징으로 하는 집적회로.
  25. 제24항에 있어서, 능동회로성분이 전술한 에너지 주입 전기신호의 주기적인 적용 사이에서 적절한 전도상태를 유지하기 위해 그 자신의 정전용량의 존하는 전계효과 트랜지스터이며, 전술한 또 다른 회로가 전계효과 스워칭트랜지스터형임을 특징으로 하는 집적회로.
  26. 제20 또는 21항에 있어서, 능동회로성분이 쌍극형 트랜지스터(424)이며 전술한 또 다른 회로(420)가 트리거할 수 있는 전도상태 셀팅형임을 특징으로 하는 집적회로.
  27. 제26항에 있어서, 전술한 또 다른 회로가 두 개의 베이스-콜렉트연결 보조 트랜지스터(420A, B)를 갖는 쌍극형회로이며, 전술한 또 다른 회로가 전술한 베이스-콜렉터 연결에 적용되는 전압을 조정하고 또 다른 회로(422)의 스위칭에 요구되는 전압조건을 세트하며 능동회로 성분을 전도상태로 세트하도록 봉사하는 쌍극형 트랜지스터(422)를 포함함을 특징으로 하는 집적회로.
  28. 전술한 항중 어느 한항에 있어서, 각 논리회로가 단임 역전 논리기능을 수행하기 위한 단일 출력 논리게이트임을 특징으로 하는 집적회로.
  29. 제28항에 있어서 논리회로 각각이 입력 목적을 위한 전술한 선택가능 연결통로보다 적은 숫자의 동작 입력을 가지며, 이들 선택가능 연결통로가 상응하는 동작입력에 관계한 그룹의 한통로 선택을 위해 각각 상이한 동작입력으로 연결되는 그룹내에 있음을 특징으로 하는 집적회로.
  30. 제29항에 있어서, 입력 목적을 위한 선택가능 연결통로(114A)의 적어도 하나가 전술한 한 그룹이상에서 존재함을 특징으로 하는 집적 회로.
  31. 제26 또는 28항에 있어서, 능동회로성분을 구성하는 쌍극형 트랜지스터가 NAND논리게이트 트랜지스터(410)을 위한 입력단계이며, 이와 같은 트랜지스터 제어전극이 앞선 트랜지스터(424)의 에미터-콜렉터회로 내에서 연결되어짐을 특징으로 하는 집적회로.
  32. 앞선 항중 어느 한항에 있어서, 전술한 부분으로부터 연장된 논리회로 입출력(L1-L5, D1-D6)에 연결되어 형성된 입출력회로(310)를 포함하며, 전술한 입출력회로(310)가 각각 전술한 논리게이트 매트릭스 배열의 상이한 면에 봉사하는 셀(310A-D)을 포함함을 특징으로 하는 집적회로.
  33. 제32항에 있어서, 전술한 셀(310A-D) 각각이 신호가 논리회로 입력으로 갈 수 있거나 논리회로 입력으로부터 나올 수 있는 제1상태와 제2상태사이에 배치가능한 서브셀(330)을 포함함을 특징으로 하는 집적회로.
  34. 제33항에 있어서, 논리셀 배열중 가장 가장자리 셀의 출력으로 연결된 서브셀(330)이 논리회로의 다음 셀에 연결되어짐을 특징으로 하는 집적회로.
  35. 제33 또는 34항에 있어서, 전술한 서브셀(330)이 논리회로 입력과 출력을 갖는 유일한 그룹으로 연결되며 봉사된 논리회로 입출력보다 적은 숫자의 서브셀이 있음을 특징으로 하는 집적회로.
  36. 제33, 34 또는 35항에 있어서, 배열의 두 인접한 면에서 선택된 서브셀의 연결을 상호연결시키는 것도 통로(320A-D)를 더욱더 포함함을 특징으로 하는 집적회로.
  37. 논리회로 입출력이 상이한 상호연결을 포함하는 선택적 배치가 어떤 전지시스템가능의 상이한 수행을 가능하게 하는 다수의 논리회로, 재배치 가능 집적회로에 한정신호(defining siganls)을 제공하여 재배치 가능 집적회로(600)가 요구되는 배치를 채택하기 위해 응답하도록 하기 위한 장치, 그리고 재배치가 집적회로로부터 신호를 사용하기 위한 장치(610)를 갖는 재배치가능의 반도체 집적회로(600)을 포함하는 전자시스템.
  38. 제37항에 있어서, 신호를 제공하기 위한 장치가 상이한 배치 각각에 대해 선택적으로 전술한 배치 대표신호를 제공하기 위해 판독가능한 저장시스템(602)을 포함하며, 어느 배치가 요구되는지에 따라 저장시스템을 주소하기 위한 장치(550, 608)를 더욱 더 포함함을 특징으로 하는 시스템.
  39. 제37 또는 제38항에 있어서, 전체 시스템 기능에 관계하여 연속/병행처리를 위해 이들 사이에 버스신호 번역제공(805, 905)을 갖는 다수의 재배치가능 집적회로를 포함함을 특징으로 하는 시스템.
  40. 제39항에 있어서, 각 재배치 가능 집적회로(600)가 자신의 저장장치(602)를 포함함을 특징으로 하는 시스템.
  41. 제38, 39 또는 40항에 있어서, 각 저장장치, 배치 데이타를 주소하고 기록하기 위한 또다른 신호번역 준비(914, 918)를 포함함을 특징으로 하는 시스템.
  42. 제37-41까지의 항중 어느 한항에 있어서, 각 재배치가능 칩이 제1-36까지의 항중 어느 한항에 청구된 바와 같음을 특징으로 하는 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860007611A 1985-09-11 1986-09-10 배치가능한 반도체 집적회로 KR950015009B1 (ko)

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