JPS59181724A - ゲ−トアレイｌｓｉ装置 - Google Patents

ゲ−トアレイｌｓｉ装置

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JPS59181724A
JPS59181724A JP58053613A JP5361383A JPS59181724A JP S59181724 A JPS59181724 A JP S59181724A JP 58053613 A JP58053613 A JP 58053613A JP 5361383 A JP5361383 A JP 5361383A JP S59181724 A JPS59181724 A JP S59181724A
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Japan
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circuit
transistor
gate
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gate array
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JP58053613A
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Yuki Shimauchi
島内　由記
Katsuji Hirochi
広地　勝治
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、ゲートアレイＬＳＩ装置に関し、特に内部ゲ
ート回路として入力部にＰ　Ｎ　Ｐ　影）ランジスタを
用いかつ出力部にオフバッファ回路を付加した回路を用
いることにより酬１」・１（１投計の自由度を増大した
ゲートアレイＬＳＩ４・ソ１βにし１する。
（２）技術の背景 最近、電子デバイスの低コスト化および高倍コニＩ化を
図るため、半導体集積回１６１の大足礁化が進められて
いる。半導体４！６積回路の犬１．ｌ、１．セさ化に１
４ｊｔじてチップ内配線が長くなりかつ配厭８　、ｆｉ
”ｉが増加するため内部ゲート回路等のスイッチングス
ピードに悪影響を与えている。特に、ゲートアレイＬＳ
Ｉ装置においては、チ、ブ内１配線はＣＡＤ（Ｃｏｍｐ
ｕｔｅｒ　Ａｉｄｅ４　Ｄｅｓｉｇｎ　）　　システム
による自動配線処理によって決定されているため内部配
線の長さを特定することが内情１「となっている。また
、１つの内部ゲート回路の出力に接続される他のゲート
回路の数の最大１１αすなわち最大ファンアウト数も特
定することが困卸となっている。したがって、ゲートア
レイＬＳＩ装置のｌｉ滴埋設計の自山皮を増大させるた
めには配線長およびファンアウト数の変動等によってス
イッチングスピード等が悪影響を受けないような内部ゲ
ート回路を用いることか望ましい。
り３）従来技術と問題点 第１図は、従来形のゲートアレイＬＳＩ装置に用いられ
ていた内部ゲート回路の構成を示す。同図の回路は、入
力ゲート回路を構成するＮｐＮ形のマルチエミッタトラ
ンジスタＱ４、出力回路用のＮＰＮ形インバータトラン
ジスタＱ２、および抵抗Ｒ４，Ｒ２，Ｒ３等によって構
成される。
第１図の回路においては、トランジスタＱ１　の各エミ
ッタに入力される入力信号工Ｎ、工Ｎ２および工Ｎ３の
内部なくとも１つが低レベルの場合は電源Ｖ。。から抵
抗Ｒ１を介して流れる電流が低レベルとされたエミ、り
に流れ込み、トランジスタＱ、のコレクタが低レベルと
なる。したがって、トランジスタＱ２はカットオフし出
力信号ＯＵＴは高レベルとなる。これに対して、すべて
の入力信号工Ｎ、工Ｎ　および工ＮＳが高レベルである
場合は、トランジスタＱ１　のコレクタ電圧が同レベル
となりトランジスタＱ２がオンとなる。したがって、出
力信号ＯＵＴは低レベルとなる。
第２図は、従来形のゲートアレイＬＳＩ」装置に用いら
れている内部ゲート回路の他の例を示す。
同図の回路が第１図の回路と異なるところは、入力マル
チエミッタトランジスタＱ５と出力インバータトランジ
スタＱ５との間にＮＰＮ形のバッファ用トランジスタＱ
４を挿入して出力インバータトランジスタＱ５　　の駆
動能力を、！ηめ容量負荷等によってスイッチングスピ
ードが低下することをある程度防止した点にある。
しかしながら、第１図および？Ｎ２図に示される従来形
の内部ゲーＨＬ′Ｉ回路においては、入力回路がマルチ
エミッタトランジスタで構成されているため、電源Ｖ。
。から該マルチエミッタトランジスタのエミッタを介し
て入力端子側に多量の電流を流す必要があり前段のゲー
ト回路のファンアラ＋４ｒが大きくできないという不都
合があった。また、これらの従来形の内部ゲート回路に
おいては出力回路が１個のインバータトランジスタで構
成されているため出力信号の立下がり時間はまだしも立
上がり時間が負荷容量によって大幅に変動するという不
都合があった。このような不都合のため従来形のゲート
アレイＬＳＩ装置においては論理設計の自由度がかなり
制限されていた。
（４）発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
複数のＴＴＬ内部ゲート回路を有するゲートアレイＬＳ
Ｉ装置において、入力回路にＰＮＰ形トランジスタを用
いかつ出力回路にオフバッファ回路を付加するという構
想に基づき、各ＴＴＬ内部ゲート回路のスイッチングス
ピードの容量依存性およびファンアウト数への依存性を
少なくすると共に単位ゲート回路あたりのファンアウト
数を増大できるようにし、もってゲートアレイＬＳＩ装
置の論理設計の自由度を増大することにある。
（５）発明の構成 そしてこの目的は、本発明によれば複数のＴＴＬ内部ゲ
ート回路を有するゲートアレイＬＳＩ装置において、該
ＴＴＬ内部ゲート回路は、互に並列接続され各々のベー
スに入力信けが印加される単数または複数のＰＮＰ形ト
ランジスタ、該ＰＮＰ形トランジスタの共通エミッタに
ベースが接続された第１のＮＰＮ形トランジスタ、およ
び、ベースが該第１のＮＰＮ形トランジスタのエミッタ
に接続されインバータ動作を行なう第２のＮＰＮ形トラ
ンジスタとベースが該第１のＮＰＮ形トランジスタのコ
レクタに接続されかつ該第２のＮＰＮ形トランジスタと
トーテムポール４；φ続された第３のＮＰＮ形トランジ
スタとを有する出カッく２７７回路を具備することを特
徴とするゲートアレイＬＳＩ装置を提供することによっ
て達成される。
（６）発明の実施例 以下、図面により本発明の詳細な説明する。
第３図は、本発明の１実施例に係わるゲートアレイＩＩ
Ｓ工装置に用いられるＴＴＬ内部ゲート回路の構成を示
す。同図の回路は、コレクタとエミッタがそれぞれ並列
接続されたＰＮＰ形入力トランジスタＱ６−１＋　・・
・＋Ｑ６−ｍｌ　　これらの入力トランジスタの共通エ
ミッタにベースが接続されたＮＰＮ形トランジスタＱ７
、トランジスタＱ７　のエミ。
りにベースが接続されかつエミッタが設置されたｙｐＮ
３ｆｌインバータトランジスタＱ９およびトランジスタ
Ｑ７のコレクタにベースが接続されエミ、夕がダイオー
ドＤ１を介してインバータトランジスタＱ９　　のコレ
クタに接続された一オフバッファ用ＮＰＮ形トランジス
タＱ８等によって構成される。なお、トランジスタＱ７
．４　ＱＢＴ　Ｑ９はともにショットキバリアダイオー
ド付きのトランジスタが用いられる。
第６図の回路においては、入力信号工Ｎ１．・・・。
工Ｎｍの内部なくとも１つが低レベルであれば、入力Ｐ
ＮＰ形トランジスタＱ６１＋・・・＋Ｑ６−の内部なく
とも１つがオンとなり、次段のトランジスタＱ７のベー
スを低レベルに引下げる。したがってトランジスタＱ、
７は力、トオフ肱出力段のインバータトランジスタＱ９
　のベースは抵抗Ｒ１１によって低レベルとされかつオ
フバッファ用トランジスタＱ８のベース電圧は抵抗Ｒ１
ｏによって高レベルとされる。このため、トランジスタ
Ｑ、が力、トオフしかつトランジスタＱ８がオンとなる
から出力信号ＣＩＵＴすなわちトランジスタＱ、のコレ
クタ電圧は高レベルとなる。これに対して、入力信号Ｘ
Ｎ１．・・・、ＩＮ、ｎがすべて高レベルの場合は入力
ＰＮＰ形トランジスタＱ６−１＋・・・＋　Ｑ６−ｍが
すべてカットオフする。そのため、電源■。０から抵抗
Ｒ２を介してトランジスタＱ７　のベースに電流が流れ
こみトランジスタＱ７がオンとなる。これにより、イン
バータトランジスタＱ９がオン、オフバッファ用トラン
ジスタＱ８がオフとなり出力電圧ＯＵＴは低レベルとな
る。このようにして、第３図の回路はナントゲートとし
てｐＨ）作する。
第４図は、第６図のゲート回路と第１図または第２図の
ゲート回路の負荷容１ｍ　ＯＬの変見Ｊに対するスイッ
チング時間ｔｐｄの変化状部を示すものである。なお、
ここでスイッチング時間ｔ　ｐ　ａは出力信号ＯＵＴの
立上がり時間ｔｐＬＨと立下がり時間ｔｐＨＬとの平均
値を示すものである。第４図から明らかなように、本発
明の１実施例に係わるゲートアレイＬＳＩ装置に用いら
れている内部ゲート回路、すなわち第３図の回路は、従
来形のゲートアレイＬＳＩ装置に用いられている内部ゲ
ート回路すなわち第１図または第２図の回路に比較して
負荷容量ＯＬの変動に対するスイッチング時間ｔｐ□の
変動が極めて少ないことがわかる。その理由は、第３図
の回路においては出力段にオフバ。
７７回路が付加されており、このオフバッファ回路によ
り出力信号ＯＵＴの立上がり時間の容量依存性が極めて
少なくされているからである。すなわち、出力信号ＯＵ
Ｔの立下がり時はインバータトランジスタＱ、がオンと
なることによって急速に立下がると共に、立上がり時に
はトランジスタＱ８がオンとなることによって負荷容量
を急速に充電することが可能なためである。なお、抵抗
Ｒ４２は保護用の抵抗であってその抵抗値は通常非常に
小さな値とされるから、この抵抗Ｒ１２が出力信号ＯＵ
Ｔの立上がり時間に影響を与えることは少ない。
また、第６図の回路においては、入力トランジスタとし
てマルチニックトランジスタを用いるのではなく’ＰＮ
Ｐ形トランジスタを用いてそのベースに入力信号を印加
するようにしたから、ゲート回路の入力側から該ゲート
回路に接続される前段の回路の出力段に流れ込む電流を
極めて少なくすることが可能となり、したがって各ゲー
ト回路の最大ファンアウト数を大幅に増加することが可
能となる。例えば、従来形の回路ではファンアウト数が
５程度であったものが第３図の回路においては１０程度
に増加することが可能となる。
なお、第６図１′の実施例においてはトランジスタＱ６
−１＋・・・＋　Ｑ６−ｍとしてＰＮＰ形トランジスタ
を、トランジスタＱ７．Ｑ８およびＱ９　としてＮＰＮ
形トランジスタを用いたが、これらのトランジスタの内
ＰＮＰ形トランジスタをＮＰＮ形トランジスタに、ＮＰ
Ｎ形トランジスタをＰＮＰ形にセき代えた回路を構成す
ることも可能であることは明らかである。
（７）発明の効果 このように、本発明によれば、特にゲートアレイＬＳＩ
装置に用いられる内部ゲート回路の入力段にＰＮＰ形ト
ランジスタを用いかつ出力段にオフバッファ回路を追加
したから、各ゲート回路のスイッチングスピードの容量
依存性が小さくなりかつ最大ファンアウト数を増加させ
ることが可能となる。したがって、ゲートアレイＬＳＩ
装置の内部配線の長さによる基本ゲート回路のスイッチ
ングスピードがばらつくことが少なくなりかつ各基本ゲ
ートの最大ファンアウト数に余裕が生じ、論理設計の自
由度が大幅に増大し設計者の負担を軽減すると共にＬＳ
Ｉ装置の信頼性を向上することが可能となる。
【図面の簡単な説明】
第１図および第２図は、従来形のゲートアレイＬＳＩ装
置に用いられていた内部ゲート回路の構成を示す電気回
路図、 第６図は、本発明の１実施例に係わるゲートアレイＬＳ
Ｉ装置に用いられている内部ゲート回路の構成を示す電
気回路図、そして 第４図は、第６図の回路の特性を従来形の回路と比較し
て説明するためのグラフである。 Ｑｌ　ｒ　Ｑ３　”　マルチエミッタトランジスタ、Ｑ
２　ｒ　Ｑ４．　Ｑ５＋　Ｑ、、　Ｑ８．　Ｑ９　：　
Ｎ　Ｐ　Ｎノ＋１　トランジスタ、 Ｑ６−１１　’・・、Ｑ６−ｍ　：ＰＮＰ形トランジス
タ、Ｄ、：ダイオード Ｒ１，Ｒ２，・・・１Ｒ１２”抵抗。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士山口ｌ２ 第１　図 第３ヌ１ 第４図 負荷容量（ＣＬ） 手続補正書 昭和５９年ｑ月工０日 特許庁長官　若杉和　夫殿 １、事件の表示 昭和５８年　特許願　第０５３６１３号２、発明の名称 ゲートアレイＬＳＩ装置 ３、補正をする者 事４件との関係　　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 （外　　３　る） ５　補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明卸１書
の「発明の詳細な説す」」の欄６、補正の内容 （１）明組嚇の［特ｒＦＭ求の）ｉｌ囲」を別紙のとお
り補正する。 （２）明細書第５頁第１９行から第６頁第１３行に「そ
してこの目的は、・・・・・ノ蚕５．Ｖさ７しる。」と
あるのを「そしてこの目的は、本兄明によｆＬば、複数
の内部ゲート回路を有するゲートアレイＬＳ、［装置に
おいて、該内部ゲート回路は、ベースに入力信号が印加
さｎるＰＮＰ形［ランンスタ、該ＰＮＰ形トランジスタ
のエミッタにベースが接続さｎだ第１のＮＰＮ形トラン
ジスタ、および、該第１のＮＰＮ形トランジスタのエミ
ッタに１９制御さ１．出力幸手より電荷を引き抜く第２
のＮＰＮ形トランジスタと該第１のＮ　Ｐ　Ｎ形トラン
ジスタのコレクタにより制御さ扛かつ該第２のＮＰＮ形
トランジスタと直列に設けら牡−〔出力端子に充電電Ｋ
ｋ供給する第３のＮＰＮ形トランジスタとを有する出力
バッファ回路を具備することを特徴とスルケートアレイ
ＬＳＩ装置を提供することによって達成さｎる。」と補
正する。 ７　添付鉦類の目録 罷工特許請求の範囲　　　　　　１通 ２、特許請求の範囲 複数の内部ゲート回路金有するゲートアレイＬＳＩ装置
において、該内部ケート回路は、ベースに入力信号が印
加さｎるＰＮＰ形トランジスタ、該ＰＮＰ形トランジス
タのエミッタにベースが接続さｆＬだ第１のＮＰＮ形ト
ランジスタ、および、形トランジスタと該第１のＮＰＮ
形トランジスタ有する出力バッファ回路を具備すること
を特徴とするゲートアレイＬＳＩ装置。

Claims (1)

    【特許請求の範囲】
  1. 複数のＴＴＬ内部ゲート回路を有するゲートアレイＬＳ
    Ｉ装置において、該ＴＴＬ内部ゲート回路は、互に並列
    接続され各々のベースに入力信号が印加される単数また
    は複数のＰＮＰ形トランジスタ、該ＰＮＰ形トランジス
    タの共通エミッタにベースが接続された第１のＮＰＮ形
    トランジスタ、および、ベースが該第１のＮＰＮ形トラ
    ンジスタのエミッタに接続されインバータ動作を行なう
    第２のＮ　Ｐ　Ｎ形）ランジスタとベースが該第１のＮ
    ＰＮ形トランジスタのコレクタに接続されかつ該第２の
    ＮＰＮ形トランジスタとトーテムポール接続された第６
    のＮＰＮ形トランジスタとを有する出カバ、ファ回路を
    具備することを特徴とするゲートアレイＬＳＩ装置。
JP58053613A 1983-03-31 1983-03-31 ゲ−トアレイｌｓｉ装置 Pending JPS59181724A (ja)

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US06/938,342 US4689502A (en) 1983-03-31 1986-12-03 Gate array LSI device using PNP input transistors to increase the switching speed of TTL buffers

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