JPS5830233A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPS5830233A JPS5830233A JP56128468A JP12846881A JPS5830233A JP S5830233 A JPS5830233 A JP S5830233A JP 56128468 A JP56128468 A JP 56128468A JP 12846881 A JP12846881 A JP 12846881A JP S5830233 A JPS5830233 A JP S5830233A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＴＴＬ回路などのトランジスタ回路に係り、
特に出力トランジスタのプルダウン回路に関する。
特に出力トランジスタのプルダウン回路に関する。
ＴＴＬ（）ランジスタ・トランジスタ・ロジック）回路
の主反転増幅部は通常第１図に示すようにトランジスタ
Ｑ、〜Ｑ４、抵抗Ｒ１〜Ｒ３、プルダウン回路ＰＤから
なり、入力ＩＮと逆相の出力ＯＵＴを生じる。即ち入力
ＩＮがＨ（高）レベルならトランジスタ回路従ってＱ、
オン、トランジスタＱｓ、Ｑ４オフ、出力ＯＵＴはＬ（
低）レベルとなり、逆に入力ＩＮがＬレベルならトラン
ジスタＱｔ−Ｑｔオフ、Ｑｓ。
の主反転増幅部は通常第１図に示すようにトランジスタ
Ｑ、〜Ｑ４、抵抗Ｒ１〜Ｒ３、プルダウン回路ＰＤから
なり、入力ＩＮと逆相の出力ＯＵＴを生じる。即ち入力
ＩＮがＨ（高）レベルならトランジスタ回路従ってＱ、
オン、トランジスタＱｓ、Ｑ４オフ、出力ＯＵＴはＬ（
低）レベルとなり、逆に入力ＩＮがＬレベルならトラン
ジスタＱｔ−Ｑｔオフ、Ｑｓ。
Ｑ４オン、出力ＯＵＴはＨレベルとなる。プルダウン回
路ＰＤは出力段トランジスタＱ２がオンからオフになる
ときにそのベース電荷を排出し、該トランジスタのター
ンオフ従って出力０ＵＴＯＬからＨへの立上シを速める
ものである。
路ＰＤは出力段トランジスタＱ２がオンからオフになる
ときにそのベース電荷を排出し、該トランジスタのター
ンオフ従って出力０ＵＴＯＬからＨへの立上シを速める
ものである。
同様な機能を持つのは抵抗Ｒ３で、これはトランジスタ
Ｑ４がオフするときそのベース電荷を排出してそのター
ンオフ従って出力ＯＵＴのＨからＬへの立下り・を速め
る。
Ｑ４がオフするときそのベース電荷を排出してそのター
ンオフ従って出力ＯＵＴのＨからＬへの立下り・を速め
る。
プルダウン回路ＰＤは２端子回路網、簡単にはＲ３と同
様に抵抗で構成される。しかしこの場合は次の問題があ
る。
様に抵抗で構成される。しかしこの場合は次の問題があ
る。
抵抗がトランジスタＱ！のベースとグランドの間に接続
されていると、電流は該抵抗を通りて常に流れることが
可能である。そこで入力ＩＮがＬからＨに立上るとき、
トランジスタＱ、がオンし始めると直ちに電流がプルダ
ウン回路ＰＤを通りて流れる。従ってトランジスタＱ１
がオンし始めても、直ちＫはトランジスタＱ、のベース
、エミッタには電流は供給されない。そしてトランジス
タＱ！ヘベース電流が供給されるのは、プルダウン回路
ＰＤの電圧降下がトランジスタＱｚのベース、エミッタ
間電圧Ｖｍｍｚ （α６〜Ｑ、８）以上になってからで
ある。
されていると、電流は該抵抗を通りて常に流れることが
可能である。そこで入力ＩＮがＬからＨに立上るとき、
トランジスタＱ、がオンし始めると直ちに電流がプルダ
ウン回路ＰＤを通りて流れる。従ってトランジスタＱ１
がオンし始めても、直ちＫはトランジスタＱ、のベース
、エミッタには電流は供給されない。そしてトランジス
タＱ！ヘベース電流が供給されるのは、プルダウン回路
ＰＤの電圧降下がトランジスタＱｚのベース、エミッタ
間電圧Ｖｍｍｚ （α６〜Ｑ、８）以上になってからで
ある。
こうしてトランジスタ（ｂがまだオンにならない状態す
なわち出力ＯＵＴがＨである状態でトランジスタＱ１は
電流を流し始め、該電流は抵抗Ｒ３に電圧降下を生じ、
これが出力ＯＵＴの電位ＶＯυｉを下げることになる。
なわち出力ＯＵＴがＨである状態でトランジスタＱ１は
電流を流し始め、該電流は抵抗Ｒ３に電圧降下を生じ、
これが出力ＯＵＴの電位ＶＯυｉを下げることになる。
即ち出力ＯＵ’ｌ’の電位ＶＯＵ？は、電源電圧をＶ。
トランジスタＱ。Ｑ４のベース、エミッタ間電圧をＶｍ
ｍｉｓ ＶＢ２、抵抗Ｒ８の電圧降下をＶｌｌとしたと
き、Ｖ Ｗａｌ−Ｖｍｍ ｓ −Ｖｍｇ ａで表わさ
れルカら、ＱｔカオンしてＶｌｌが増加すれば出力ＯＵ
Ｔは低下する。
ｍｉｓ ＶＢ２、抵抗Ｒ８の電圧降下をＶｌｌとしたと
き、Ｖ Ｗａｌ−Ｖｍｍ ｓ −Ｖｍｇ ａで表わさ
れルカら、ＱｔカオンしてＶｌｌが増加すれば出力ＯＵ
Ｔは低下する。
第２図はこの状況を示す図で、本回路はインバータであ
るから理想的には点線で示すように出力ＯＵＴのＨ，Ｌ
がステップ状に変るのが好ましいが、傾斜部Ｓ１が生じ
てしまう。これはノイズマージンを悪化させる。
るから理想的には点線で示すように出力ＯＵＴのＨ，Ｌ
がステップ状に変るのが好ましいが、傾斜部Ｓ１が生じ
てしまう。これはノイズマージンを悪化させる。
プルダウン回路ＰＤとしては抵抗とｌ５ＢＤ （シｍｙ
トギバリャダイオード）との直列回路を用いることもあ
る。この場合は鎖線Ｓ！の如くなる。即ち８ＢＤの付加
で該８ＢＤがオンになるまで（８ＢＤの順方向電圧は［
１，４Ｖ程度）入力ＩＮの電位Ｖ！ａが増加してもトラ
ンジスタＱ１はコレクタ電流を流さないから出力ＯＵＴ
の電圧降下は生ぜず、ＳＢＤがオンになって９１オン、
抵抗Ｒ１に電圧降下が生ム出力ＯＵＴの電位ＶＯＵ’ｒ
が低下し、やがてＱ２オンで出力ＯＵＴは完全Ｌレベル
となる。
トギバリャダイオード）との直列回路を用いることもあ
る。この場合は鎖線Ｓ！の如くなる。即ち８ＢＤの付加
で該８ＢＤがオンになるまで（８ＢＤの順方向電圧は［
１，４Ｖ程度）入力ＩＮの電位Ｖ！ａが増加してもトラ
ンジスタＱ１はコレクタ電流を流さないから出力ＯＵＴ
の電圧降下は生ぜず、ＳＢＤがオンになって９１オン、
抵抗Ｒ１に電圧降下が生ム出力ＯＵＴの電位ＶＯＵ’ｒ
が低下し、やがてＱ２オンで出力ＯＵＴは完全Ｌレベル
となる。
ＳＢＤを付加することにより本回路の入出力特性は若干
改善されるが、傾斜部が存在するという点は変らない、
勿論付加ダイオードの順方向電圧を高めれば傾斜部は減
少し、零にすることもできるが、それではトランジスタ
Ｑ！のターンオフ時のベース電荷排出ができなくなる。
改善されるが、傾斜部が存在するという点は変らない、
勿論付加ダイオードの順方向電圧を高めれば傾斜部は減
少し、零にすることもできるが、それではトランジスタ
Ｑ！のターンオフ時のベース電荷排出ができなくなる。
また傾斜は抵抗Ｒ１とプルダウン回路ＰＤの抵抗との比
で決り、後者の抵抗を大とすれば傾斜は小となるがプル
ダウンが充分性なわれず、逆に後者の抵抗を小とすれば
プルダウンは充分性なわれるが前記傾斜が大となるから
ノイズマージンが小となシかつ入力ＩＮがＨのときの電
力損失が大となる。
で決り、後者の抵抗を大とすれば傾斜は小となるがプル
ダウンが充分性なわれず、逆に後者の抵抗を小とすれば
プルダウンは充分性なわれるが前記傾斜が大となるから
ノイズマージンが小となシかつ入力ＩＮがＨのときの電
力損失が大となる。
本発明はプルダウン回路を改良して入出力特性を理想的
なステップ状にしようとするもので、特徴とする所は入
力信号を受ける位相反転用トランジスタと、オンとなる
とき出力を低レベルにする第１のトランジスタおよびオ
ンとなるとき出力を高レベルにする第２のトランジスタ
を有し、これら第１．第２のトランジスタは前記位相反
転用トランジスタの出力を受けて一方がオン、他方がオ
フとなる出力段を備えるトランジスタ回路において、前
記第１のトランジスタのベース電荷排出用のプルダウン
回路が設けられ、該プルダウン回路が２端子回路網を有
し、該２端子回路網の一端が該第１のトランジスタのベ
ースに接続され、他端が該入力信号と同相の信号を出力
する制御回路の出力端に接続されてなることにある。次
に実施例を参照しながらこれを説明する。
なステップ状にしようとするもので、特徴とする所は入
力信号を受ける位相反転用トランジスタと、オンとなる
とき出力を低レベルにする第１のトランジスタおよびオ
ンとなるとき出力を高レベルにする第２のトランジスタ
を有し、これら第１．第２のトランジスタは前記位相反
転用トランジスタの出力を受けて一方がオン、他方がオ
フとなる出力段を備えるトランジスタ回路において、前
記第１のトランジスタのベース電荷排出用のプルダウン
回路が設けられ、該プルダウン回路が２端子回路網を有
し、該２端子回路網の一端が該第１のトランジスタのベ
ースに接続され、他端が該入力信号と同相の信号を出力
する制御回路の出力端に接続されてなることにある。次
に実施例を参照しながらこれを説明する。
第３図は本発明の一実施例のＴＴＬ論理回路を示し、第
１図と同じ部分には同じ符号が付しである。Ｑｏは入力
部のマルチエミッタトランジスタで、Ｑｌは位相反転用
トランジスタ、Ｑ、は第１のトランジスタ、Ｑ４は第２
のトランジスタである。すなわち偽がＴＴＬの論理部で
、Ｑｓ＝ Ｑｔ−Ｑａが主反転増幅部である。両者を比
較すれば明らかなように本実施例ではプルダウン回路Ｐ
Ｄを、２端子回路網 。
１図と同じ部分には同じ符号が付しである。Ｑｏは入力
部のマルチエミッタトランジスタで、Ｑｌは位相反転用
トランジスタ、Ｑ、は第１のトランジスタ、Ｑ４は第２
のトランジスタである。すなわち偽がＴＴＬの論理部で
、Ｑｓ＝ Ｑｔ−Ｑａが主反転増幅部である。両者を比
較すれば明らかなように本実施例ではプルダウン回路Ｐ
Ｄを、２端子回路網 。
ＴＣと、制御用トランジスタＱ、と抵抗Ｒ６とを直列接
続し、その接続点に入力ＩＮと同相の信号を与える制御
回路とから構成している。そして２端子回路網ＴＣの他
端に制御回路よシ入力ＩＮと同相の信号を与えて、必要
時のみＴＣに電流を流してプルダウンするようにしてい
る。２端子回路網としては第４図（＆）に示すようにＳ
ＢＤ、同（ｂ）に示すように通常の接合型ダイオード、
同（、）に示すようにキャパシタ、同（，１示すように
単なる抵抗を用い、又はこれらの組合せを用いる。
続し、その接続点に入力ＩＮと同相の信号を与える制御
回路とから構成している。そして２端子回路網ＴＣの他
端に制御回路よシ入力ＩＮと同相の信号を与えて、必要
時のみＴＣに電流を流してプルダウンするようにしてい
る。２端子回路網としては第４図（＆）に示すようにＳ
ＢＤ、同（ｂ）に示すように通常の接合型ダイオード、
同（、）に示すようにキャパシタ、同（，１示すように
単なる抵抗を用い、又はこれらの組合せを用いる。
この回路では入力ＩＮの電圧ｖＸＮがＨからＬへ立下る
ときトランジスタＱ、がオフになるが、トランジスタＱ
ｍもオフとなシ（あるいは入力のＬ＞ｖ、冨５ならＱ、
は過渡的にオフとなシ、最終的にはオフしない）、プル
ダウンは２端子回路網ＴＣと抵抗曳で行なわれ、トラン
ジスタＱ鵞はオフとなる。２端子回路網が第４図（ａ）
（′ｂ）（Ｊの如くダイオード又は抵抗からなる場合
は第１図と同じＫなシ、Ｑｔベース電荷排出、該Ｑ、の
ターンオフ促進が行なわれる。
ときトランジスタＱ、がオフになるが、トランジスタＱ
ｍもオフとなシ（あるいは入力のＬ＞ｖ、冨５ならＱ、
は過渡的にオフとなシ、最終的にはオフしない）、プル
ダウンは２端子回路網ＴＣと抵抗曳で行なわれ、トラン
ジスタＱ鵞はオフとなる。２端子回路網が第４図（ａ）
（′ｂ）（Ｊの如くダイオード又は抵抗からなる場合
は第１図と同じＫなシ、Ｑｔベース電荷排出、該Ｑ、の
ターンオフ促進が行なわれる。
これに対して入力ＩＮがＬからＨへ立上るときは、トラ
ンジスタＱｌはエミッタホロアであるから接続点Ｐ１へ
入力電圧と同じ電圧（詳しくはそれよシトランジスタＱ
ｓのベースエミッタ間電圧だけ下９た電圧）を加える・
このため２端子回路網ＴＣは電流を流さず、トランジス
タＱ！がオンになる迄トランジスタＱｓはオフ、従って
抵抗Ｒ，に前記電圧降下Ｖｍ１は生ぜず、出力０υＴの
低下はない。
ンジスタＱｌはエミッタホロアであるから接続点Ｐ１へ
入力電圧と同じ電圧（詳しくはそれよシトランジスタＱ
ｓのベースエミッタ間電圧だけ下９た電圧）を加える・
このため２端子回路網ＴＣは電流を流さず、トランジス
タＱ！がオンになる迄トランジスタＱｓはオフ、従って
抵抗Ｒ，に前記電圧降下Ｖｍ１は生ぜず、出力０υＴの
低下はない。
つまシこの回路では入力ＩＮがＨのとき２端子回路網Ｔ
Ｃの一端Ｐ、および他端Ｐ、は共に入力ＩＮよシトラン
ジ°スタＱｓ−Ｑｓのペース、エミッ／関電圧Ｖａｔ、
Ｖｍｍｓだけ下った電位に、ＳＪ＞、Ｖｓｖ １ ＝
Ｖｎｅ ５であれば両端Ｐｉｅｒ！の電位は等しく、
２端子回路網ＴＣＫ電流は流れない。即ち、プルダウン
回路ＰＤは無いのと同様になシ、出力レベルの低下はは
とんど生しない（厳密にはＶ絽１＋ＴＣの電位ド四ツブ
＝Ｖ絽５でバランスする程度にわずかな電流がＱｔｅ丁
Ｃを流れるが、この電流値は無視しうる＃１どに小さく
なる）。
Ｃの一端Ｐ、および他端Ｐ、は共に入力ＩＮよシトラン
ジ°スタＱｓ−Ｑｓのペース、エミッ／関電圧Ｖａｔ、
Ｖｍｍｓだけ下った電位に、ＳＪ＞、Ｖｓｖ １ ＝
Ｖｎｅ ５であれば両端Ｐｉｅｒ！の電位は等しく、
２端子回路網ＴＣＫ電流は流れない。即ち、プルダウン
回路ＰＤは無いのと同様になシ、出力レベルの低下はは
とんど生しない（厳密にはＶ絽１＋ＴＣの電位ド四ツブ
＝Ｖ絽５でバランスする程度にわずかな電流がＱｔｅ丁
Ｃを流れるが、この電流値は無視しうる＃１どに小さく
なる）。
第５図は本回路の入出力特性を示す、入力ＩＮがＨのと
き２端子回路網ＴＣの両端Ｐ１＊Ｐ１は前述のように同
電位にあるが、具体的には両者ともＶｌｍｌの電位にあ
る。即ち、点Ｐ、はグランドよｊ） Ｖｍｚだけ上にあ
シ、入力ＩＮはそれよシ更にＶｉｔ＋だけ上りた所にク
ランプされ、点Ｐ１は入力ＩＮよシｖ絹Ｓだけ下りた所
にあ）、各トランジスタのＶｌｍは全て同じとすれば、
Ｐｌｙ Ｐ＠の電位は共にグランドよｌｖ□だけ上のレ
ベルにある。この状態で入力ＩＮがＨからり、に変ると
、点Ｐ□は抵抗Ｒ４によジグランドレベルへ落され、−
力点Ｐ、はトランジスタものペース電荷等によりまだｖ
ｌのレベルにあるとすれば、２端子回路網ＴＣおよび抵
抗Ｒ４を通って電流が流れ、該ペース電荷を引抜く。
き２端子回路網ＴＣの両端Ｐ１＊Ｐ１は前述のように同
電位にあるが、具体的には両者ともＶｌｍｌの電位にあ
る。即ち、点Ｐ、はグランドよｊ） Ｖｍｚだけ上にあ
シ、入力ＩＮはそれよシ更にＶｉｔ＋だけ上りた所にク
ランプされ、点Ｐ１は入力ＩＮよシｖ絹Ｓだけ下りた所
にあ）、各トランジスタのＶｌｍは全て同じとすれば、
Ｐｌｙ Ｐ＠の電位は共にグランドよｌｖ□だけ上のレ
ベルにある。この状態で入力ＩＮがＨからり、に変ると
、点Ｐ□は抵抗Ｒ４によジグランドレベルへ落され、−
力点Ｐ、はトランジスタものペース電荷等によりまだｖ
ｌのレベルにあるとすれば、２端子回路網ＴＣおよび抵
抗Ｒ４を通って電流が流れ、該ペース電荷を引抜く。
２端子回路網として第４図（ａ） 、 （ｂ）のような
ダイオードを用いると、電流が流れるのは点Ｐ！の電位
が核ダイオードの順方向電圧ｖｆ（Ｑｗが完全圧オフＬ
、ナイ時テ４、入力Ｉ Ｎ （Ｆ） Ｌ Ｌ’ ヘｋ
−Ｖｕｓ ＋ Ｖｆ ）にまで低下する間であるが、ペ
ース電荷排出のための電流は一時的に流れる電流で充分
である。またダイオードは可成シの静電容量を持ってお
シ、入力！Ｎの立下り時にはこの容量の充電電流が流れ
るから、この電流でペース電荷排出は充分行なわれる。
ダイオードを用いると、電流が流れるのは点Ｐ！の電位
が核ダイオードの順方向電圧ｖｆ（Ｑｗが完全圧オフＬ
、ナイ時テ４、入力Ｉ Ｎ （Ｆ） Ｌ Ｌ’ ヘｋ
−Ｖｕｓ ＋ Ｖｆ ）にまで低下する間であるが、ペ
ース電荷排出のための電流は一時的に流れる電流で充分
である。またダイオードは可成シの静電容量を持ってお
シ、入力！Ｎの立下り時にはこの容量の充電電流が流れ
るから、この電流でペース電荷排出は充分行なわれる。
このような理由から２端子回路網ＴＣとしてはダイオー
ドなどの他に第４図（Ｃ）に示す如きキャパシタでも充
分であシ、第４図（１） 、 （ｂ） Ｋ示すダイオー
ドの場合にも、その静電容量が過渡的に有効であるとい
える。従りて２端子回路網ＴＣとしては容量性の素子が
有効的である。この意味で使用するダイオードは順方向
でも逆方向でもよい。
ドなどの他に第４図（Ｃ）に示す如きキャパシタでも充
分であシ、第４図（１） 、 （ｂ） Ｋ示すダイオー
ドの場合にも、その静電容量が過渡的に有効であるとい
える。従りて２端子回路網ＴＣとしては容量性の素子が
有効的である。この意味で使用するダイオードは順方向
でも逆方向でもよい。
第４図（菊に示す単なる抵抗の場合には、過渡的な引き
抜きはなく、レベル差による引抜き電流が流れるが、定
常的に大きなレベル差で確実にペースチャージを引き抜
くことができる。よってダイオード又は容量と抵抗を並
列接続したものは、両方の効果を持ち、より有効である
（第４図（・）参照）。
抜きはなく、レベル差による引抜き電流が流れるが、定
常的に大きなレベル差で確実にペースチャージを引き抜
くことができる。よってダイオード又は容量と抵抗を並
列接続したものは、両方の効果を持ち、より有効である
（第４図（・）参照）。
第６図は本発明の他の実施例を示す。本例では第３図の
ｎｐｎ）ランジスタＱｓＯ代シにｐｕｐ ）ランジスタ
電を用い、該トランジスタＱ・によυ２２端子路網ＴＣ
と抵抗Ｒ４との接続点Ｐ１へ入力ＩＮと同相の電圧を与
えている。即ち入力ＩＮがＨならＱ。
ｎｐｎ）ランジスタＱｓＯ代シにｐｕｐ ）ランジスタ
電を用い、該トランジスタＱ・によυ２２端子路網ＴＣ
と抵抗Ｒ４との接続点Ｐ１へ入力ＩＮと同相の電圧を与
えている。即ち入力ＩＮがＨならＱ。
オンＮ Ｑｓオンで点Ｐ１はＨレベル、逆に入力ＩＮが
ＬならＱ１オフ、Ｑ・オフで点Ｐ１はＬレベル、つまシ
点Ｐ、は入力ＩＮと同相であシ、入力ＩＮがＬからＨへ
立上るときもＴＣ，Ｒ４の経路で電流が流れてＱｌがオ
ン姉なろうとすればＱ・もオンで点ＰＫの電位は引上け
られ、該電流は止む。結局Ｑ１オンは（ｈオンまでまつ
ととになり、第３図と同様な動作になる。
ＬならＱ１オフ、Ｑ・オフで点Ｐ１はＬレベル、つまシ
点Ｐ、は入力ＩＮと同相であシ、入力ＩＮがＬからＨへ
立上るときもＴＣ，Ｒ４の経路で電流が流れてＱｌがオ
ン姉なろうとすればＱ・もオンで点ＰＫの電位は引上け
られ、該電流は止む。結局Ｑ１オンは（ｈオンまでまつ
ととになり、第３図と同様な動作になる。
第７図は本発明の他の実施例を示す回路図で、菖８図は
その入出力特性を示す図である。第３図の実施例の論理
部がマルチエミッタトランジスターと抵抗４よシ構成さ
れているのに対し、本実施例ではＰ！ＩＰ ）ランジス
タＱ□ｔ Ｑ、と抵抗Ｒ・とで構成している。
その入出力特性を示す図である。第３図の実施例の論理
部がマルチエミッタトランジスターと抵抗４よシ構成さ
れているのに対し、本実施例ではＰ！ＩＰ ）ランジス
タＱ□ｔ Ｑ、と抵抗Ｒ・とで構成している。
すなわち、本実Ｑ［よれば、第２図の従来例に示すよう
な８１ｗ８！の如１！特性がなく、第５図に示すように
鋭い立上シ立下如特性が得られる。従ってｖｏｖｔがＨ
４Ｌ、Ｌ−＋Ｈ＆Ｃ遷移する入力ｖｘｗの閾値ｖｔｈを
大きくすることができる。（第５図ではＶｔｈ＃ ２
Ｖｍｘ ）そこで本実施例では論理部をｐ！ＩＰ ）ラ
ンジスタＱ１□、９１！で構成し、’ｒＴＬ回路として
の入力ｖｌＩにをＶ！翼よシＶｍｍ （Ｑｏ＊ Ｑｔｘ
のペース・エミッタ間）低いレベル処し、■／ｘｗの閾
値Ｖ’ＩＮを低いレベル和している（°第５図参照）。
な８１ｗ８！の如１！特性がなく、第５図に示すように
鋭い立上シ立下如特性が得られる。従ってｖｏｖｔがＨ
４Ｌ、Ｌ−＋Ｈ＆Ｃ遷移する入力ｖｘｗの閾値ｖｔｈを
大きくすることができる。（第５図ではＶｔｈ＃ ２
Ｖｍｘ ）そこで本実施例では論理部をｐ！ＩＰ ）ラ
ンジスタＱ１□、９１！で構成し、’ｒＴＬ回路として
の入力ｖｌＩにをＶ！翼よシＶｍｍ （Ｑｏ＊ Ｑｔｘ
のペース・エミッタ間）低いレベル処し、■／ｘｗの閾
値Ｖ’ＩＮを低いレベル和している（°第５図参照）。
以上説明したように本発明によれば、プルダウン回路を
必要時のみ動作させることができ、インバータ入出力特
性を改善してノイズマージンを高めることができる。ま
た傾斜が抵抗晧とプルダウン回路の抵抗との比で決まる
というようなことはないから設計の自由度が大きい。ま
たＲ１を独立に大きくして立上多速度を上げることも可
能である。
必要時のみ動作させることができ、インバータ入出力特
性を改善してノイズマージンを高めることができる。ま
た傾斜が抵抗晧とプルダウン回路の抵抗との比で決まる
というようなことはないから設計の自由度が大きい。ま
たＲ１を独立に大きくして立上多速度を上げることも可
能である。
第１図に従来例を示す回路図、第２図はその入出力特性
図、第３図は本発明の実施例を示す回路図、ｌａ４図は
２端子回路網の例を示す記号図、第５図は第３図の入出
力特性を示す図、第６．７図は本発明の他の実施例を示
す回路図、第８図は第７図の入出力特性を示す図である
。 図面でＱｓは位相反転用トランジスタ、Ｑ鵞は出力段の
第１のトランジスタ、Ｑ、、Ｑ４は同第２のトランジス
タ、ＰＤはプルダウン回路、ＴＣは容量性の２端子回路
網、Ｒ４は抵抗、Ｑｌｌは制御用トランジスタである。 出願人 富士通株式会社
図、第３図は本発明の実施例を示す回路図、ｌａ４図は
２端子回路網の例を示す記号図、第５図は第３図の入出
力特性を示す図、第６．７図は本発明の他の実施例を示
す回路図、第８図は第７図の入出力特性を示す図である
。 図面でＱｓは位相反転用トランジスタ、Ｑ鵞は出力段の
第１のトランジスタ、Ｑ、、Ｑ４は同第２のトランジス
タ、ＰＤはプルダウン回路、ＴＣは容量性の２端子回路
網、Ｒ４は抵抗、Ｑｌｌは制御用トランジスタである。 出願人 富士通株式会社
Claims (1)
- 入力信号を受ける位相反転用トランジスタと、オンとな
るとき出力を低レベルにする第１のトランジスタおよび
オンとなるとき出力を高レベルにする第２のトランジス
タを有し、これら第１．第２のトランジスタは前記位相
反転用トランジスタの出力を受けて一方がオン、他方が
オフとなる出力段を備えるトランジスタ回路において、
前記第１のトランジスタのベース電荷排出用のプルダウ
ン回路が設けられ、該プルダウン回路が２端子回路網を
有し、該２端子回路網の一端が該第１のトランジスタの
ベースに接続され、他端が該入力信号と同相の信号を出
力する制御回路の出力端に接続されてなることを特徴と
するトランジスタ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128468A JPS5830233A (ja) | 1981-08-17 | 1981-08-17 | トランジスタ回路 |
| DE8282304316T DE3274607D1 (en) | 1981-08-17 | 1982-08-16 | Transistor circuit |
| EP82304316A EP0072694B1 (en) | 1981-08-17 | 1982-08-16 | Transistor circuit |
| IE1979/82A IE53407B1 (en) | 1981-08-17 | 1982-08-16 | Transistor circuit |
| US06/408,846 US4535258A (en) | 1981-08-17 | 1982-08-17 | Transistor-transistor logic circuit with improved switching times |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128468A JPS5830233A (ja) | 1981-08-17 | 1981-08-17 | トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830233A true JPS5830233A (ja) | 1983-02-22 |
Family
ID=14985469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128468A Pending JPS5830233A (ja) | 1981-08-17 | 1981-08-17 | トランジスタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4535258A (ja) |
| EP (1) | EP0072694B1 (ja) |
| JP (1) | JPS5830233A (ja) |
| DE (1) | DE3274607D1 (ja) |
| IE (1) | IE53407B1 (ja) |
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- 1981-08-17 JP JP56128468A patent/JPS5830233A/ja active Pending
-
1982
- 1982-08-16 IE IE1979/82A patent/IE53407B1/en unknown
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- 1982-08-16 DE DE8282304316T patent/DE3274607D1/de not_active Expired
- 1982-08-17 US US06/408,846 patent/US4535258A/en not_active Expired - Fee Related
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Also Published As
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| DE3274607D1 (en) | 1987-01-15 |
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