JPH01241648A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の一部を構成する演算処理装置に
関し、特にキャッシュ・メモリと複数のＬＳＩチップと
で構成される演算処理装置におけるキャッシュ・メモリ
とＬＳＩチップとの間のデータ転送にかかる技術に関す
るものである。

〔従来の技術〕

近年、電子デバイスの集積化の進歩が著しく、高性能の
演算処理装置も数個のＬＳＩチップで実現されるように
なってきた。

ところで、このような高性能の演算処理４ｊｔ’：！ｌ
では、処理の一層の高速化を図る目的でキャッシュ・メ
モリが採用されるが、ＬＳＩチップが複数個の場合はキ
ャッシュ・メモリの読出し先や書込み元が複数のＬＳＩ
チップにまたがることになり、個々にデータ・バスを設
けるとキャッシュ・メモリのビン数が膨大となってしま
うことから、−ｇにはデータ・バスをパス化して各ＬＳ
Ｉチップで共通利用し、ビン数制限におさまるようにし
ている。

（発明が解決しようとする課題〕 上述したように、従来の演算処理装置は、キャッジトメ
モリとのアクセスのためのデータ・バスをバス化するこ
とにより、キヤノンユ・メモリのビン数を少なくしてい
たが、バスに接続されるＬＳＩチップ数が多くなるとバ
スの線長が長くなリ、静電容量の増大によりバス上の信
号の遅延時間が増大してキャッシュ・メモリの高速なア
クセスが行えない等の欠点があった。特に、キャッシュ
・メモリのアクセスをパイプライン化している演算処理
装置にあっては、キャッシュ・メモリの読出し時間の増
大はマシン・サイクルの短縮化を阻む直接的な要因とな
ることから、演算処理装置の性能を低下させることとな
り、その対策は重要な問題であった。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、高速なキャッシュ・メモリのアクセ
スを行うことのできる演算処理装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため、キャッシュ・メモ
リと複数のＬＳＩチップとから構成され、前記キャッシ
ュ・メモリと２個以上の前記ＬＳＩチ・７プとの間でデ
ータ転送が行われる演算処理装置において、任意の入出
力端子間を接続状態とできるクロス・バー・スイッチ機
能を有するチンプヲ介して前記キャッシュ・メモリと２
個以上の前記ＬＳＩチップとを接続するようにしている
。

〔作用〕

本発明の演算処理装置にあっては、クロス・バー・スイ
ッチ機能を有するチップを介してキャッシュ・メモリと
ＬＳＩチップとの間でデータ転送が行われる。

〔実施例〕

以下、本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の演算処理装置を含む情報処理装置の一
実施例を示す構成図である。第１図において、９０が本
発明の対象となる演算処理装置であり、この演算処理装
置９０はシステム・バス９４を介して主記憶装置９１．
入出力端子間Ｗ９２゜システム制御装置９３と接続され
ている。なお、第１図では示していないが、マルチプロ
セ、す構成においては他に数台の演算処理装置をシステ
ム・バス９４に接続し、更に主記憶容量の増大時には主
記憶装置を複数台にしてシステム・バス９４に接続する
ものである。

また、演算処理装置９ｏは、命令制御回路ｌｏ。

アドレス変換制御回路２０．バス制御回路３０゜演算制
御回路４０．高速演算回路５０．制御記憶回路６０を構
成する各ＬＳＩチ・２プと、複数個のランダム・アクセ
ス・メモリ　（ＲＡＭ）から構成される制御記憶８５と
、キャッシュ、メモリ８３゜８４と、アドレス・アレイ
　（ＡＡ）８１と、コピー・アドレス・アレイ　（ＣＡ
Ａ）８２と、複数個のＬＳＩチップから構成されるクロ
ス・バー・スイッチ７０とで構成されている。

次に、キャッシュ・メモリ８３．８４および主記憶装置
９１に対する読出しオペレーシッン動作について説明す
る。先ず、命令あるいはオペランドの読出し指示と読出
しアドレスは命令制御回路ｌＯから結線１０２を介して
アドレス変換制御回路２０へ転送される。上記読出しア
ドレスが仮想アドレスの場合はアドレス変換制御回路２
０内で仮想アドレスから実アドレスに変換される。アド
レス変換制御回路２０は読出し実アドレスを結線２０１
．２０２，２０３，２０４上に出力し、キャッシュ、メ
モリ８３．８４と上記４ｊｌ装置９１との対応関係、す
なわちキャッシュ・メモリ８３゜８４の登録情報を記憶
し登録の有無を判定するアドレス・アレイ８１から結線
２０２°を介して返送される信号によりキャッシュ・ヒ
ント（登録有り）か否かを判定し、キャッシュ・ヒツト
ならばキャッシュ・メモリ８３あるいはキャッシュ・メ
モリ８４の読出しデータを有効としてクロス・バー・ス
イッチ７０を介して読出し先のＬＳＩチップに返送する
。返送先は、−船釣には、命令の読出しの場合は命令制
御回路１０となり、オペランドの読出しの場合は演算制
御回路４０となるが、特殊な動作においてはアドレス変
換制御回路２０や高速演算回路５０となることもある。

一方、キャッシュ・ヒツトでない場合（キャッシュ・ミ
スあるいはＮＦＢと呼ばれる。）は、バス制御回路３０
によりシステム・バス９４を介して主記憶装置９１に対
しブロック転送要求を送出する。そして、主記憶装置９
１から返送されるデータは、バ大制御回路３０を経た後
、結線３０７．クロス・バー・スイッチ７０．結線８３
７あるいは結線８４７によりキャッシュ・メモリ８３あ
るいはキャッシュ・メモリ８４へ書込まれる。また、主
記憶装置９１からの第１回目の返送データはクロス・バ
ー・スイッチ７０から返送先へ返送される０以上のよう
にして読出しオペレーションが実行される。

次に、キャッシュ・メモリ８３．８４および主記憶袋＝
９１に対する書込みオペレーション動作について説明す
る。先ず、書込み指示と書込みアドレスは命令制御回路
ｌＯで書込みオペレーションを必要とする命令を解読し
た場合あるいはマイクロ・プログラムで書込みオペレー
ションを実行する場合に命令制御回路１０内で作成され
、結線１０２を介してアドレス変換′ｔＩｆ御回路２０
へ送出される。その書込みアドレスが仮想アドレスの場
合にはアドレス変換制御回路２０で実アドレスへ変換さ
れた後、アドレス変換制御回路２０内の書込みアドレス
を保持するレジスタに保持され、高速演算回路５０等で
書込みデータが準備された時点で、キャッシュ・メモリ
８３あるいはキャッシュ・メモリ８４への書込みと、主
記憶装置９１に対する書込み指示、書込みアドレス、書
込みデータのバス制御回路３０への送出とが実行される
。

ただし、キャッシュ・メモリ８３あるいはキャッシュ・
メモリ８４への書込みは、該当するアドレスがキャッシ
ュ・メモリ８３あるいはキャッシュ・メモリ８４に登録
されている場合のみ行われる。

そして、バス制御回路３０ではシステム・バス９４を介
して主記憶装置９１への書込みを実行する。

なお、書込みデータは演算制御回路４０において主にマ
イクロ・プログラムの制御下で準備され、結線４０５を
介して高速演算回路５０にある書込みデータを保持する
レジスタへ送られた後、書込みアドレスとの同期をとっ
て結線５０７を介してクロス・バー・スイッチ７０へ送
られ、バス制御回路３０およびキャッシュ・メモリ８３
あるいはキャッシュ・メモリ８４へ転送される。以上の
ようにして書込みオペレーションが実行される。

キャッシュ・メモリ８３．８４および主記憶装置９１に
対するデータの読出しオペレーションおよび書込みオペ
レージジンは以上のように実行されるものであるが、デ
ータが転送されるデータ線は図示のように全て各回路を
構成するＬＳＩチップ間を１対１で接続するように配設
されてなるものでアリ、クロス・バー・スイッチ７０に
より選択された結線の他は影響しないと共に、アクセス
・バスの線長が最短になるように各ＬＳＩチップをパン
ケージ上に実装することができるため、パッケージ上の
データ線による遅延時間を大幅に短縮することが可能で
ある。すなわち、従来の装置を第１図の実施例に当ては
めてみると、従来は結線２０７，１０７，４０７，５０
７，３０７，８３７．８４７が並列に接続されたバス構
成となっていたため、トータルの線長が長くなり、静電
容量が増大してデータ転送の際の遅延時間が大きくなっ
てしまっていたが、本発明によればクロス・バー・スイ
ッチ７０により選択された結線のみの＃％電電量量か関
係してこないと共に最短のアクセス・バスとすることが
できるため、静電容量に起因する遅延時間を大幅に短縮
することができるわけである。

次に、第２図は第１図におけるクロス・バー・スイッチ
７０の内部構成の例を示す構成図である。

第２図において、８４７．　８３７．　３０７．　２０
７．５０７，４０７．１０７は、第１図において示した
ように、各々キャッシュ・メモリ８４．キャッシュ・メ
モリ８３．バス制御回路３０．アドレス変換制御回路２
０．高速演算回路５０．演算側ｉｎ回路４０．命令制御
回路１０と接続される結線である。なお、図では簡略化
して記載しであるが、結線８４７，８３７，３０７，２
０７，５０７、ｉｏ’７はデータ幅が例えば８バイト（
６４ビツト）となっているものである。ただし、結線４
０７だけはデータ幅が他と異なり、例えば４バイトとな
っている。しかして、結線８４７，８３７゜３０７．２
０７，５０７．４０７，１０７にそれぞれ対応してセレ
クタ７１０〜７１６および入出力のドライバが設けられ
ており、クロス・バー・スイッチ７０の制御線である結
線２０５としてセレクタ７１０〜７１６のセレクト信号
２０５−３Ｏ〜２０５−３６と、ドライバの出力イネー
ブル信号２０５−ＥＯ〜２０５−Ｅ４とが与えられ、ア
ドレス変換制御回路２０により個々のセレクタ７１０〜
７１６は独立に制御されるようになっている０例えば、
キャンシュ・メモリ８３から命令制御回路１０ヘデータ
の読出しを行う場合には、セレクタ７１６により結線１
０７と結￥Ｌａ８３７とを接続する。

なお、本発明の直接的な内容ではないが、このクロス・
バー・スイッチ７０はデータ幅を変換する機能も有して
おり、データ幅が均一でないＬＳＩチップ同士を結合す
ることができるようになっている０例えば、演算制御回
路４０（前述したように結線４０７だけはデータ幅が他
と異なり、例えば４バイトである。）へデータの読出し
を実行する場合、キャッシュ・アクセス時はセレクタ７
１５は読出しアドレスに応じて結線８３７または結線８
４７の入力データを選択し、更に読出しアドレスに応じ
８バイト内の上位４バイトあるいは下位４バイトのいず
れかの４バイトを選択するようにセレクト信号２０５−
３５が与えられることで、８バイト・データを４バイト
・データとして演算制御回路４０に返送することができ
る。なお、他のＬＳＩチップ、例えば命令制御回路１０
へのデータ読出しの際は結線１０７のデータ幅がキャッ
シュ・メモリ８３．８４等と同じ８バイトであるため、
４バイト単位の選択は不要である。

次に、第３図は第１図におけるアドレス変換制御回路２
０の内部構成の一部を示したものである。

第３図において、要求コードは命令制御回路ｌＯから与
えられる読出しオペレーションあるいは書込みオペレー
ション等を指示する情報が含まれたコードであり、要求
アドレスは命令制御回路ｌＯから与えられる読出し、書
込みアドレス（命令制御回路１０から与えられる読出し
、書込みアドレスが仮想アドレスである場合は実アドレ
スに変換された後のもの）である。

以下、動作を説明する。先ず、結線２０−１０１および
結線２０−２０１に要求コードおよび要求アドレスが与
えられると、要求コードは要求コード・レジスタ２０−
１０にセットされ、要求アドレスは実アドレス・レジス
タ２０−２０にセットされる０通常状態では要求受付時
に実アドレス・レジスタ２０−２０に要求アドレスがセ
ットされると同時に、ＡＡチアレス・レジスタ２０−３
０と、ＤＡチアレス・レジスタ２０−４０あるいはＤＡ
チアレス・レジスタ２０−４１にも要求アドレスの一部
がセントされる。読出しまたは書込みオペレーション時
はＡＡチアレス・レジスタ２０−３０．ＤＡチアレス・
レジスタ２０−４０゜２０−４１から結線２０２〜２０
４にアドレスが与えられてアドレス・アレイ８１とキャ
ッシュ・メモリ８３またはキャッシュ・メモリ８４とが
読出され、アドレス・アレイ８１でキャッシュ・ヒツト
か否かが調べられる。そして、読出しオペレーションの
場合は、キャッシュ・ヒントならばキャッシュ・メモリ
８３またはキャッシュ・メモリ８４から読出したデータ
はクロス・バー・スイ。

チア０を介して読出し先へ返送される。なお、キャッシ
ュ・メモリ８３かキャッシュ・メモリ８４のいずれから
読出しデータを返送するかは要求アドレス中の予め決め
られた１ビツトの値に従って行われ、このビットの値が
“Ｏ”の時にキャッシュ・メモリ８３　（バンク＃０）
が選択され、“１”の時にキャッシュ・メモリ８４　（
バンク＃ｌ）が選択される。一方、キャッシュ・ヒツト
でない場合（キャッシュ・ミスの場合）、実アドレス・
レジスタ２０−２０からセレクタ２０−２３を介して結
線２０１によりバス制御回路３０へ主記憶装置９１に対
するブロック転送のアドレスが送出され、バス制御回路
３０で読出されたブロック転送データの第１回の返送時
、そのデータはクロス・バー・スイッチ７０を介して読
出し先に返送されると同時にキャッシュ・メモリ８３ま
たはキャッシュ・メモリ８４へ登録される。なお、ブロ
ック・サイズを３２バイト、データの転送幅を８バイト
とすると、ブロック転送は８バイト転送を４回実行する
ことになる。また、キャッシュ・メモリ８３．８４のバ
ンクをアドレスの下位から第５ビツト目、すなわち１６
バイト境界で分けることとすると、ブロック転送データ
はキャッシュ・メモリ８３とキャッシュ・メモリ８４へ
２回ずつ（１６バイトずつ）書込まれることになる。

一方、要求コード・レジスタ２０−１０に書込みオペレ
ーションの指示がセットされた場合は、アドレス・アレ
イ８１の参照とキャッシュ・メモリ８３あるいはキャッ
シュ・メモリ８４の読出しとが実行された後、要求アド
レス（書込みアドレス）は実アドレス・レジスタ２０−
２０から実アドレス・レジスタ２０−２２にセットされ
、キャッシュ・メモリ８３あるいはキャッシュ・メモリ
８４の読出しデータはデータ・レジスタ２０−５０ヘセ
ノトされる。また、キャッシュ・ヒントか否かの情報は
デコーダ２０−１１に入力され、要求コード・レジスフ
２０−１２ヘセソトされる。

このように書込みオペレーションの場合は、要求コード
・レジスタ２０−１０．実アドレス・レジスタ２０−２
０の第１ステージから要求コード・レジスフ２０−１２
．実アドレス・レジスタ２０−２２の第２ステージに処
理を移行させ、第１ステージを空けることにより、後続
の要求を受付けることができるようになっている。すな
わら、書込みオペレーションでは書込みデータを１）ち
合わせる必要から、このような処理が可能となる。

さて、第２ステージの要求コード・レジスタ２０−１２
．実アドレス・レジスタ２０−２２にセットされた書込
みオペレーションの要求コード。

要求アドレスは、高速演算回路５０内の書込みデータ・
レジスタに書込みデータが準備されるのを待ち合わせ、
書込みデータが準備された時点で書込み動作を行う、な
お、本発明の直接的な内容ではないが、この実施例では
キヤ・７シユ・ヒツトの場合は書込みに際してデータ幅
内の全てのデータ（例えば８バイト）を書換えない部分
書込みであっても、データ幅内の全てのデータを書換え
る全書込みとし、特に主記憶装置９１への書込みにかか
る処理速度の向上を図れるようになっている。

すなわち、アドレス・アレイ８１の参照とキャッシュ・
メモリ８３あるいはキャッシュ・メモリ８４の読出しと
が実行された状態で、キャッシュ・メモリ８３あるいは
キャッシュ・メモリ８４の読出しデータは結線２０７を
介しデータ・レジスタ２０−５０に保持されるようにな
っており、書込みデータが準備された場合に、高速演算
回路５０から結線５０７を介して転送される書込みデー
タと、アドレス変換制御回路２０のデータ・レジスタ２
０−５０からセレクタ２０−５１および結線２０７を介
して転送される書込み前データとをクロス・バー・スイ
ッチ７０で受け、バイト単位でデータの入換えを行い、
新たな書込みデータを作成するようになっている。つま
り、バイト単位に書込みマスク（データ幅が８バイトの
場合は８ビツト）が設けられており、そのマスクが“１
”のバイトのみが書込み前データと入換えられるように
なっている。すなわち、書込みマスクが“１′のバイト
では結線５０７の書込みデータを選択し、書込みマスク
力ぴ０１のバイトでは結線２０７の書込み前データを選
択する。なお、この書込みマスクは書込みデータととも
に結線５０７でクロス・バー・スイッチ７０に送出され
るものであり、書込みマスク受入部７２０で受信された
後、結線２０５による制御信号と同様にセレクタの制御
に使用される。この操作によりキャッシュ・ヒツト時は
、全書込みでない書込みオペレーションに対してもバス
制御回路３０および主記憶装置９１に対して全書込みと
することが可能である。すなわち、全書込み化が可能と
なる。なお、キャッシュ・ヒントの場合はデータ・レジ
スタ２０−５０の内容は書込み前データとなるため、上
記のような処理が可能であるが、キャッシュ・ミスの場
合は内容は不定（パリティのみ保障される。）であるた
め、全書込み化は行えない、このようなキャッシュ・ミ
スの場合は全書込み化は不可能であるので、２バイト書
込みならそのまま２バイト部分書込みとしてバス制御回
路３０へ送出され、キャッシュ・メモリ８３．８４への
書込みも実行しない。

また、−Ｃに主記憶装置９１では８バイト単位にエラー
訂正符号（Ｅ　ＣＣ）を有し、読出し１ビソト・エラー
を訂正するようにしているため、例えば２バイト部分書
込み等の８バイト全書込み以外の書込み実行時は、対応
する８バイト境界データの読出しを行った後、書込みデ
ータの２バイトのみを差し換えて８バイト単位にエラー
訂正符号を再作成してデータとともに書込むことが必要
であり、全書込みに比べ処理時間が大きくなってしまう
ことが考えられるが、その場合は、この処理時間の遅れ
を救済するため、演算処理装置９０内のキャッシュ・メ
モリ８３．８４で上記の処理を予め実行し、主記憶袋ｆ
ｆ９１に対しては全書込み動作として主記憶装置９１の
処理時間を短縮することが可能である。

一方、本発明の直接的な内容ではないが、第３図におい
ては要求コード・レジスタおよび実アドレス・レジスタ
が２つのステージとなっており、２個のバンクに分割さ
れたキャッシュ・メモリ８３．８４に対して同時に書込
み、読出しが行えるようになっている。以下、第２ステ
ージの要求コード・レジスタ２０−１２．実アドレス・
レジスタ２０−２２に書込みオペレーションがセットさ
れ、第１ステージの要求コード・レジスタ２０−１０、
実アドレス・レジスタ２０−２０に読出しオペレーショ
ンがセットされている場合について動作を説明する。な
お、この場合、書込み、読出しを行うキャッシュ・メモ
リのバンクによって動作が異なる。なお、バンクの選択
は前述したように要求アドレス中の予め決められたｌビ
ットの値に従って行われる。

（１１同一バンクの場合 この場合は第２ステージの書込みオペレーションが優先
され、ＤＡチアレス・レジスタ２０−４０またはＤＡチ
アレス・レジスタ２０−４１には書込みアドレス（実ア
ドレス・レジスタ２０−２２の内容）の一部がセレクタ
２０−２３．２０−４２．２０−４３を介してセントさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４への書込みアドレスを確保し、書込みが行われる
。

また、第１ステージの読出しオペレーションは書込みオ
ペレーションが終了するのを待ち合わせて行われる。

（２）別バンクの場合 この場合、例えば書込みがバンク＃０（キャッシュ・メ
モリ８３）で読出しがバンク＃１　（キヤ、／シュ、メ
モリ８４）の場合、書込みアドレスの一部はＤＡチアレ
ス・レジスタ２０−４０に、読出しアドレスの一部はＡ
Ａチアレス・レジスタ２０−３０およびＤＡチアレス・
レジスタ２０−４１にセントされる。従って、第２ステ
ージではＤＡチアレス・レジスタ２０−４０によりキャ
シュ・メモリ８３のアドレスを確保し、結Ｓ＋１５０７
゜２０７により書込みデータを作成し、結線８３７によ
りキャッシュ・メモリ８３ヘデータを書込むと同時に、
結線３０７によりバス制御回路３０へ書込みデータを送
出して主記憶袋′ｅ９１への書込みを行う。これと並列
して、第１ステージではＡＡチアレス・レジスタ２０−
３０とＤＡチアレス・レジスタ２０−４１とによりアド
レス・アレイ８１とキャッシュ・メモリ８４のアドレス
を確保し、キャッシュ・メモリ８４のデータを結線８４
７により読み出す、この時、読出し先が命令制御回路１
０または演算制御回路４０ならば上記の読出しデータを
返送することが可能である。ただし、高速演算回路５０
またはアドレス変換制御回路２０は第２ステージの書込
みオペレージジンにより使用されているため、これらへ
の続出しは不可である。

〔発明の効果〕

以上説明したように、本発明の演算処理装置にあっては
、キャッシュ・メモリの読出し、書込みのためのデータ
・パスにバス方式を使わずにクロス・バー・スイッチ機
能を有するチップで直接にキャンシュ・メモリとＬＳＩ
チップとの接続を行うようにしているため、データ転送
の行われるデータ・パスを形成するトータルの線長を最
短にすることが可能となり、高速なキャッシュ・メモリ
のアクセスを実現することができる効果がある。

また、クロス・バー・スイッチ機能を有するチップはそ
の制御の仕方により種々の形態のデータ・パスを形成す
ることができるため、同時に２つ以上のデータ転送を行
う等の柔軟なデータ転送も可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の演算処理装置を含む情ｔａ処理′ｊ装
置の構成図、 第２図は第１図におけるクロス・バー・スイッチの内部
構成図および、 第３図は第１図におけるアドレス変換制御回路の内部構
成の一部を示す図である。 図において、９０・・・演算処理装置、９１・・・主記
憶装置、９２・・・入出力制御装置、９３・・・システ
ム制御装置、９４・・・システム・バス、１０・・・命
令制御回路、２０・・・アドレス変換制御回路、３０・
・・バス制御回路、４０・・・演算制御回路、５０・・
・高速演算回路、６０・・・制御記憶回路、７０・・・
クロス・バー・スイッチ、８１・・・アドレス・アレイ
、８２・・・コピー・アドレス・アレイ、８３．８４・
・・キャッシュ・メモリ、８５・・・制御記憶。

Claims (1)

1. 【特許請求の範囲】 キャッシュ・メモリと複数のＬＳＩチップとから構成さ
   れ、前記キャッシュ・メモリと２個以上の前記ＬＳＩチ
   ップとの間でデータ転送が行われる演算処理装置におい
   て、 任意の入出力端子間を接続状態とできるクロス・バー・
   スイッチ機能を有するチップを介して前記キャッシュ・
   メモリと２個以上の前記ＬＳＩチップとを接続してなる
   ことを特徴とした演算処理装置。