JPH01241646A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の一部を構成する演算処理装置に
関し、特にキャッシュ・メモリと複数のＬＳＩチップと
で構成される演算処理装置におけるキャッシュ・メモリ
とＬＳＩチップとの間のデータ転送にかかる技術に関す
るものである。

〔従来の技術〕

近年、電子デバイスの集積化の進歩が著しく、高性能の
演算処理装置も数個のＬＳＩチップで実現されるように
なってきた。

ところで、このような高性能の演算処理装置では、処理
の一層の高速化を図る目的でキャッシュ・メモリが採用
されるが、ＬＳＩチップが複数個の場合はキャッシュ・
メモリの読出し先や書込み元が複数のＬＳＩチップにま
たがることになり、個々にデータ・パスを設けるとキャ
ッシュ・メモリのピン数が膨大となってしまうことから
、一般にはデータ・パスをパス化して各ＬＳＩチップで
共通利用し、ピン数制限におさまるようにしている。

〔発明が解決しようとする課題〕

上述したように、従来の演算処理装置は、キャッシュ・
メモリとのアクセスのためのデータ・パスをバス化する
ことにより、キャッシュ・メモリのピン数を少なくして
いた。しかしながら、■バスに接続されるＬＳＩチップ
数が多くなるとバスの線長が長くなり、静電容量の増大
によりバス上の信号の遅延時間が増大してキャッシュ・
メモリの高速なアクセスが行えない。

■バス方式であるため全てのＬＳＩチップのデータ幅を
一敗させなければならず、異なるデータ幅のＬＳＩチッ
プについては入出力端子の前段にデータ整列回路を設け
る必要がある。

等の欠点があった。

特に、キャッシュ・メモリのアクセスをパイプライン化
している演算処理装置にあっては、キャッシュ・メモリ
の読出し時間の増大はマシン・サイクルの短縮化を阻む
直接的な要因となることから、演算処理装置の性能を低
下させることとなり、■についての対策は重要な問題で
あった。また、■についてもハードウェアの増加をもた
らすため、その削減を図ることが重要な課題であった。

本発明は上記の点に鑑み提案されたものであり、その目
的とするところは、高速なキャッシュ・メモリのアクセ
スを行うことができると共に、ハードウェアを削減する
ことのできる演算処理装置を提供することにある。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため、キャッシュ・メモ
リと、データ幅が均一でない複数のＬＳＩチップとから
構成され、前記キャッシュ・メモリと２個以上の前記Ｌ
ＳＩチップとの間でデータ転送が行われる演算処理装置
において、任意の入出力端子間を接続状態とできるクロ
ス・バー・スイッチ機能を有すると共にデータを整列し
てデータ幅を変換する機能を有するチップを介して前記
キャッシュ・メモリと２個以上の前記ＬＳＩチ・ノブと
を接続するようにしている。

〔作用〕

本発明の演算処理装置にあっては、クロス・バー・スイ
ッチ機能を有するチップを介してキャッシュ・メモリと
ＬＳＩチップとの間でデータ転送が行われると共に、必
要に応じて転送先のＬＳＩチップのデータ幅に適合する
ようにデータ幅の変換が行われる。

〔実施例〕

以下、本発明の実施例につき図面を参照して詳細に説明
する。

第１図は本発明の演算処理装置を含む情報処理装置の一
実施例を示す構成図である。第１図において・９０が本
発明の対象となる演算処理装置であり、この演算処理装
置９０はシステム・バス９４を介して主記憶装置９１．
入出力制御装置９２゜システム制御装置９３と接続され
ている。なお、第１図では示していないが、マルチプロ
セッサ構成においては他に数台の演算処理装置をシステ
ム・バス９４に接続し、更に主記憶容量の増大時には主
記憶装置を複数台にしてシステム・バス９４に接続する
ものである。

また、演算処理装置９０は、命令制御回路１０゜アドレ
ス変換制御回路２０．バス制御回路３０゜演算制御回路
４０．高速演算回路５０．制御記憶回路６０を構成する
各ＬＳＩチップと、複数個のランダム・アクセス・メモ
リ　（ＲＡＭ）から構成される制御記憶８５と、キャッ
シュ・メモリ８３゜８４と、アドレス・アレイ　（ＡＡ
）８１と、コピー・アドレス・アレイ　（ＣＡＡ）８２
と、複数個のＬＳＩチップから構成されるクロス・バー
・スインチア０とで構成されている。

次に、キャッシュ・メモリ８３．８４および主記憶装置
９１に対する読出しオペレーション動作について説明す
る。先ず、命令あるいはオペランドの読出し指示と読出
しアドレスは命令制御回路１０から結線１０２を介して
アドレス変換制御回路２０へ転送される。上記読出しア
ドレスが仮想アドレスの場合はアドレス変換制御回路２
０内で仮想アドレスから実アドレスに変換される。アド
レス変換制御回路２０は読出し実アドレスを結線２０１
．２０２，２０３，２０４上に出力し、キャッシュ・メ
モリ８３．８４と主記憶装置９１との対応関係、すなわ
ちキャッシュ・メモリ８３゜８４の登録情報を記憶し登
録の有無を判定するアドレス・アレイ８１から結線２０
２′を介して返送される信号によりキャッシュ・ヒツト
（登録有り）か否かを判定し、キャッシュ・ヒツトなら
ばキャッシュ・メモリ８３あるいはキャッシュ°メモリ
８４の読出しデータを有効としてクロス・バー・スイッ
チ７０を介して読出し先のＬＳ　Ｉチップに返送する。

返送先は、−船釣には、命令の読出しの場合は命令制御
回路１０となり、オペランドの読出しの場合は演算制御
回路４０となるが、特殊な動作においてはアドレス変換
制御回路２０や高速演算回路５０となることもある。一
方、キャッシュ・ヒツトでない場合（キャッシュ・ミス
あるいはＮＦＢと呼ばれる。）は、バス制御回路３０に
よりシステム・バス９４を介して主記憶装置９１に対し
ブロック転送要求を送出する。そして、主記憶装置！！
９１から返送されるデータは、バス制御回路３０を経た
後、結線３０７．クロス・バー・スイッチ７０．結線８
３７あるいは結線８４７によりキャッシュ・メモリ８３
あるいはキャッシュ・メモリ８４へ書込まれる。また、
主記憶装置９１からの第１回目の返送データはクロス・
バー・スイッチ７０から返送先へ返送される０以上のよ
うにして読出しオペレーションが実行される。

次に、キャンシュ・メモリ８３．８４および主記憶装置
９１に対する書込みオペレーション動作について説明す
る。先ず、書込み指示と書込みアドレスは命令制御回路
１０で書込みオペレーションを必要とする命令を解読し
た場合あるいはマイクロ・プログラムで書込みオペレー
ションを実行する場合に命令制御回路１０内で作成され
、結線１０２を介してアドレス変換制御回路２０へ送出
される。その書込みアドレスが仮想アドレスの場合には
アドレス変換制御回路２０で実アドレスへ変換された後
、アドレス変換制御回路２０内の書込みアドレスを保持
するレジスタに保持され、高速演算回路５０等で書込み
データが準備された時点で、キャッシュ・メモリ８３あ
るいはキャッシュ・メモリ８４への書込みと、主記憶装
Ｗ９１に対する書込み指示、書込みアドレス、書込みデ
ータのバス制御回路３０への送出とが実行される。

ただし、キャッシュ・メモリ８３あるいはキャッシュ・
メモリ８４への書込みは、該当するアドレスがキャッシ
ュ・メモリ８３あるいはキャッシュ・メモリ８４に登録
されている場合のみ行われる。

そして、バス制御回路３０ではシステム・バス９４を介
して主記憶装置９１への書込みを実行する。

なお、書込みデータは演算制御回路４０において主にマ
イクロ・プログラムの制御下で準備され、結線４０５を
介して高速演算回路５０にある書込みデータを保持する
レジスタへ送られた後、書込みアドレスとの同期をとっ
て結線５０７を介してクロス・バー・スイッチ７０へ送
られ、バス制御回路３０およびキャッシュ・メモリ８３
あるいはキャッシュ・メモリ８４へ転送される０以上の
ようにして書込みオペレーションが実行される。

キャッシュ・メモリ８３．８４および主記憶装置９１に
対するデータの読出しオペレーションおよび書込みオペ
レーションは以上のように実行されるものであるが、デ
ータが転送されるデータ線は図示のように全て各回路を
構成するＬＳＩチップ間を１対１で接続するように配設
されてなるものであり、クロス・バー・スイッチ７０に
より選択された結線の他は影響しないと共に、アクセス
・バスの線長が最短になるように各ＬＳＩチップをパッ
ケージ上に実装することができるため、パッケージ上の
データ線による遅延時間を大幅に短縮することが可能で
ある。すなわち、従来の装置を第１図の実施例に当ては
めてみると、従来は結ｖＡ２０７，１０７，４０７．５
０７，３０７，８３７．８４７が並列に接続されたバス
構成となっていたため、トータルの線長が長くなり、静
電容量が増大してデータ転送の際の遅延時間が大きくな
ってしまっていたが、本発明によればクロス・バー・ス
イッチ７０により選択された結線のみの静電容量しか関
係してこないと共に最短のアクセス・バスとすることが
できるため、静電容量に起因する遅延時間を大幅に短縮
することができるわけである。

次に、第２図は第１図におけるクロス・バー・スイッチ
７０の内部構成の例を示す構成図である。

第２図において、８４７，８３７，３０７．２０７．５
０７，４０７，１０７は、第１図において示したように
、各々キャッシュ・メモリ８４．キャッシュ・メモリ８
３．バス制御回路３０．アドレス変換制御回路２０．高
速演算回路５０．演算制御回路４０．命令制御回路１０
と接続される結線である。なお、図では簡略化して記載
しであるが、結線８４７，８３７，３０７，２０７，５
０７．１０７はデータ幅が例えば８バイト（６４ビツト
）となっているものである、ただし、結線４０フだけは
データ幅が他と異なり、例えば４バイトとなっている。

しかして、結線８４７，８３７゜３０７．２０７，５０
７，４０７．１０７にそれぞれ対応してセレクタ７１０
〜７１６および入出力のドライバが設けられており、ク
ロス・バー・スイッチ７０の制御線である結線２０５と
してセレクタ７１０〜７１６のセレクト信号２０５−３
Ｏ〜２０５−３６と、ドライバの出力イネーブル信号２
０５−ＥＯ〜２０５−Ｅ４とが与えられ、アドレス変換
制御回路２０により個々のセレクタ７１０〜７１６は独
立に制御されるようになって。

いる０例えば、キャッシュ・メモリ８３がら命令制御回
路１０ヘデータの読出しを行う場合には、セレクタ７１
６により結！！Ｉ０７と結線８３７とを接続する。

なお、このクロス・バー・スイッチ７０は本発明の他の
特徴として、データ幅を変換する機能を有しており、デ
ータ幅が均一でないＬＳＩチップ同士を結合することが
できるようになっている。

例えば、演算制御回路４０（前述したように結線４０７
だけはデータ幅が他と異なり、例えば４バイトである。

）へデータの読出しを実行する場合、キャッシュ・アク
セス時はセレクタ７１５は読出しアドレスに応じて結線
８３７または結線８４７の入力データを選択し、更に読
出しアドレスに応じ８バイト内の上位４バイトあるいは
下位４バイトのいずれかの４バイトを選択するようにセ
レクト信号２０５−３５が与えられることで、８バイト
・データを４バイト・データとして演算制御回路４０に
返送することができる。なお、他のＬＳＩチップ、例え
ば命令制御回路１０へのデータ読出しの際は結線１０７
のデータ幅がキャッシュ・メモリ８３．８４等と同じ８
バイトであるため、４バイト単位の選択は不要である。

次に、第３図は第１図におけるアドレス変換制御回路２
０の内部構成の一部を示したものである。

第３図において、要求コードは命令制御回路ｌＯから与
えられる読出しオペレージ四ンあるいは書込みオペレー
シヨン等を指示する情報が含まれたコードであり、要求
アドレスは命令制御回路１０から与えられる読出し、書
込みアドレス（命令制御回路１０から与えられる読出し
、書込みアドレスが仮想アドレスである場合は実アドレ
スに変換された後のもの）である。

以下、動作を説明する。先ず、結線２０−１０１および
結線２０−２０１に要求コードおよび要求アドレスが与
えられると、要求コードは要求コード・レジスタ、２０
−１０にセットされ、要求アドレスは実アドレス・レジ
スタ２０−２０にセットされる０通常状態では！求愛付
時に実アドレス・レジスタ２０−２０に要求アドレスが
セットされると同時に、ＡＡアドレス・レジスタ２０−
３０と、ＤＡアドレス・レジスタ２０−４０あるいはＤ
Ａアドレス・レジスタ２０−４１にも要求アドレスの一
部がセットされる。読出しまたは書込みオペレーシッン
時はＡＡアドレス・レジスタ２０−３０．ＤＡアドレス
・レジスタ２０−４０゜２０−４１から結線２０２〜２
０４にアドレスが与えられてアドレス・アレイ８１とキ
ャッシュ・メモリ８３またはキャッシュ・メモリ８４と
が読出され、アドレス・アレイ８１でキャッシュ・ヒツ
トか否かが調べられる。そして、読出しオペレーシヨン
の場合は、キャッシュ・ヒツトならばキャッシュ・メモ
リ８３またはキャッシュ・メモリ８４から読出したデー
タはクロス・バー・スイッチ７０を介して読出し先へ返
送される。なお、キャッシュ・メモリ８３かキャッシュ
・メモリ８４のいずれから読出しデータを返送するかは
要求アドレス中の予め決められた１ビツトの値に従って
行われ、このビットの値が“０”の時にキャッシュ・メ
モリ８３（バンク＃０）が選択され、“１′″の時にキ
ャッシュ・メモリ８４　（バンク＃１）が選択される。

一方、キャッシュ・ヒツトでない場合（キャッシュ・ミ
スの場合）、実アドレス・レジスタ２０−２０からセレ
クタ２０−２３を介して結線２０１によりバス制御回路
３０へ主記憶装置９１に対するブロック転送のアドレス
が送出され、バス制御回路３０で読出されたブロック転
送データの第１回の返送時、そのデータはクロス・バー
・スイッチ７０を介して読出し先に返送されると同時に
キャッシュ・メモリ８３またはキャッシュ・メモリ８４
へ登録される。なお、ブロック・サイズを３２バイト、
データの転送幅を８バイトとすると、ブロック転送は８
バイト転送を４回実行することになる。また、キャッシ
ュ・メモリ８３．８４のバンクをアドレスの下位から第
５ビツト目、すなわち１６バイト境界で分けることとす
ると、ブロック転送データはキャッシュ・メモＩＪ８３
とキャッシュ・メモリ８４へ２回ずつ（１６バイトずつ
）書込まれることになる。

一方、要求コード・レジスタ２０−１０に書込みオペレ
ーションの指示がセットされた場合は、アドレス・アレ
イ８１の参照とキャッシュ・メモリ８３あるいはキャッ
シュ・メモリ８４の読出しとが実行された後、要求アド
レス（書込みアドレス）は実アドレス・レジスタ２０−
２０から実アドレス・レジスタ２０−２２にセントされ
、キャッシュ・メモリ８３あるいはキャッシュ・メモリ
８４の読出しデータはデータ・レジスフ２０−５０ヘセ
フトされる。また、キャッシュ・ヒツトか否かの情報は
デコーダ２０−１１に入力され、要求コード・レジスタ
２０−１２ヘセソトされる。

このように書込みオペレーションの場合は、要求コード
・レジスタ２０−１０．実アドレス・レジスタ２０−２
０の第１ステージから要求コード・レジスタ２０−１２
．実アドレス・レジスタ２０−２２の第２ステージに処
理を移行させ、第１ステージを空けることにより、後続
の要求を受付けることができるようになっている。すな
わち、書込みオペレーションでは書込みデータを待ち合
わせる必要から、このような処理が可能となる。

さて、第２ステージの要求コード・レジスタ２Ｏ〜１２
．実アドレス・レジスタ２０−２２にセントされた書込
みオペレーションの要求コード。

要求アドレスは、高速演算回路５０内の書込みデータ・
レジスタに書込みデータが準備されるのを待ち合わせ、
書込みデータが準備された時点で書込み動作を行う、な
お、本発明の直接的な内容ではないが、この実施例では
キャッシュ・ヒツトの場合は書込みに際してデータ幅内
の全てのデータ（例えば８バイト）を書換えない部分書
込みであっても、データ幅内の全てのデータを書換える
全書込みとし、特に主記憶装置９１への書込みにかかる
処理速度の向上を図れるようになっている。

すなわち、アドレス・アレイ８１の参照とキャッシュ・
メモリ８３あるいはキャッシュ・メモリ８４の読出しと
が実行された状態で、キャッシュ・メモリ８３あるいは
キャッシュ・メモリ８４の読出しデータは結！２０７を
介しデータ・レジスタ２０−５０に保持されるようにな
っており、書込みデータが準備された場合に、高速演算
回路５０から結線５０７を介して転送される書込みデー
タと、アドレス変換制御回路２０のデータ・レジスタ２
０−５０からセレクタ２０−５１および結線２０７を介
して転送される書込み前データとをクロス・バー・スイ
ッチ７０で受け、バイト単位でデータの入換えを行い、
新たな書込みデータを作成するようになっている。つま
り、バイト単位に書込みマスク（データ幅が８バイトの
場合は８ビツト）が設けられており、そのマスクが“１
′″のバイトのみが書込み前データと入換えられるよう
になっている。すなわち、書込みマスクが“１”のバイ
トでは結線５０７の書込みデータを選択し、書込みマス
クが“０”のバイトでは結線２０７の書込み前データを
選択する。なお、この書込みマスクは書込みデータとと
もに結線５０７でクロス・バー・スイッチ７０に送出さ
れるものであり、書込みマスク受入部７２０で受信され
た後、結線２０５による制御信号と同様にセレクタの制
御に使用される。この操作によりキャッシュ・ヒツト時
は、全書込みでない書込みオペレージコンに対してもバ
ス制御回路３０および主記憶装置９１に対して全書込み
とすることが可能である。すなわち、全書込み化が可能
となる。なお、キャッシュ・ヒントの場合はデータ・レ
ジスタ２０−５０の内容は書込み前データとなるため、
上記のような処理が可能であるが、キャッシュ・ミスの
場合は内容は不定（パリティのみ保障される。）である
ため、全書込み化は行えない、このようなキャッシュ・
ミスの場合は全書込み化は不可能であるので、２バイト
書込みならそのまま２バイト部分書込みとしてバス制御
回路３０へ送出され、キャッシュ・メモリ８３．８４へ
の書込みも実行しない。

また、−ａに主記憶装置９１では８バイト単位にエラー
訂正符号（ＥＣＣ）を有し、読出し１ピント・エラーを
訂正するようにしているため、例えば２バイト部分書込
み等の８バイト全書込み以外の書込み実行時は、対応す
る８バイト境界データの読出しを行った後、書込みデー
タの２バイトのみを差し換えて８バイト単位にエラー訂
正符号を再作成してデータとともに書込むことが必要で
あり、全書込みに比べ処理時間が大きくなってしまうこ
とが考えられるが、その場合は、この処理時間の遅れを
救済するため、演算処理袋Ｗ９０内のキャッシュ・メ予
す８３．８４で上記の処理を予め実行し、主記憶装置９
１に対しては全書込み動作として主記憶装置９１の処理
時間を短縮することが可能である。

一方、本発明の直接的な内容ではないが、第３図におい
ては要求コード・レジスタおよび実アドレス・レジスタ
が２つのステージとなっており、２個のバンクに分割さ
れたキャッシュ・メモリ８３．８４に対して同時に書込
み、読出しが行えるようになっている。以下、第２ステ
ージの要求コード・レジスタ２０−１２．実アドレス・
レジスタ２０−２２に書込みオペレーションがセントさ
れ、第１ステージの要求コード・レジスタ２Ｑ−１０、
実アドレス・レジスタ２０−２０に読出しオペレーショ
ンがセントされている場合について動作を説明する。な
お、この場合、書込み、読出しを行うキャッシュ・メモ
リのバンクによって動作が異なる。なお、バンクの選択
は前述したように要求アドレス中の予め決められた１ビ
ツトの値に従って行われる。

（１１同一バンクの場合 この場合は第２ステージの書込みオペレーションが優先
され、ＤＡアドレス・レジスタ２０−４０またはＤＡア
ドレス・レジスタ２０−４１には書込みアドレス（実ア
ドレス・レジスタ２０−２２の内容）の一部がセレクタ
２０−２３．２０−４２．２０−４３を介してセットさ
れ、キャッシュ・メモリ８３あるいはキャッシュ・メモ
リ８４への書込みアドレスを確保し、書込みが行われる
。

また、第１ステージの読出しオペレーションは書込みオ
ペレーションが終了するのを待ち合わせて行われる。

（２）別バンクの場合 この場合、例えば書込みがバンク＃０（キャッシュ・メ
モリ８３）で読出しがバンク＃１　（キャッシュ・メモ
リ８４）の場合、書込みアドレスの一部はＤＡアドレス
・レジスタ２０−４０に、読出Ｌアドレスの一部はＡＡ
アドレス・レジスタ２０−３０およびＤＡアドレス・レ
ジスタ２０−４１にセットされる。従って、第２ステー
ジではＤＡアドレス・レジスタ２０−４０によりキャシ
ェ・メモリ８３のアドレスを確保し、結線５０７゜２０
７により書込みデータを作成し、結線８３７によりキャ
ッシュ・メモリ８３ヘデータを書込むと同時に、結線３
０７によりバス制御回路３０へ書込みデータを送出して
主記憶装置９１への書込みを行う、これと並列して、第
１ステージではＡＡアドレス・レジスタ２０−３０とＤ
Ａアドレス・レジスタ２０−４１とによりアドレス・ア
レイ８１とキャッシュ・メモリ８４のアドレスを確保し
、キャッシュ・メモリ８４のデータを結線８４７により
読み出す、この時、読出し先が命令制御回路ｌＯまたは
演算制御回路４０ならば上記の読出しデータを返送する
ことが可能である。ただし、高速演算回路５０またはア
ドレス変換制御回路２０は第２ステージの書込みオペレ
ーションにより使用されているため、これらへの読出し
は不可である。

〔発明の効果〕

以上説明したように、本発明の演算処理装置にあっては
、キャッシュ・メモリの読出し、書込みのためのデータ
・バスにバス方式を使わずにクロス・バー・スイッチ機
能を有するチップで直接にキャッシュ・メモリとＬＳＩ
チップとの接続を行うようにしているため、データ転送
の行われるデータ・バスを形成するトータルの線長を最
短にすることが可能となり、高速なキャッシュ・メモリ
のアクセスを実現することができる効果がある。

また、クロス・バー・スイッチ機能を有するチップによ
り必要に応じてデータ幅の変換が行えるため、データ幅
の異なるＬＳＩチップが混在していても制御信号を変更
するだけでそのまま対応することが可能であり、特別な
データ整列回路が必要でないため、ハードウェアを削減
することができる効果がある。

【図面の簡単な説明】

第１図は本発明の演算処理装置を含む情報処理装置の構
成図、 第２図は第１図におけるクロス・バー・スイッチの内部
構成図および、 第３図は第１図におけるアドレス変換制御回路の内部構
成の一部を示す図である。 図において、９０・・・演算処理装置、９１・・・主記
憶装置、９２・・・入出力制御装置、９３・・・システ
ム制御装置、９４・・・システム・バス、ｌＯ°°°命
令制ｆ１１回路、２０・・・アドレス変換制御回路、３
０・・・バス制御回路、４０・・・演算制御回路、５０
・・・高速演算回路、６０・・・制御記憶回路、７０・
・・クロス・バー・スイッチ、８１・・・アドレス・ア
レイ、８２・・・コピー・アドレス・アレイ、８３．８
４・・・キャッシュ・メモリ、８５・・・制御記憶。

Claims (1)

【特許請求の範囲】
1. キャッシュ・メモリと、データ幅が均一でない複数のＬ
   ＳＩチップとから構成され、前記キャッシュ・メモリと
   ２個以上の前記ＬＳＩチップとの間でデータ転送が行わ
   れる演算処理装置において、任意の入出力端子間を接続
   状態とできるクロス・バー・スイッチ機能を有すると共
   にデータを整列してデータ幅を変換する機能を有するチ
   ップを介して前記キャッシュ・メモリと２個以上の前記
   ＬＳＩチップとを接続してなることを特徴とした演算処
   理装置。