JP3125884B2 - 内容アドレス記憶装置 - Google Patents

内容アドレス記憶装置

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JP3125884B2
JP3125884B2 JP08531425A JP53142596A JP3125884B2 JP 3125884 B2 JP3125884 B2 JP 3125884B2 JP 08531425 A JP08531425 A JP 08531425A JP 53142596 A JP53142596 A JP 53142596A JP 3125884 B2 JP3125884 B2 JP 3125884B2
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
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    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Description

【発明の詳細な説明】 本発明は、請求項１の一般概念による内容アドレス記
憶装置（CAM）に関する。
内容アドレス記憶装置（以下CAMと略称する）は、電
子回路、特にコンピュータ・システムにおける現況技術
で多く応用されている。典型的なメモリ・モジュールと
は異なり、CAMのメモリ・セルのアドレス指定はそのア
ドレスを使用しては行われない。その代わりに、アドレ
スではなくCAM内の記憶場所の可能な内容を表すデータ
・ワードをCAMに入力する。入力されたデータ・ワード
が記憶されている記憶場所がCAM内にある場合、CAMは対
応する信号を送る。CAMの様々な実施態様とそれらの応
用例は、以下の資料に記載されている。
TDB Vol.37,No.6B,June 1994,pp.347−348 TDB Vol.37,No.4B,April 1994,pp.125−128 TDB No.1,January 1993,pp.200−202 TDB No.4a,September 1991,pp.154−157 TDB No.10B,March 1991,pp.164−168 TDB December 1988,pp.254−257 TDB March 1984,pp.5364−5366 TDB March 1973,pp.3002−3004 TDB December 1973,pp.2217−2219 TDB August 1974,pp.882−883 TDB September 1974,pp.1058−1059 TDB October 1981,pp.2601−2603 TDB August 1989,pp.478−479 TDB March 1989,pp.461−466 したがって、本発明の目的は、改良されたCAMを製作
することである。特に、本発明の目的は、アクセス時間
が短縮されたCAMを提供することである。
本発明の目的は、請求項１の特徴記載部分の特徴によ
って達成される。それによると、CAMの論理メモリ・ア
レイはチップ面上で集積されているためCAMの物理メモ
リ・アレイと同じではない。そうではなく、論理メモリ
・アレイは複数のブロックに振り分けられている。論理
メモリ・アレイの各ブロックは、それに対応する他のメ
モリ・アレイのブロックと共に、物理メモリ・アレイ内
に組み込まれている。これにより、CAMの信号接続の線
路長だけでなく、CAMの内容信号線の線路長も最小化さ
れ、その結果、処理速度が向上する。
本発明の実施例を図面に示し、以下に詳細に説明す
る。
第１図は、現況技術によるCAMを示す図である。
第２図は、本発明によるCAMを示す概略図である。
第３図は、本発明によるCAMの２つの論理ブロックか
ら成るメモリ・アレイを示す図である。
第４図は、メモリ・セルの回路とそれに属する信号線
を示す図である。
第５図は、２本の突合わせ線の論理接続を示す図であ
る。
第６図は、それぞれ３ブロックに分割された３つの論
理メモリ・アレイを有する本発明によるCAMの論理メモ
リ・アレイと物理メモリ・アレイを示す略図である。
第１図に示す現況技術で周知のCAMは、２つのメモリ
・アレイD0とD1に分かれている。メモリ・アレイD0とD1
は本質的に同じである。メモリ・アレイD0およびD1はそ
れぞれ128個の記憶場所を有し、各記憶場所には24ビッ
ト長のデータ・ワードを記憶することができる。メモリ
・アレイD0およびD1はそれぞれ入力線B0〜B23と電気的
に結合されている。入力線B0〜B23は、24ビットのワー
ド長を持つ書込みデータを転送するために使用される。
さらに、メモリ・アレイD0は信号入力線WRITE1を有し、
メモリ・アレイD1は信号入力線WRITE3を有する。入力線
B0〜B23を介してCAMに転送されるデータ・ワードがCAM
に書き込まれた場合、信号入力線WRITE1とWRITE3はその
データ・ワードをメモリ・アレイD0とD1のどちらに記憶
すべきかを判断する機能を果たす。
メモリ・アレイD0およびD1はそれぞれ比較線CD0〜CD2
3と電気的に結合されている。比較線CD0〜CD23を介して
24ビット幅のデータ・ワードをCAMに転送することがで
きる。比較線CD0〜CD23によってCAMに転送されたデータ
・ワードは、前にCAMに書き込まれたデータ・ワードと
比較される。記憶データ・ワードの24ビットすべてが比
較ワードと一致する場合、CAMは一致信号を生成する。
したがって、一致信号は線CD0〜CD23を介して転送され
た比較ワードが比較処理の前にすでにCAMにデータ・ワ
ードとして記憶されていることを示す。一致信号は、CA
Mに属する読取り／書込みメモリE0またはE1のうちの一
方に記憶される。比較ワードと一致するデータ・ワード
がメモリ・アレイD0にある場合、一致信号は読取り／書
込みメモリE0に記憶され、そうでない場合はメモリ・ア
レイD1に属する読取り／書込みメモリE1に記憶される。
これによって、読取り／書込みメモリE0またはE1内の一
致信号のメモリ・アドレスは、そのデータ・ワードが比
較ワードと一致するメモリ・アレイD0またはD1内の記憶
場所のアドレスを表す。読取り／書込みメモリE0または
E1は、比較の結果を評価するためにそれぞれの出力線Ou
t0またはOut1から読み出すことができる。第１図では、
メモリ・アレイD0およびD1の個々の記憶場所をそれぞれ
に対応するワード線によって示している。
第１図に示す現況技術で周知の回路では、メモリ・ア
レイD0およびD1を入力線B0〜B23および比較線CD0〜CD23
と結合するために、それらの線をそれぞれメモリ・アレ
イD0とメモリ・アレイD1に並列に通さなければならない
ことが欠点であることがわかっている。それに対応する
それぞれの24本の線の分岐によって、入力線および比較
線に必要な総線路長が長くなる。それによって、回路パ
フォーマンスに基づいて、CAMのアクセス速度が制限さ
れる。
さらに、第１図の回路は、メモリ・アレイD0をその読
取り／書込みメモリE0に、またはメモリ・アレイD1をそ
の読取り／書込みメモリE1に結合する突合わせ線をそれ
ぞれメモリ・アレイD0またはD1の全幅にわたって通さな
ければならない点で不利であることがわかっている。そ
の結果による回路パフォーマンスによっても、処理速度
が制限される。
これらの欠点は、第２図に図示する本発明によるCAM
によって改善される。第２図に図示するCAMは、メモリ
・アレイD0′およびD1′から成る。メモリ・アレイD0′
は、２つのブロックD00とD10を含む。ブロックD00は第
１図のメモリ・アレイD0のビット位置０〜11に対応す
る。それに対してブロックD10は第１図のメモリ・アレ
イD1のビット位置０〜11に対応する。メモリ・アレイD
1′はブロックD01およびD11を含み、それぞれ第１図の
メモリ・アレイD0またはD1のビット位置12〜23に対応す
る。
したがって、24ビット幅の記憶場所、たとえば第１図
のメモリ・アレイD0は、第２図のCAMでは２つに分かれ
ている。ビット位置０〜11はブロックD00に実施され、
ビット位置12〜23はブロックD01に実装されており、そ
れぞれ異なるメモリ・アレイD0′とD1′に属する。
メモリ・アレイD0′およびD1′はそれぞれ、ビット線
ドライバおよび書込みヘッドS0′またはS1′を介して入
力線B0〜B11および比較線CD0〜CD11または入力線B12〜B
23および比較線CD12〜CD23と電気的に結合されている。
メモリ・アレイD0′には読取り／書込みメモリ・ブロッ
クE0′が属し、メモリ・アレイD1′には読取り／書込み
メモリ・ブロックE1′が属している。読取り／書込みメ
モリ・ブロックE0′およびE1′はそれぞれイネーブル回
路を有し、それによってブロックE0′またはE1′のうち
の一方の読取り／書込みセルに書込みを行うことができ
る。ブロックD00、D01、D10、およびD11はそれぞれ対応
する突合わせ線MATCH00、MATCH01、MATCH10、およびMAT
CH11を介してイネーブル回路と結合されている。それに
よって、ブロックD00、D01、D10、およびD11のうちの１
つのブロックの12ビット位置を有する各記憶場所は、別
々の突合わせ線を有する。比較ワードの対応するビット
位置とブロックのうちの１つのビット位置とが一致して
いると判断されると、対応する突合わせ線で一致を示す
信号が発行される。論理的に１つのメモリ・アレイを形
成するが実際には異なるメモリ・アレイD0′およびD1′
に配置構成されているブロックの突合わせ線が、それぞ
れ読取り／書込みメモリ・ブロックのうちの１つの同じ
イネーブル回路への入力線として機能する。したがっ
て、ブロックD00およびD01の突合わせ線MATCH00およびM
ATCH01は、読取り／書込みメモリ・ブロックE0′の対応
するイネーブル回路に接続され、ブロックD10およびD11
の突合わせ線MATCH10およびMATCH11は読取り／書込みメ
モリ・ブロックE1′の対応するイネーブル回路に接続さ
れる。突合わせ線MATCH00とMATCH01、またはMATCH10とM
ATCH11は、イネーブル回路のAND演算で論理的に結合さ
れる。突合わせ線MATCH00とMATCH01、またはMATCH10とM
ATCH11の両方がそれぞれ、マッチ線上の比較データの対
応するビット位置がデータ・ワードのブロックに記憶さ
れているビットに対応する場合にのみ、一致が判断され
たブロック内の記憶場所について対応するイネーブル回
路が起動される。その場合、比較データと記憶データ・
ワードとの一致の情報は、読取り／書込みブロックE0′
またはE1′のいずれか一方のブロックの対応する読取り
／書込みセルに書き込まれる。この情報は、出力ドライ
バを介して読み取り／書込みブロックE0′またはE1′に
結合されている出力線Out0およびOut1を介して読み出す
ことができる。
したがって、第２図に図示する本発明によるCAMは、
ブロックD00およびD01またはブロックD10およびD11から
成る２つの論理メモリ・アレイを有する。ブロックD00
およびD01またはブロックD10およびD11によって形成さ
れている論理メモリ・アレイは、第１図のメモリ・アレ
イD0およびD1に対応する。論理的に関連づけられている
ブロックは、それにもかかわらずチップ面上で異なるメ
モリ・アレイD0′とD1′に互いに分離して配置される。
これには、第１図に図示するCAMの場合のように24本の
入力線と突合わせ線をそれぞれ２つのメモリ・アレイD
0′とD1′のそれぞれまで通す必要がないという利点が
ある。この場合は、それぞれビット位置０〜11または12
〜23に対応する入力線B0〜B11およびCD0〜CD11またはB1
2〜B23およびCD12〜CD23を、対応するメモリ・アレイD
0′およびD1′まで通すだけでよい。これにより、リー
ド線の総線路長とリード容量が最小化される。その結
果、本発明によるCAMの処理速度は向上する。
これによるもう１つの利点は、第１図のCAMのように
突合わせ線をそれぞれメモリ・アレイの全幅にわたって
通さなくても済むようになることである。特に、突合わ
せ線MATCH10とMATCH11は、それぞれ11ビット位置しかカ
バーしないため、現況技術のものと比較して短くなり、
それに対応して読取り／書込みメモリ・ブロックE1′ま
での必要線路長が短くなる。
第２図に図示するメモリ・アレイD0′の可能な実施態
様を、第３図に略図で示す。メモリ・アレイD0′は128
個の記憶位置から成る。128個の記憶域はそれぞれ24個
のメモリ・セルＺを有する。ブロックD00およびD10は論
理的に、異なるメモリ・アレイD0またはD1に属し、メモ
リ・アレイD0′内に実装される。メモリ・アレイD0′の
記憶場所１は、ブロックD00およびD10のそれぞれの第１
の記憶場所のビット位置０〜11を記憶するために使用さ
れる。同じことはメモリ・アレイD0′の残りの記憶場所
にも同様に当てはまる。ブロックD00またはD10のメモ
リ．セルは、記憶場所内で交互に配置されている。つま
り、空間的にブロックD00のビット位置のためのメモリ
・セルＺの後にブロックD10の同じビット位置のための
対応するメモリ・セルＺが続く。その結果、メモリ・ア
レイD0′の記憶場所１の場合、たとえばブロックD00の
ビット０のメモリ・セルをＺ（B0,D00）で示すと、以下
のような一連のメモリ・セルとなる。
Ｚ（B0）,D00;Z（B0）,D10;Z（B1）,D00;Z（B1）,D1
0; Ｚ（B2）,D00;Z（B2）,D10;...;Z（B11）,D00; Ｚ（B11）,D10 メモリ・アレイD0′の各列は、それに関連する比較線
CDのうちの１本に結合されている。たとえば、メモリ・
アレイD0′の列１には、ブロックD00のメモリ・セルＺ
（B0）が含まれ、ブロックD00内のデータ・ワードの第
１ビットの記憶のために使用される。したがって、列１
は比較線CD0と電気的に結合されている。メモリ・アレ
イD0′の列２は、ブロックD10のデータ・ワードのそれ
ぞれの第１ビットの記憶のために使用され、同様に対応
する比較線CD0に電気的に結合されている。列１および
列２がそれぞれデータ・ワードの第１ビットの記憶に使
用されるためと、この２つの列がメモリ・アレイD0′内
で互いに直接隣接した位置にあるために、比較線CD0を
単純な方式で構成することができ、この線をその端部で
列１と列２の両方に電気的に結合することができる。こ
の電気的結合は第３図で線結合１で示されている。残り
の比較線CD1〜CD11も相応じて単純な方式で構成され、
異なるブロックD00またはD10内の同じビット位置の記憶
に使用される２つの隣接する列でそれぞれ結合されてい
る。したがって、比較線CDの必要総線路長は、現況技術
と比較して大幅に短縮される。
メモリ・アレイD0′は、２つの隣接する列、たとえば
列１および列２のそれぞれについて、ビット線ドライ
バ、たとえばS0′を備える書込みヘッドを有する。ビッ
ト線ドライバS0′を備える書込みヘッドは常に、異なる
ブロックD00またはD10内の同じビット位置の記憶のため
に使用されるメモリ・アレイD0′の２つの隣接する列に
属する。書込みヘッドとビット線ドライバS0′は、メモ
リ・アレイD0′の信号入力線WRITE1およびWRITE3と結合
されており、これらの入力線は第１図の類似の信号入力
線WRITE1およびWRITE3に対応する。さらに、各書込みヘ
ッドS0′は対応する入力線Ｂと結合されている。たとえ
ば、書込みヘッドS0′１は、第１ビット位置の転送に使
用される入力線B0と結合されており、同様に書き込みヘ
ッドS0′２は第２ビット位置の入力線B1に結合されてい
る。入力線B0〜B23を介してCAMにデータ・ワードが書き
込まれる場合、データワードの最初の12ビットは入力線
B0〜B11を介して、メモリ・アレイD0′の対応する書込
みヘッドS0′１〜S0′11に転送される。コンピュータ・
システムによって生成された入力信号WRITE1およびWRIT
E3に応じて、入力線B0〜B11上にあるデータがブロックD
00またはブロックD10に記憶される。この機能は、たと
えば各書込みヘッドS0′内の３ステート・トランジスタ
によって実現することができる。論理メモリ・アレイD0
およびD1をブロックD00およびD10に分けることと、メモ
リ・アレイD0′でのそれらの配置構成によって、比較線
CD0〜CD11のように、入力線B0〜B11をきわめて単純に構
成することができ、それによって線路長を短縮すること
ができる。
第３図には図示されていないが、メモリ・アレイD1′
はメモリ・アレイD0′と対応する構造であり、ブロック
D01およびD11のビット位置12〜23が設けられている点が
異なる。その結果、比較線CD12〜CD23および入力線B12
〜B23の線路長がそれに応じて経済的になっている。
第４図に、本発明によるメモリ・セルＺ、たとえば第
３図に示したメモリ・アレイD0′のセルＺ（B0,B00）の
構成を図示する。第４図に図示する実施態様では、メモ
リ・セル自体は４個のトランジスタT1、T2、T3、および
T4から成るフリップフロップとして構成されている。こ
のフリップフロップは、トランジスタT5およびT6と結合
されている。トランジスタT5およびT6のベースは、ワー
ド線WLと結合されている。トランジスタT5のコネクタが
ビット線BLに結合され、トランジスタT6のコネクタが相
補ビット線BLCに結合されている。現況技術で周知のよ
うに、４個のトランジスタT1、T2、T3、およびT4から成
るフリップフロップについては、ワード線WLおよびビッ
ト線BLとそれらの相補線の対応する制御によって説明す
ることができる。
比較線CD、たとえば比較線CD0は、第３図のメモリ・
セルＺのうちの１つのメモリ・セルＺ（B0,B00）の場合
と同様に、トランジスタT9の線端と結合され、比較線CD
の相補線である線CDCはトランジスタT7の線端と結合さ
れる。トランジスタT9のベースはトランジスタT3とT4の
共通線端に結合され、トランジスタT7のベースはフリッ
プフロップのトランジスタT1とT2の共通線端に結合され
ている。トランジスタT8とT10はそれぞれ、トランジス
タT7とT9に並列にスイッチされる。トランジスタT8のベ
ースはトランジスタT1とT2のベースに結合され、トラン
ジスタT10のベースはフリップフロップのベースT3とT4
に結合されている。トランジスタT1、T3、T8、およびT1
0の場合、トランジスタはノーマリ・オン型である。す
なわち、ベースの電位が０ボルトのときに導通状態であ
るトランジスタである。第４図に示す残りのトランジス
タは、ベースが０電位のときに導通状態でははいノーマ
リ・オフ・トランジスタである。
トランジスタT7およびT9は線３を介して互いに結合さ
れている。さらに線３は線２を介してトランジスタ11の
ベースに結合されている。線CD上の比較データ項目がメ
モリ・セルＺに記憶されているデータ項目と一致する場
合、線３上の信号は論理０である。その逆に、比較線CD
上のデータ項目がフリップフロップに記憶されているデ
ータ項目と一致しない場合、線３上の信号は論理１であ
る。線３の信号は線２を介してトランジスタT11のベー
スに転送される。トランジスタT11の一方の端はGROUND
に結合され、他方の端はMATCH線に結合されている。比
較操作の前に、MATCH線を論理１にプリロードする。比
較データ項目がセルＺに記憶されているデータ項目と一
致する場合、その結果として線２上の信号レベルが論理
０になり、トランジスタT11は導通状態ではなくなる。
ブロックD00の記憶場所の各セルＺについて、さらにト
ランジスタT12、T13、...がMATCH線と結合されている。
これによって、トランジスタT11、T12、T13、...が属す
る突合わせ回路４が実現される。トランジスタT12、T1
3、...のベースはそれぞれ線２′または２″を介して、
それぞれのメモリ・セルＺの線３に対応する線に結合さ
れている。比較線CD0〜CD11上の比較ワードの12ビット
がすべて、ブロックDj（この例ではブロックD00）の記
憶場所に記憶されているデータ・ワードの対応するビッ
ト位置０〜11と一致する場合、その結果として突合わせ
回路４のトランジスタの線２、２′、２″上の各信号が
論理０になり、突合わせ回路４のいずれのトランジスタ
も導通状態にならない。ビット位置０〜11のうちの１つ
について比較データと記憶データの間に一致がない場
合、その結果として突合わせ回路４のトランジスタのう
ちの１つが導通状態になり、それに応じて突合わせ線が
論理０になって、比較ワードとデータ・ワードの間に一
致が存在しないことを示す。
したがって、メモリ・アレイD0′の各記憶場所につい
てそれぞれ２つの突合わせ回路４がある。具体的には、
ブロックD00とD10のそれぞれについて突合わせ回路４が
ある。それに応じてブロックD00の突合わせ回路４はメ
モリ・セルＺ（B0,D00）;Z（B1,D00）;...Z（B11,D00）
の信号線入力２、２′、２″...を有する。各記憶場所
には突合わせ線MATCH00が対応して属し、これによって
も比較ワードの最初の12ビットがメモリ・アレイD0′の
記憶場所に記憶されているデータ・ワードの最初の12ビ
ットと一致していることが示される。これに対応する状
況は、ブロックD10の突合わせ線MATCH10にもその他の突
合わせ線MATCH01およびMATCH11にも当てはまる。
第５図に、ブロックD00およびD01の突合わせ線MATCH0
0およびMATCH01の例を使用して論理結合を図示する（第
２図と比較されたい）。比較ワードのビット位置０〜11
およびビット位置12〜23が記憶データ・ワードの対応す
るビット位置と一致する場合、対応する記憶場所の突合
わせ線MATCH00および突合わせ線MATCH01は論理１電位で
ある。突合わせ線MATCH00はトランジスタT14のベースに
接続され、突合わせ線MATCH01はトランジスタT15のベー
スに接続されている。トランジスタT14とT15は互いに接
続されている。トランジスタT15はさらにトランジスタT
16と結合され、トランジスタT14はノーマリ・オン・ト
ランジスタT18と結合されている。トランジスタT16とT1
8のベースはイネーブル信号線ENABLEと結合されてい
る。ENABLE信号が論理１のとき、MATCH00とMATCH01信号
はトランジスタT14とT15を介してAND演算で論理接続さ
れる。トランジスタT14とT15は両方とも、両方の突合わ
せ線MATCH00とMATCH01が論理１電位のときにのみ導通状
態になり、そのため地点PXの電位が０になる。その結
果、地点PY、すなわちインバータＩの出力の電位が論理
１になり、そのためトランジスタT17が導通状態にな
る。したがって、それに対応する情報がフリップフロッ
プ18に書き込まれる。フリップフロップ18は読取り／書
込みメモリ・ブロックE0′の読取り／書込みセルであ
る。イネーブル回路と、突合わせ線の論理AND演算と、
メモリ・ブロックE0′の読取り／書込みセルとから成る
第５図に図示する回路は、CAMの128個の記憶場所のそれ
ぞれについて実現される。読取り／書込みメモリ・ブロ
ックE0′は、読取り／書込みセルの合計によって実現さ
れる。読取り／書込みメモリ・ブロックE1′についても
同様である。比較処理の完了後、比較データが該当する
記憶場所の記憶データと一致するという情報がCAMの記
憶場所のうちの１つの記憶場所のフリップフロップ18の
１つに記憶されているかどうかを確認するために、読取
り／書込みメモリ・ブロックE0′およびE1′を読み出す
ことができる。この情報が読取り／書込みメモリ・ブロ
ックE0′に記憶されている場合は、対応するデータ・ワ
ードが論理メモリ・アレイD0、すなわちメモリ・アレイ
D0′のブロックD00とメモリ・アレイD1′のブロックD01
に入っていることを意味する。
本発明に従って突合わせ線を突合わせ線MATCH00とMAT
CH01またはMATCH10とMATCH11に分割することによっても
う１つの利点が得られる。具体的には、比較ワードとデ
ータ・ワードが１ビットでのみ一致しない場合、突合わ
せ回路４のトランジスタの１つが突合わせ線MATCHを全
体で電位論理０にしなければならないことになり、それ
によって比較的高い容量の電荷交換が必要になる。しか
し、本発明の理論によれば、論理メモリ・アレイD0とD1
のそれぞれ２つのブロックD00、D01、D10、およびD11へ
の二分割に基づいて、トランジスタT11、T12、T13、...
はデータ・ワードの各ビットごとに突合わせ線MATCHを
備えず、（第４図に図示する実施態様では）12個のトラ
ンジスタのみである。これに関係する電荷交換容量の低
減の効果、CAMの処理速度がさらに向上する。
しかし、本発明の理論は、それぞれが２つのブロック
D00、D01およびD10、D11に分かれた２つの論理メモリ・
アレイD0およびD1を有する１つのCAMには限定されな
い。本発明の理論は、任意の数Ｘの論理メモリ・アレイ
D0、D1、D2、...を有するCAMに適用可能である。この場
合、各論理メモリ・アレイDiをＹ個のブロックDijに分
ける。本発明によって、異なる論理メモリ・アレイDiの
相互に対応するブロックDijをメモリ・アレイDi′に配
置する。これを、第６図に例としてそれぞれＹ＝３ブロ
ックに分けられた３つの論理メモリ・アレイD0、D1、D2
の図で示す。ここで、論理メモリ・アレイ内で同じビッ
ト位置を有する、異なる論理メモリ・アレイのブロック
どうしが相互に対応している。相互に対応するブロック
は、物理的にメモリ・アレイDi′、すなわちD0′、D
1′、D2′内のチップ面上に配置される。したがって、
物理メモリ・アレイDi′のすべてのブロックがすべての
記憶場所について別々の突合わせ線を有することにな
る。
第６図に図示する一般的な実施態様では、メモリ・ア
レイのそれぞれのブロック、たとえばメモリ・アレイD
0′のブロックD00、D10、D20のビット位置は、メモリ・
アレイの記憶場所で交互に配置されている。メモリ・ア
レイD0′の最初の３つのメモリ・セルにはそれぞれブロ
ックD00、D10、およびD20の第１ビット位置を入れるこ
とができる。これは、第３図に示す１つのメモリ・アレ
イについて２ブロックの事例の図に対応する。したがっ
て、図のメモリ・アレイD0′では、各場所について３つ
組のメモリ・セルが形成され、それぞれが異なるブロッ
クの同じビット位置の記憶のために使用される。メモリ
・アレイD0′の残りの記憶場所も同様にして構成され
る。これに相当することがメモリ・アレイD1′およびD
2′にも該当する。個々のメモリ・セルは第４図の実施
態様と同様に構成される。第４図の実施態様との相違
は、突合わせ回路４に、第６図のCAMに記憶するデータ
・ワードのワード幅の３分の１に対応する数のトランジ
スタT11、T12、T13、...しか含まれないことである。そ
の理由は、メモリ・アレイの論理的３分割に基づいて、
各ブロックDijが総ワード幅の３分の１位しか持たない
ためである。論理アレイに属するそれらのブロックの突
合わせ回路は、第５図に対応するAND演算で結合され
る。したがって、共通の論理アレイに属するブロックの
すべての突合わせ線が、比較ワードがそれぞれのブロッ
クの対応するビット位置と一致することを示すまで、比
較ワードとデータ・ワード全体との実際の一致はない。
したがって、各メモリ・アレイD0′、D1′、D2′につい
て読取り／書込みメモリ・ブロックE01、E1′、E2′を
設ける。
本発明に従って論理メモリ・アレイをＹ＝３ブロック
に分割することによって、比較線だけでなく入力線と突
合わせ線の線路長を最小化することができるという第２
図の実施態様に対応する利点も得られる。また、各ビッ
ト位置ごとに各突合わせ線にトランジスタを設けないた
め、突合わせ線の容量も低減される。
たとえば、本発明によるCAMは、キャッシュ・ディレ
クトリとしても適用可能である。キャッシュ・メモリ
は、たとえば大容量記憶装置、特にハードディスク記憶
装置と組み合わせて使用することができる。たとえばハ
ードディスク記憶装置のうちの頻繁にアクセスしなけれ
ばならないセクタを、キャッシュ・メモリの対応するセ
クタに記憶する。メモリのセクタに記憶されているデー
タにアクセスする場合、まず、そのセクタのデータがキ
ャッシュ・メモリにあるか否かを確認しなければならな
い。そのために、対応するセクタのアドレスを比較線を
介してCAMにデータ・ワードとして入力する。対応する
セクタ番号がデータ・ワードとしてCAMに記憶されてい
る場合は、そのセクタ番号に属するデータがキャッシュ
・メモリに記憶されていることを意味する。セクタ番号
が見つかったCAMの記憶場所は、キャッシュ・メモリ内
の対応するセクタ番号を表す。したがって、ハード・デ
ィスクの記憶セクタのデータがキャッシュ・メモリ内で
使用可能になったら直ちに入力線Ｂを使用してハード・
ディスクのセクタのセクタ番号をCAMに書き込む。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストフ ヴァンデル ドイツ国ゴーマリンゲン、ハンボルツシ ュトラーセ 13 (72)発明者 ハンズ ワーナー タスト ドイツ国ヴァイル・イム・シェーンブー フ、ハーツマンシュトラーセ 13 (56)参考文献 特開 昭60−117495（ＪＰ，Ａ) 特開 昭60−138798（ＪＰ，Ａ) 特開 昭63−31091（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｘ（≧２）個の論理メモリ・アレイDi（ｉ
    ＝０、１、・・・Ｘ−１）を有する内容アドレス記憶装
    置であって、 上記論理メモリ・アレイがそれぞれ論理的にＹ個のブロ
    ックDij（ｊ＝０、１、・・・Ｙ−１）に分割され、各
    上記論理メモリ・アレイDiにおいてビット位置が同じで
    ある対応するＸ個のブロックをそれぞれ１つの物理メモ
    リ・アレイに配置したことを特徴とする、内容アドレス
    記憶装置。
  2. 【請求項２】突合わせ回路が各ブロックDijに属し、上
    記メモリ・アレイDiに論理的に属するブロックDijの突
    合わせ回路が互いに論理的に結合されていることを特徴
    とする請求項１に記載の内容アドレス記憶装置。
  3. 【請求項３】上記突合わせ回路の論理結合が論理AND演
    算であることを特徴とする、請求項２に記載の内容アド
    レス記憶装置。
  4. 【請求項４】上記物理メモリ・アレイのそれぞれにおい
    てブロックDijのメモリ・セルＺが当該物理メモリ・ア
    レイ内で交互に配置されていることを特徴とする、請求
    項１ないし３のいずれか一項に記載の内容アドレス記憶
    装置。
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