JPS6331091A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にメモリに蓄えら
れた参照データのマスク機能を効率よく行う連想メモリ
に関する。

〔従来の技術〕

従来の連想メモリは入力である問い合わせデータのマス
ク機能として、マスクレジスタに書かれたデータを基に
１問い合わせデータと連想メモリの全内容量を突き合わ
せ、マスクされていない部分で問い合わせ条件を満たし
ているワードがあれば、そのワードに継ながる出力デー
タをアクセスしていた。

なお、この種の装置に関連するものには１例えば特公昭
５９−２２０８３８　、文献アイ・イー・イー・イー、
ジャーナル・オブ・ソリッド・ステート、サーキット、
ボリウム５Ｃ−２０，ナンバー５゜１０月（１９８５年
）、第９５１頁から第９５６頁（ＩＥＥＥ　ＪＯＵ’Ｎ
ＡＬ　ＯＦ　５ＯＬＩＤ−５ＴＡＴＥ　ＣＩＩｔＣＵＩ
ＴＳ　ＶＯＱ　。

５Ｃ−２０，Ｎα５．ｐｐ９５１−９５６　ｏｃｔ、１
９８５）及び電子通信学会技術報告書５ＳＤ８３−７８
゜ｐ　ｐ　４５−５２　（１９８３）において論じられ
ている。

また連想メモリセル自体にドント・ケア（ＤＯＮ’　Ｔ
　　ＣＡＲＥ）状態を持たせて、セル毎にマスクを施す
方法も知られており、たとえばアイ・イー・イー・イー
、ジャーナル・オブ・ソリッド・ステート・サーキット
、ボリウム５Ｃ−７，ナンバー５，１０月（１９７２年
）、第３６４頁から第３６９頁（ＩＥＥＥ　Ｊｏｕｎａ
ｌ　ｏｆ　５ｏｌｅｄ　５ｔａｔｅＣ４ｒｃｕｉｔｓ　
ｖｏｎ、ＳＣ−７，ＮＱ５１　Ｐ　Ｐ　３６４−３６９
　ｏｃｔ、１９７２）に示されている。

〔発明が解決しようとする問題点〕

上記従来技術では、例えばマスクレジスタの内容をデー
タセット毎に設定し直して検索するか、あるいは、連想
メモリセルにドントケア値を書き込むための周辺回路を
データ線毎に設けるかする必要があり、検索速度の低下
あるいは周辺回路の増大をきたす問題があった。

本発明の目的は、メモリセル構造と周辺回路はほとんど
変更な〈従来のままで、参照データセット毎に異なるマ
スクが可能であり、１回の問い合わせ検索で、複数種類
のマスクをそれぞれ施した参照データとの比較−数構出
を効率良く行なうことができる連想メモリを提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、参照データにフラグメモリセルを付加し、
さらに連想メモリセル・アレイの一致検出線を複数分割
し、その一致検出線をフラグメモリの情報により任意選
択することで達成される。

〔作用〕

各参照データセットに付加したフラグメモリは、分割さ
れた一致検出線を任意に選択し、参照データをマスクす
る働きがある。それによって、マスク機能のための内部
回路を簡単化し、参照データセット毎にマスク内容が異
なる場合でも高速の問い合わせ検索を可能にする。

〔実施例〕

以下、本発明の一実施例を第１図により詳細に説明する
。同図は本発明による連想メモリの一構成図である。図
中３９はスタティック形メモリセル、４０は比較器、３
１は３９及び４０よりなる連想メモリセルである６また
、１は３１の連想メモリを多数個配列して構成した参照
データを蓄積する連想メモリセル・アレイ（以下、全ア
レイと略す）、２及び３は左右のアレイの一方をそれぞ
れマスクできる様に分割したものである。５は左右のア
レイの一致検出線を選択するスイッチ回路であり、参照
データとして書き込まれたワード方向データ（参照デー
タセット）の内容を示すフラグメモリセル・アレイを含
む。本実施例では左アレイ２、右アレイ３及び全アレイ
１の３つのモードの一致検索を行うので、２ビツトで構
成する。

６は一致検出線の信号を増幅、ラッチする回路、７は一
致検出線の信号の統括等の一致信号処理部である。８は
出力データ部、９は連想メモリセルアレイ１及び出力デ
ータ部８のワード線選択回路。

１ｏは問い合わせデータの入カバソファ回路である。ま
た、１１はワード線選択信号、各種制御信号の人出力バ
ツフ７回路及びフラグメモリの情報出力回路等を含む制
御回路、１２は出力データ部８の入出力バッファ回路、
１３〜１５はそ九ぞれの入出力端子である。さらに、１
６は分割した一致検出線を統括した一致検出線であり、
１７はその信号の総和回路、１８はその出力線、２１及
び２２はそれぞれ出力回路と一致信号である。一般に、
連想メモリの出力データは、９のワード線選択回路のデ
コーダ部にエンコーダ回路を合わせ持ち、一致したワー
ド線の位置をバイナリ−でメモリ装置外部に出力する形
式が多い。本実施例では、一致したワード線に対する出
力データを８の出力データ部の内容を出力する形式で構
成したが、例えばエンコーダを含む場合はメモリ外部に
８の出力データ部に相当するデータ蓄積部を設ければ良
む１゜ 以下、本実施例の書き込み、読み出し動作について詳し
く説明する。

まず、書き込み動作は各人力バッファ１０゜１２に設定
した内容を制御回路１１により選択されたワード線に従
い、比較したい参照データを連想メモリセル・アレイ１
に記憶させる。同時に５に含まれるフラグメモリには、
メモリアレイ２もしくは３をマスクするモードに応じて
、その内容を分類する情報が書き込まれる。また、出力
データ部８には、連想メモリ側で、一致が起きたとき、
これに対応して読み出したい任意のデータが書き込まれ
る。

次に読み出し動作について説明する。連想メモリは、上
述の様に連想メモリセル・アレイ１に書き込まれた全て
のデータに対して、ワード方向単位に一致比較を行うも
のである。同図の場合は、２分割の実施例であるので、
２通りのマスク機能を有し、マスクしない場合も加えて
、３つのモード検索が可能になる。

従って、同図で参照データの検索を行う場合は例えば、
フラグメモリの値“１１″は全アレイ１を比較する場合
と考え、左右の７レイの一致検出線を選択し、値′″１
０”　、　　”０１”の場合は、それぞれ左もしくは右
の一方のアレイの一敗検出線を選択すれば良い。

具体的には、まず問い合わせデータを入力バッファ回路
１０に設定し、その値と連想メモリセル・アレイ１の全
内容を比較して検索が行なわれる。

その結果、所定のワードが一致した場合、−数構出信号
１６が、例えば高電位（以下１１　ＨＩｔと略す）とな
り、その出力１８は低電位（以下４１　Ｌ　１１と略す
）となり、一致信号２２が“ｊ　Ｌ　１″として出力さ
れ、一致とみなされる。同時に所定のワードに継ながる
出力データ部８のデータとフラグメモリの情報がそれぞ
れ出力される。一方、データが１ビツトでも不一致であ
る場合は、−数構出信号は例えばＩｔ　Ｌ　Ｉｔとなり
、最終的な一致信号２２に１１　Ｈ１１が出力され、不
一致とみなされる。

なお、上述の各種信号は“ＨＩＬＩ　、　　１１　Ｌ　
７Ｆのどちらを基準としても良く、フラグメモリのビッ
ト数は適切な数あれば良い。一方、本実施例では示さな
かったが、マスクした状態もしくはマスクしない状態に
おいて、もし２本以上の一致検出線から、一致信号が出
された場合は、最も優先度の高い一致信号のみを伝送す
るため、優先度判定回路を連想メモリアレイ１と出力デ
ータ部の間に設けることも可能である。また、同図の各
回路ブロックはその配置に限定されるものではなく、各
ブロックの機能を効果的に発揮できる位置であれば良い
。

次に第２図に第１図の連想メモリセルアレイ１及びフラ
グメモリを含むスイッチ回路５の具体的な実施例を示す
。図中３１は連想メモリセル（図中のＣＭ）−３０はワ
ード方向に複数個（ｍビット）並べた同メモリセル群、
３２はワード線。

３３は左アレイ（ａビット）の一致検出線、３４は右ア
レイ（ｂビット）の−数構８線、３６゜３７はそれぞれ
フラグメモリの状態によりオン。

オフを決めるスイッチＳＷＩ、ＳＷ２のゲート端子、１
６は第１図に示した様に一数構出！３３と３４を統括し
た一致検出線である。

同図に示す様に、一致検出線を２分割することによって
、例えば右アレイ３のｂビットをマスクして比較検索し
たい場合、スイッチ回路５はフラグメモリ情報に従って
ＳＷＩの３６をオフ、ＳＷ２の３７をオンする。この結
果、ａビットの検索が可能になる。同様に３６をオン、
３７をオフすることによってｂピットの検索が可能にな
る。さらに、ａ、ｂビット同時に検索したい場合は３６
と３７を同時にオンすれば良い。

以上、本発明によれば従来のマスクレジスタへのデータ
設定が不要であり、またマスクレジスタを特別に設ける
必要がない、また実施例では、連想メモリセル・アレイ
ｌを２分割する例で示したが、３分割以上に分割するこ
とも可能であり、この場合、多数のマスクモードが可能
になる。また。

一致検出線を分割する別な効果として、同様の寄生容量
等が小さくなることから、プリチャージ電流の減少、高
速化等が期待できる。

なお１本発明の実施例におけるメモリセルに使用するＭ
ＯＳトランジスタはｎチャネル形であるが、ｐチャネル
形でも良く、その場合は電ｒＸ極性が反対になる。また
、メモリセルは情報保持の機能があれば良いので、６個
のＭＯＳトランジスタで構成したフルＣＭＯＳ形はもち
ろん高抵抗負荷のフリップフロップ形ＲＯＭ形セルでも
構成可能なことは言うまでもない。

第３図（Ａ）は第１図に示した連想メモリの具体的な応
用例である半導体メモリ装置の購成図である。図中２０
１は主メモリ、２０２は予備メモリ、２０３はそれらの
メモリ群、２０４は第１及び第２図で示した様な本発明
の連想メモリ、２ｏ５はワード線系アドレスの切り替え
回路、２０６はデ−タ線系アドレスの切り換え回路、２
０７は切り替え回路２０５，２０６の選択回路である。

また。

２１３はワード線系外部アドレス線、２１４はデータ線
系外部アドレス線、２１５は連想メモリ２１４の一致信
号線、２１６は第１図のフラグメモリの情報出力線であ
る。さらに、２１７，２１３はそれぞれ連想メモリの出
力データ部から出力される新しいアドレスのワード線ア
ドレス線、データ線系アドレスを示し、２１９，２２０
はそれぞれ切り替え回路２０５，２０６の出力で、メモ
リ群２０３のデータ線系及びワード線系のアドレスを示
す。また、２２１，２２２は一致信号２１５とフラグメ
モリの情報出力線２１６の組み合わせで、切り替え回路
２０５，２０７をそれぞれ選択する切り替え線である。

同図は、第１図と第２図で示した本発明の連想メモリを
適用したソフトウェア的な冗長方法の一応用例である。

この冗長方法は、あらかじめ連想メモリ２１４に不良メ
モリセルをデータ線不良、ワード線不良。

ビット不良の３つのモードに区別して書き込んでおく。

次に、外部アドレス線２１３，２１４のアクセス時に連
想メモリにそのアドレスを入力して一致検索する。その
結果、一致した場合は、連想メモリの出力データ部に記
憶した予備メモリ２０２の新アドレスが２１７，２１８
に供給され、切り替え回路２０５，２０６の選択回路２
０７へは、一致信号２１５と前述のデータ線不良、ワー
ド線不良、ビット不良の３者を区別するフラグメモリの
情報２１６が供給され、新しいデータ線、ワード線もし
くはビット等のアドレスがメモリ群２０４のアドレスと
して供給される。一方、不一致の場合は外部アドレス線
２１３，２１４が選択されメモリ群２０３のアドレスと
して供給される６以上説明した様に本応用例では主メモ
リ外部に予備メモリを設け、不良メモリを救済するので
、メモリ装置に使用する連想メモリを多数個追加すれば
、主メモリの構成は無限に不良ビットの救済数を拡張で
き、大規模な冗長を実現できる。ここで使用する連想メ
モリは、前記のように、ビット不良、ワード線不良、デ
ータ線不良を区別して。

そのアドレスを記憶させることが連想メモリを効率良く
用いる上で重要である。これは第１図と第２図に示した
本発明の実施例により容易に実現できる。すなわち第２
図において、左側ａビットをＸアドレス（ワード線のア
ドレス）、右側ｂビットをＹアドレス（データ線のアド
レス）に対応させ、フラグメモリを含むスイッチ回路５
の状態を、ワード線不良のときはＸアドレスだけの選択
、データ線不良のときはＹアドレスだけの選択、ビット
不良のときは全体を選択するように書き込んでおけば、
アドレスの問い合わせに対し、各不良に対応した参照デ
ータ（不良アドレス）を区別して比較することができる
。ここで、上記主メモリ。

予備メモリは、１チツプ上に形成されている必要はなく
、主メモリとして不良ビットを一部に有する多数のメモ
リチップ、予備メモリとして同様な不良ビットを一部に
有する少数のメモリチップで構成してもよい。このよう
なときにはチップの選択信号（チップアドレス）も連想
メモリ内の参照データと比較する必要があり、本発明に
なる連想メモリとしては、各ワードに含まれる参照デー
タセットを３分割すればよい。この場合フラグメモリは
“１１”が全参照データセットと比較する場合、”１０
″′がＸアドレスと比較しない場合、１′０１″′がＹ
アドレスと比較しない場合、’　ｏ　ｏ　”が未使用領
域で比較しない場合にそれぞれ対応させれば良い、第３
図（Ｂ）は、これを説明したフラグメモリＦＬＭと参照
データ３００として示されたチップアドレス（ＣＡＤ）
、Ｘ、Ｙアドレス（ＸＡＤ、ＹＡＤ）間の対応を示す図
である。但し、同図のバツ゛″×″′印はドントケア値
で比較しない場合を示す。これらの事は、１チツプ上に
メモリが形成されていても、いくつかのブロックに分か
れていてブロック選択信号があるときにも同様である。

以上の本発明の実施例では、連想メモリセルは、ＳＲＡ
Ｍに用いられるフリップフロップ形セルを用いたが、こ
れはこれに限らずダイナミック形（ＤＲＡＭに用いられ
るセル）などを用いてもよい。但しＳＲＡＭ形セルは、
高速・低電力という特徴を有しており、製作プロセス的
にも作り易く、実現性が高い。

ＳＲＡＭ形セルは、インターナショナル・ソリッド・ス
テートサーキツツ・コンファレンス（アイ・ニス・ニス
・シー・シー）、ダイジェストオブ　テクニカル　ペー
パーズ（１９８５年）第４２頁から第４３頁（’　８５
　ｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ、　ｐ　ｐ　４２−４３）において論じら
れている。又ＤＲＡＭ形セルはテクニカル・ダイジェス
ト・オブ・インターナショナル・エレクトロ・デバイス
・ミーティング（アイ・イー・ディーエム）（１９８５
年）第２８４頁から第２８７頁（′８５Ｔｅｃｈｎｉｃ
ａｌ　Ｄｉ（ｔｅｓｔ　ｏｆ　ＩＥＤＭ、　ｐ　ｐ　２
８４−２８７　）において論じられている。

これら従来の連想メモリセルのうち、スタティック型セ
ルにおいては（ａ）１つのメモリセルを構成するトラン
ジスタ数が多く集積度が低い、（ｂ）データの一致検出
に際して３値状態（１゜０、ドントケア（ｄｏｎ’　ｔ
　ｃａｒｓ））の処理を行うのが難しい（回路が、より
複雑になる）、（ｃ）不揮発化するためには電源による
バックアップが必要、などの欠点がある。

また、ダイナミック型セルにおいては、集積度が高い反
面、（ｄ）動作中にもリフレッシュを行う必要があるた
め、アクセス時間が一定せず、待たされる場合がある。

（ｅ）待機時にもリフレッシュを行う必要があるため、
スタティック型に比べてさらにバックアップのための電
力が大きくなる、（ｆ）α線によるソフトエラーに弱く
メモリとしての信頼性に乏しい、などの欠点がある。

連想処理の中には、ある固定した処理を行うものが比較
的多く、そのためには連想メモリも不揮発化することが
、連想処理装置の性能、使い易さの点で求められていた
。

本発明は、従来の連想メモリにおける上記欠点を解消し
た新規な連想メモリをも提供する。

上記問題点を解決するために１本発明では連想メモリセ
ルを紫外線消去かつ電気的書込み可能な不揮発性メモリ
（イー・ピー・ロム；　ＥＰＲＯＮ＝Ｅｌｅｃｔｒｉｃ
ａｌｌｙ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅ＋＋＋ｏｒｙ）素子あるいは電気的消去かつ
書込み可能な不揮発性メモリ（イー・イー・ピー・ロム
；　ＥＥＰＲＯＭあるいはＥ”ＦＲＯＭ＝Ｅｌｅｃｔｒ
ｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄＰｒｏｇｒａ
ｍＩＩａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）素
子により構成する。

不揮発性メモリ素子を用いることにより、電源によりバ
ックアップを行わなくとも半永久的に情報を保持するこ
とができる。また、連想メモリセルは２つのＥＰＲＯＭ
素子、あるいはそれぞれ２つのＭ工ＳトランジスタとＥ
”ＦＲＯＭｉ子のいずれかで構成でき、極めて高集積な
不揮発性連想メモリを提供することができる。

以下、図面を参照して、この発明の詳細な説明する。な
お、以下の実施例では不揮発性メモリ素子として浮遊ゲ
ート型トランジスタを用いる場合につき説明するが、そ
の他の、例えばエム・エヌ・オー・ニス（ＭＮＯ５＝Ｍ
ｅｔａｌ　Ｎ１ｔｒ、ｔｄｅ　ＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）構造などの不揮発性メモリ素子につい
ても全く同様に本発明が適用できる。

第４図と第５図は本発明の一実施例を示している。第４
図中、４０１は連想メモリセル、４０２はｎ個の連想メ
モリセルよりなるｎビットの単位連想メモリブロック、
４０３は参照データの書込み回路、４０４は書込み制御
スイッチ、４０５はワード線駆動回路、４０６はワード
線制御スイッチ、４０７はワード線選択回路、４０８は
一致検出線分離スイッチ、４０９は信号線駆動回路、４
１０はスイッチ、４１１はＡＮＤゲート、４１２はイン
バータ、４１３はプリチャージ・ゲート。

４１４は一致信号処理回路、４１５，４１６は信号線、
４１７はワード／一致検出線、４２６は一致検出線をそ
れぞれ示している。また、Ｖｐは書込み時に印加するプ
ログラム電圧、ＶｃｃはＷ’Ｊｓ作電源定電源電圧＋Ａ
＋　Ｄｒｔａ　（ｉ　＝Ｏ”ｎ　　１）は、書込みデー
タ、Ｄｔｔ　（ｉ＝ｏ−ｎ−１）は入力データ、φＩＩ
Ｅは書込みエネーブル信号、φＰはプリチャージ信号、
φＯＨはデータ、エネーブル信号、ＳＩＡ！　Ｓｔａ、
　Ｓｔｃ、　Ｓｔｏ　（ｉ　＝Ｏ−ｎ　−１）はスイッ
チ、　ＭＡＩＩ　Ｍａｔ（ｉ　＝Ｏ−ｎ　　１）はＥＰ
ＲＯＭ　ｉ子をそれぞれ示している。以下１本装置の動
作を第４図と第５図により説明する。

参照データの書込み時には、信号線４１５゜４１６の電
圧を参照データ書込み回路４０３により制御し、かつ、
ワード／一致検出線４１７の電圧をワード線駆動回路に
より制御する。このため、ワード／一致検出線４１７と
一致検出線４２６とは一致検出線分離スイッチ４０８を
開にすることで電気的に分離し、信号線４１５，４１６
もスイッチ４１０を開にすることでＡＮＤゲート４１１
から分離する。

また、逆に一致検出時には、スイッチ４０８や４１ｏは
閉じられ、その代りに書込み制御スイッチ４０４やワー
ド線制御スイッチ４０６に含まれるスイッチは全て開の
状態にされる。これらのスイッチ制御は、書込みエネー
ブル信号φ１１Ｅによって行う。

以上述べたように、ワード／一致検出線４１７は参照デ
ータ書込み時にはワード線として、また−数構出時には
一致検出線として働く。このように２つの制御線を共通
化することができるため、従来の連想メモリセルに比べ
て高集積化することができる。

さて、次に参照データの書込み動作を詳細に説明する。

参照データとしては、２通信号ＩＩ　Ｉ　ＩＩと“０”
および“常に一致（ｄｏｎ’　ｔ　ｃａｒｅ）”　　”
常に不一致″の４状態がある。常に一致″および′常に
不一致″とは入力データに関係なく、それぞれ常に一致
および不一致と判断するような参照データを示している
。

このような４状態は一つの連想メモリセルを構成する２
つのＥＰＲＯＭ素子Ｍ　Ａ　ＩとＭＢＩのしきい値電圧
７丁を制御することにより実現できる。第２図中“高”
と記したのは、ＥＰＲＯＭ素子をプログラムすることに
より、そのしきい値電圧を高くすることを意味する。こ
こでプログラムとは、ＥＰＲＯＭ素子のドレインとゲー
トに同時に、通常の電源電圧Ｖｃｃよりも高いプログラ
ム電圧Ｖｐを印加し、アバランシェ降伏を誘起し、その
際に発生する高エネルギーの電子を浮遊ゲートに注入す
ることである。プログラムによりＥＰＲＯＭ素子のしき
い値電圧は正方向にシフトする。プログラム電圧Ｖｐや
プログラム時間を適当に選ぶことによりしきい値電圧が
″高″′のときには、ゲートにＶｃｃを印加してもＥＰ
ＲＯＭ素子が導通せず、“低″′のときには導通するよ
うにする。参照データが１１１”や“０”のときには、
２つのＥ　Ｐ　ＲＯＭ素子のいずれか一方をプログラム
する。また、参照データが常に一致″のときには両方の
ＥＰＲＯＭ素子をプログラムし、′常に不一致″のとき
には両方ともプログラムしない。

プログラム時は書込み制御スイッチＳｌへ〜Ｓｈ。

（ｉ＝０〜ｒｌ−１）を第５図中に示すような状態にす
る。これは、各書込み制御スイッチ毎に２ビツトの書込
みデータＤｒ１＾、　Ｄｒ、ＦＩ（ｉ　＝Ｏ−ｎ　−１
）により制御する。またワード線選択回路４０７とワー
ド線制御スイッチ４０６とにより特定の１つのワード線
にプログラム電圧Ｖｐ　を印加する。

これにより、ワード線選択回路により指定された１つの
単位連想メモリブロック４０２に参照データが書込まれ
る。この際、非選択の連想メモリブロックのワード線は
ワード線制御スイッチにより接地する。

なお、参照データの消去（クリア）は素子上部から紫外
線を照射することにより行う。

次に、参照データと入力データの一致検出の動作につい
て説明する。−数構出を行う際には、各信号線対（例え
ば４１５と４１６）は信号線駆動回路により駆動される
０例えば入力ＤｔｏがＩＩ　Ｉ　ＩＩすなわちＨｉ　ｇ
ｈのときには、データエネーブルパルスφＤＥに同期し
て信号線４１５にＨｉ　ｇ　ｈが４１６にＬｏｗが出力
される。このときあらかじめ書込まれている参照データ
がＩｔ　１１７のときにはＥＰＲＯＭ素子ＭＡＯのＶＴ
は高＜、ＭＢＯのＶｔは低いため、両方の素子は導通し
ない。また、Ｇ照データが“常に一致”の場合にも、同
じく両方の素子は導通しない、すなわち、参照データと
入力データが一致した場合にはメモリセルの両方のＥＰ
ＲＯＭ素子が非導通、一致しない場合にはメモリセルの
いずれか一方のＥＰＲＯＭ素子が８通する。

一方、一致検出線は一致検出を行う前にプリチャージゲ
ート４１３によりＶｃｃにプリチャージされている。し
たがって、一致検出線につながるｎ個のメモリセルで参
照データと入力データが一致した時だけ、一致検出線の
電位はｖｃｃに保たれ、それ以外の場合には導通したＥ
ＰＲＯＭ素子を通して接地電位に引落とされる。このよ
うに、一致検出線の電位変化を知ることによりｎビット
の入力データがすでに書込まれているｎビットの参照デ
ータと一致しているか否かを判定することができる。

以上、説明したように、本発明によれば、ｔＷＸのバッ
クアップなしに、不揮発性の連想メモリを提供できる。

また、例えば通常のＤＲＡＭとＥＰＲＯＭを比較したと
き、メモリセルの大きさは、　ＤＲＡＭが１トランジス
タ、１容量、Ｅ　Ｆ　ＲＯＭが１トランジスタ（接地線
が必要）で各々構成されるので、ＥＰＲＯＭの方が少し
小さい程度であるが、連想メモリの場合にはダイナミッ
ク型の連想メモリセルが５つのＭＩＳ）−ランジスタで
構成されているのに対し、本発明によれば、わずか２つ
のＥＰＲＯＭトランジスタでメモリセルを構成できる。

したがって、従来、高集積性をうたっていたダイナミッ
ク型連想メモリに比較し２倍以上の集積度の優位性を有
し、また、その不揮発性と相まって、ある定められた連
想処理にはきわめて好適な装置を提供できる。

また、情報の保持には外部から印加する電源電圧は寄与
しないため、電源電圧の変動などにより情報が破壊され
る等の心配がない。さらには、情報保持部（浮遊ゲート
）が基板とは分離されているため、ダイナミック型やス
タティック型のメモリにおいて問題となる、α線による
ソフトエラーの問題からも逃れることができる。

以上、述べたように、本発明によれば、高集積。

高信頼の不揮発性連想メモリ装置を提供することができ
る。

第６図と第７図は電気的に書換え可能なＥ２ＰＩＩＯＭ
素子を用いた連想メモリセルの構成と動作条件の一例で
ある。第６図中４５４，４５６はＭＩＳトランジスタ、
４５５，４５７は浮遊ゲート型のＥ２ＦＲＯＭ　素子、
４５０〜４５３は信号線、４１７はワード／一致検出線
、４５８はトンネル酸化膜部をそれぞれ示している。Ｍ
ＩＳ）−ランジスタのドレインがワード／一致検出線に
、ソースがＥ２ＦＲＯＭ素子のドレインに接続される。

またＥ２ＦＲＯＭ素子のソースは接地される。

Ｅ２ＦＲＯＭ素子とＭＩＳトランジスタのゲートはそれ
ぞれ別の信号線に接続される６ Ｅ２ＦＲＯＭ素子へのプログラムはＥＰＲＯＭ素子への
プログラムと同様、浮遊ゲートへ電子を注入することに
より行う。ただしＥ２ＦＲＯＭ　素子の場合、ドレイン
部に設けられたトンネル酸化膜を通してトンネル現象に
より電子を注入する。

第７図は、クリヤ（リセット）時、参照データ書込み時
、−数構出時の各場合における信号線Ｄ＾。

ＤＡＰ、　ＤＢＰＩ　Ｄａ　、およびワード／一致検出
線Ｗの電位関係を示している。

クリアとは、プログラム前の初期状態に設定することで
ある。すなわち、２つのＥ２ＦＲＯＭ　ｉ子のしきい値
電圧を低い値とする。そのためにＥ”ＦＲＯＭ素子のゲ
ートを接地すると同時に、ドレインにプログラム電圧を
印加し、浮遊ゲートからドレインに電子を引抜く。これ
により。

Ｅ２ＦＲＯＭ素子のしきい値電圧は低くなり、ゲートに
Ｏｖを印加してもドレイン−ソース間が導通する状態、
すなわちディプレッション状態になる６ 次に、参照データを書込むときの動作を説明する。ＥＰ
ＲＯＭ素子への書込みの場合と同様、参照データが“１
″または１４０　ＩＴのときには、２つのうち、いずれ
か一方の素子を、また、′常に一致”のときには、両方
の素子をプログラムする。

プログラムには、ゲートにプログラム電圧を印加し、ド
レインを接地する。これにより、電子がトンネル酸化膜
を通してドレインがら浮遊ゲートに注入される。プログ
ラムされたＥ２ＦＲＯＭ素子は、ゲートにＯｖを印加し
たときに導通しない状態、すなわち、エンハンスメント
状態になる。

−数構出時には、Ｅ２ＦＲＯＭ素子のゲートは共に接地
し、入力データに対応した信号がＭＩＳトランジスタの
ゲートに印加される。縦続接続されたＭＩＳトランジス
タとＥ２ＦＲＯＭ素子対が導通したときに、一致検出線
が接地電位に接続される。参照データと入力データが一
致したときには、２つの対はともに導通しないため、一
致検出線の電位はプリチャージ時の電位に保たれる。

以上、説明したようにＥ”ＦＲＯＭ素子を用いた場合に
もメモリセル当りＭＩＳ）−ランジスタを２個つけ加え
ることにより、ＥＰＲＯＭ素子と同様、不揮発性の連想
記憶装置を提供できる。また。

Ｅ２ＦＲＯＭ素子は、ＥＰＲＯＭ素子に比較して、集積
度は低下するが、反面（ｉ）電気的に消去（書き換え）
が可能、（ｉｉ　）書き換え回数がＥＰＲＯＭ素子より
大きい、という２つの利点を有しており、より使い易い
システムを実現することができる。

第８図は、一致信号処理回路として、ｍビットのデータ
を出力する２次メモリを用いた連想処理装置の一実施例
を示している。第８図中４６１は一致検出信号により起
動される単位２次メモリブロック、４６２は参照データ
Ｄｒｔ（ｉ＝ｏ〜ｎ−１）および入力データＤ＋＋　（
ｉ＝Ｏ〜ｎ−１）の入力信号処理回路、４６３は参照出
力データｄｒｉ（ｊ＝０〜ｎ−１）および出力データｄ
Ｊ　（ｊ＝０〜ｍ−１）の出力信号処理回路、４６５は
入力端子、４６６は出力端子、４６７は２次データ線、
４６８は入力データを入力し、−数構出信号を出力する
１次メモリ、４６９は一致検出信号を入力し、出力デー
タを出力する２次メモリをそれぞれ示している。

参照データを１次メモリ内の特定の単位連想メモリブロ
ックに書込むのと同時に、それに対応する単位２次メモ
リブロックには参照出力データを書込んでおく。

一致検出時には、一致検出線上の一致検出信号を受けて
、先に書込まれた参照出力データｄｒ１を出力データｄ
１として出力端子に出力する。

これにより、入力データを入力し、それと参照データと
の一致情報をもとに、入力データとけ独立な出力データ
を出力する連想処理装置を構成できる。例えば、入力デ
ータおよび出力データとして、コンピュータのアドレス
信号を与えれば、アドレス変換機構を実現できる。

２次メモリとしては、従来の半導体メモリをそのまま用
いることができるが、連想メモリの不揮発性を生かすた
めには、２次メモリも不揮発性にすることが好ましい、
、第９図には、ＥＰＲＯＭ素子を用いた単位２次メモリ
ブロックの構成例を示す。図中４７０はＥＰＲＯＭ素子
、４７１は２次メモリ駆動ワード線、φＸＥはワード線
エネーブル信号である。参照データと入力データが一致
したときには、一致検出線がＶｃｃに保たれるため、φ
ＸＥパルスに同期してワード線７１が駆動され、あらか
じめＥＰＲＯＭ素子に書込まれている参照出力データに
応じたデータを２次データ線に出力する。

第１０図は、先の実施例で述べた連想処理装置を不良メ
モリの修復技術に適用した例である。図中、４６０は連
想処理装置、４８０はメモリ、４８１はメモリの一部に
不良がある場合、その不良箇所を置換するための予備メ
モリ、４８２はメモリ内の特定のメモリセルの箇所（番
地）を指定するためのアドレス線、４８３はメモリの内
容を伝送するための工／○線、４８４は予備メモリのア
ドレス線、をそれぞれ示している。

メモリ４８０の特定の番地に不良がある場合、そのアド
レスを参照データとして連想処理装置内に記憶しておく
。また、同時に不良番地を置換する予備メモリの特定の
番地を参照出力データとして記憶する。こうすることに
より、外部からメモリの不良番地を指定したときに、不
良のデータは、■／○線に出力されない。その代り、連
想処理装置から不良置換用の出力データが予備アドレス
線に出力され、予備メモリの特定の番地が指定される。

このように、連想処理装置のアドレス変換機構を用いる
ことにより、不良メモリを修復する技術が実現できる。

特に、メモリの場合、ワード線やデータ線単位で不良を
起すことが多く、メモリの全アドレスのうちの一部のア
ドレスに着目して予備アドレスに置換したいという要求
がある。これに対しては、着目するアドレス以外を、無
視するように“常に一致”　（ｄｏｎ’　ｔ　ｃａｒｅ
）という参照データを書込んでおけば良い。本発明によ
れば、特に素子をつけ加えることなしにこの状態を実現
できる。不良番地は、−度、記憶した後は半永久的に保
持する必要がある。それ故、連想メモリとしては本発明
に述べたような不揮発性の連想記憶装置が好適である。

第１１図は連想処理装置を用い、メモリの内容に付加し
た索引（インデクス）で読み出すようにしたメモリ装置
の構成例である。図中４９１はデータを伝送するＩ１０
線、４９２はメモリ内の番地を指定するアドレス線をそ
れぞれ示している。

メモリの内容を読み出すためには１通常のようにアドレ
スを指定するのではなく、Ｉ１０線を通して、索引デー
タをＩ１０線に与える。連想処理装置内には、あらかじ
め、メモリの内容に対応するアドレスを参照出力データ
２Ｍ引データを参照データとして記憶させておく。そう
することにより、参照データに一致する索引データが入
力されたときにメモリの内容がＩ１０線上に読み出され
る。

また、半導体メモリをファイルメモリのように連続デー
タの記憶に用いるときには、連想処理装置内の参照出力
データとして連続データを格納するメモリの先頭番地と
、終点番地（あるいはデータの総量）も記憶しておく。

こうすれば、索引データ（たとえばファイル名）に対応
して、任意の大きさくビット数）のデータを読み出すこ
とができる。

このように、索引で読み出す方式を用いれば、全アドレ
スを外部から指定する必要がなく、ファイルメモリにお
けるような連続データの入出力を効率的に行うことがで
きる。

先の例と同様、連想メモリとしては、揮発性の半導体メ
モリを用いても良い。ただ、読み出し専用のメモリ装置
においては、電源によるバックアップを必要としない不
揮発性メモリにより連想処理装置を構成することが望ま
しい。

第１２図は、−数構出機構に加えて、あらかじめ書込ま
れている参照データをそのまま信号線から読み出すこと
もできるようにした連想メモリセルの構成例である１図
中、４１００はワード／一致検出線、４１０１．４１０
４は信号線。

４１０２．４１０３はセンス線、４１０−５゜４１ｏ６
はＥＰＲＯＭ素子をそれぞれ示している。

参照データの書込み、および−数構出時は２つのセンス
線をともに接地電位にする。それ以外の信号線やワード
／一致検出線の電位の条件はＥＰＲＯＭを用いた連想メ
モリセルと同様である。

参照データの読み出しにあたっては、まず、全センス線
、全ワード／−敗検出線、全信号線をＶｃｃにプリチャ
ージする。そして読み出しを行う１つの単位連想メモリ
ブロックのワード／一致検出線を接地電位に引き落とす
。これによりＥＰＲＯＭ素子のＶ丁が低い（プログラム
されていない）場合には、それに接続するセンス線の電
位が接地を位に落ちる。このように、２つのセンス線の
電位変化を知ることにより、ＥＰＲＯＭ素子に書込まれ
た４とおりの参照データ“１１ｊ　　＃　Ｏ１１１１常
に一致″パ常に不一致″を識別することができる。

このように、２つのトランジスタによる単純な構成によ
っても、従来、複雑な回路で実現していた連想メモリの
機能を持たせることができ、連想処理装置の高集積化を
実現できる。

〔発明の効果〕

本発明によれば参照データのマスク機能を連想メモリセ
ル構造を変えずに、あるいは直接周辺回路を拡大させず
に、簡単なフラグメモリを付加するだけで実現できる。

さらに、参照データの書き込み及び検索アクセス時間は
、マスクレジスタ等の機能回路がなくなるため、速くな
る。

又、本発明によれば、電源によるバックアップを必要と
しない高集積の連想メモリを提供できる。

また、電源雑音やα線照射などの外部雑音に対する耐性
が従来の連想メモリに比べて優れている。

したがって、従来、（ｉ）価格、（ｉｔ）集積度。

（１ｉｉ）信頼性などの諸条件がネックとなってあまり
とり入れられることのなかった連想処理装置をコンピュ
ータなどの情報機器に広く応用することが可能となる、
これにより、従来の制御方式にとらねれない新たな処理
方式が実現でき、コンピュータなどの処理性能を向とさ
せることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の連想メモリの構成図、第２
図は第１図中の一致検出線とスイッチ回路の構成図、第
３図（Ａ）は本発明の連想メモリの具体的な応用例であ
る半導体メモリ装置の構成図、第３図（Ｂ）は第３図（
Ａ）の参照データとフラグメモリの関係を示す図、第４
図は本発明の一実施例のメモリ構成図、第５図は参照デ
ータを書込むときの電圧印加条件図、第６図と第７図は
Ｅ２ＦＲＯＭ　素子による連想メモリセルの構成図と動
作時の電圧印加条件図、第８図は本発明のより具体的な
実施例のメモリ構成図、第９図はそれに用いる２次メモ
リの回路図、第１０図は本発明による不良メモリ修復方
式の実施例を示す構成図。 第１１図は本発明による索引データによる読み出し方式
を有するメモリの実施例を示す構成図、第１２図は不揮
発性連想メモリセルの別の実施例を示す回路図である。 ４１・・・連想メモリセル５４２・・・単位連想メモリ
ブロック、４３・・・参照データ書込み回路、４７・・
ワード線選択回路、４９・・・信号線駆動回路、４１３
・・・プリチャージ・ゲート、４１４・・・一致信号処
理回路、４１５，４１・・信号線、４１７・・・ワード
ノ数構検出線、４５４，４５・・Ｍ工Ｓトランジスタ、
４２・・一致検出線、４６０・・・連想処理装置、４６
８・・・１次メモリ、４６９・・・２次メモリ、４８０
．４９０・・・メモリ、４８１・・・予備メモリ、４８
２．４９２・・・アドレス線、４８３，４９１・・・　
　−３′２７−ド契翫　　　　　　３７　　スイγす５
Ｗｚｎ７−Ｈ薯３回 ３ρＯ参照テ２り 第４図 ４２４ｍＦ、メ七１）フ゛ａ、、り　　４ｆ　４に！ｆ
Ｋ勤（ｉ１％　　４１５ｂｌイｇ４　ｆＬ４Ｊ　参Ｊ−
タｆ父−と謁　４／３７°１すｆ−ジ・ア−）　　　　
４ｔ７　７−１７−至（利１出ポ―。 篤５０ 躬２図 ４１７７−ド／−跣本嘔、４ユタｉｆ７４目暉、７’−
）１ジ平發性メｔ゛ハ１ミド４５０〜４５３信号線 １！１１５１　１ｇ１５トランシ゛又り躬７図 第６困 窮９０

Claims (1)

1. 【特許請求の範囲】 １、複数個の連想メモリセルと、該メモリセルに蓄積さ
   れた参照データセットと該メモリ外部からの問い合わせ
   データセットとの一致検出機構を具備した連想メモリに
   おいて、各参照データセットがフラグメモリセルを有し
   、あらかじめフラグメモリセルに蓄えられた情報に従つ
   て、参照データセットの任意の部分をマスクして、残さ
   れた参照データセットと問い合わせデータとを一致検出
   する機構を設けたことを特徴とする半導体メモリ装置。 ２、特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、上記マスク機構が上記メモリセルのアレイの一致
   検出線を少なくとも２分割し、フラグメモリセル中の情
   報に従つて、その内の１つまたは複数を同時に選択する
   機構であることを特徴とする半導体メモリ装置。 ３、第１のビット数の参照データを記憶する第１のビッ
   ト数と等しい個数の第１の連想メモリセルからなる少な
   くとも１つの単位連想メモリブロックと、参照データの
   書込みに際して特定の１つの単位連想メモリブロックを
   選択する選択機構と、各単位連想メモリブロックに参照
   データと入力データを伝送する信号線と、参照データを
   書込む書込み手段と、各単位連想メモリブロック毎に少
   なくとも１つずつの一致検出線とから少なくともなり第
   １のビット数の入力データとあらかじめ書込まれている
   参照データの一致情報を各一致検出線に出力する連想メ
   モリ装置を少なくともその一部に含む半導体装置におい
   て、該第１の連想メモリセルが電気的に書込み可能な不
   揮発性半導体記憶素子により構成されることを特徴とす
   る半導体メモリ装置。 ４、特許請求の範囲第３項記載の半導体メモリ装置にお
   いて、上記不揮発性半導体記憶素子が、ソース、ドレイ
   ン、浮遊ゲート、制御ゲートをそれぞれ少なくとも有す
   る浮遊ゲート型不揮発性半導体素子であることを特徴と
   する半導体メモリ装置。 ５、特許請求の範囲第４項記載の半導体メモリ装置にお
   いて、１つの連想メモリセルが２つの上記浮遊ゲート型
   不揮発性半導体素子より成ることを特徴とする半導体メ
   モリ装置。 ６、特許請求の範囲第５項記載の半導体メモリ装置にお
   いて、１つの連想メモリセル当り２本の信号線と、一致
   検出線と選択信号線を共通化した１本の一致／選択線と
   をそれぞれ少なくとも有し、上記２つの浮遊ゲート型不
   揮発性半導体素子のゲートはそれぞれ信号線に、ドレイ
   ンは一致／選択線に、ソースは電源電位または接地電位
   にそれぞれ接続されることを特徴とする半導体メモリ装
   置。 ７、特許請求の範囲第６項記載の半導体メモリ装置にお
   いて、上記書込み手段としては、単位連想メモリブロッ
   クの各メモリセル毎に、ディジタル２進情報あるいは入
   力データに関係なく常に一致か不一致を検出するような
   マスク情報の内のいずれかを参照データとして書込むこ
   とを特徴とする半導体メモリ装置。 ８、特許請求の範囲第７項記載の半導体メモリ装置にお
   いて、一致検出線に接続され一致情報を入力とし第２の
   ビット数の出力データを出力する信号処理装置を少なく
   とも１つ含むことを特徴とする半導体メモリ装置。 ９、特許請求の範囲第８項記載の半導体メモリ装置にお
   いて、上記信号処理装置が少なくとも１つの不揮発性半
   導体記憶素子を含むことを特徴とする半導体メモリ装置
   。 １０、特許請求の範囲第９項記載の半導体メモリ装置に
   おいて、上記信号処理装置は、１つの一致検出線毎に第
   ２のビット数の不揮発性半導体記憶素子を有し、一致情
   報に従つて、あらかじめ不揮発性半導体記憶素子に書込
   まれている出力データを出力することを特徴とする半導
   体メモリ装置。 １１、特許請求の範囲第１０項記載の半導体メモリ装置
   において、前記入力データは該半導体装置の外部または
   内部に設けられた第１の半導体メモリのアドレス信号で
   あり、かつ前記出力データは該半導体装置の外部または
   内部に設けられた第２の半導体メモリのアドレス信号で
   あることを特徴とする半導体メモリ装置。 １２、特許請求の範囲第３項記載の半導体メモリ装置に
   おいて、上記不揮発性半導体記憶素子が電気的に消去可
   能であることを特徴とする半導体メモリ装置。 １３、特許請求の範囲第１２項記載の半導体メモリ装置
   において、１つの連想メモリセルが２つの上記不揮発性
   半導体記憶素子と２つのＭＩＳ型トランジスタより成る
   ことを特徴とする半導体メモリ装置。