KR100915450B1 - 동시 동작 플래시 메모리를 위한 이중-포트 ｃａｍ들 - Google Patents

동시 동작 플래시 메모리를 위한 이중-포트 ｃａｍ들

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KR100915450B1
KR100915450B1 KR1020027016341A KR20027016341A KR100915450B1 KR 100915450 B1 KR100915450 B1 KR 100915450B1 KR 1020027016341 A KR1020027016341 A KR 1020027016341A KR 20027016341 A KR20027016341 A KR 20027016341A KR 100915450 B1 KR100915450 B1 KR 100915450B1
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클리브랜드리
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

리던던시 내용 어드레스가능 메모리(CAM) 회로(106)를 갖는 플래시 메모리가 설명된다. 상기 플래시 메모리는 비동작 메모리 셀 대신에 제 2 메모리 셀을 사용할 수 있다. 상기 플래시 메모리는 주요 메모리 셀 어레이(118, 120, 122, 124, 134, 136, 138, 140), 리던던시 메모리 셀 어레이(126, 128, 130, 132, 142, 144, 146, 148) 및 상기 리던던시 CAM 회로(106)를 포함한다. 상기 리던던시 CAM 회로(106)는 다수의 이중-포트 CAM 스테이지들(200)을 포함한다. 각각의 CAM 스테이지(200)는 CAM 셀(202), 상기 CAM 셀(202)에 연결된 기입 데이터 버스(204) 및 상기 CAM 셀(202)에 연결된 판독 데이터 버스(206)를 포함한다. 상기 CAM 셀(202)은 상기 주요 어레이(118, 120, 122, 124, 134, 138, 140)의 비동작 메모리 셀의 위치에 관한 정보를 저장한다. 상기 비동작 메모리 셀은 상기 리던던시 어레이(126, 128, 130, 132, 142, 144, 146, 148)의 제 2 메모리 셀로의 대체를 요구한다. 상기 기입 데이터 버스(204)는 기입 선택 신호(WSELm)에 응답하여 상기 CAM 셀(202)로부터 상기 정보를 생성한다. 상기 기입 선택 신호(WSELm)는 상기 주요 어레이(118, 120, 122, 124, 134, 136, 138, 140)의 메모리 셀 위치에서 수행될 기입 동작을 표시한다. 상기 판독 데이터 버스(206)는 판독 선택 신호(RSELm)에 응답하여 상기 CAM 셀(202)로부터 상기 정보를 생성한다. 상기 판독 선택 신호(RSELm)는 상기 주요 어레이(118, 120, 122, 124, 134, 136, 138, 140)의 메모리 셀 위치에서 수행될 판독 동작을 표시한다.

Description

동시 동작 플래시 메모리를 위한 이중-포트 ＣＡＭ들{DUAL-PORTED CAMS FOR A SIMULTANEOUS OPERATION FLASH MEMORY}
본 발명은 일반적으로 반도체 메모리 디바이스에 관한 것이다. 특히, 본 발명은 동시 동작 플래시 메모리를 위한 이중-포트 내용 어드레스가능 메모리에 관한 것이다.
플래시 메모리로서 더욱 일반적으로 공지되어 있는 플래시 랜덤 엑세스 메모리(RAM)는 부동 게이트를 갖는 메모리 셀 설계를 이용하는 비휘발성 저장의 한 형태이다. 고전압은 상기 부동 게이트에서 전하를 프로그램 또는 저장하기 위하여, 또는 상기 부동 게이트로부터 전하를 소거 또는 제거하기 위해 메모리 셀의 입력에 인가된다. 프로그래밍은 상기 부동 게이트에 전하를 위치시키기 위하여 열전자 이동에 의해 발생하고, 소거는 전자들이 얇은 전기적 물질을 관통하는 파울러-노드헤임(Fowler-Nordheim) 터널링을 이용하는데, 이로써 상기 부동 게이트에서 전기적 전하의 양을 줄인다. 셀을 소거하는 것은 상기 셀의 논리 값을 "1"로 설정하고, 상기 셀을 프로그램하는 것은 논리 값을 "0"으로 설정한다. 프로그래밍 또는 소거 동작을 제외하고는, 플래시 메모리는 랜덤하게 엑세스하기 쉬운 읽기 전용 메모리(ROM)와 유사하게 동작한다. 통상적으로, 플래시 메모리 저장 셀과 지원 논리/회로를 포함하는 플래시 메모리 칩은, 기판상에 반도체 물질의 층들과 폴리실리콘 배선층들과 제 1 및 제 2 금속층들을 형성시킴으로써 만들어진다. 많은 또는 소수의 층들을 포함하는 다수의 집적 회로 제조 기술들이 있음을 알 수 있을 것이며, 이는 본원에서 응용가능하다.
리던던시 코어 셀 어레이들은 작동하지 않는 메모리 코어 셀의 주요 또는 정규 어레이를 대체하는데 이용된다. 내용 어드레스가능 메모리(CAM) 회로는 리던던시 대체를 돕는데 이용될 수 있다. 리던던시 CAM 셀들은 비동작 메모리 셀의 위치에 관한 정보를 저장함으로써, 메모리 셀들의 리던던시 어레이는 상기 비동작 메모리 셀의 주요 어레이(pirmary arrays)를 대체하는데 이용될 수 있다.
전형적으로, 상기 메모리 셀의 어레이는 고객(customer) 또는 사용자에 의해 이용되기 전에 성능과 정확성을 위해 제조업체에 의해 테스트된다. 상기 리던던시 CAM 셀들은 상기 테스트 스테이지 다음에 적절할 때 비동작 메모리 셀들의 위치들로 소거 및 프로그램된다.
동시 판독 및 기입 동작 플래시 메모리와 같은 더 새로운 기술들은 시스템 성능과 디바이스 밀도에 대한 증가하는 표준들을 만족시키기 위해 CAM 회로들 및 구조들의 재설계에 대한 기회를 제공한다. 플래시 메모리에서 더 효율적인 리던던시 CAM 회로 및 구조를 구현하는 것은 바람직하다.
도 1은 본 바람직한 실시예에 따른 메모리의 블럭도이다.
도 2는 도 1의 메모리에 따른 주요 어레이(primary arrays)와 리던던시 어레이(redundant arrays)를 포함하는 예시적인 코어 셀 어레이이다.
도 3은 예시적인 CAM 스테이지(stage)와, 여기에 구성된 도 1의 메모리에 따른 출력 회로의 회로도이다.
도 4는 예시적인 CAM 스테이지 어레이와, 여기에 구성된 도 1의 메모리와 도 2의 예시적인 코어 셀 어레이에 따른 출력 회로를 예시하는 블럭도이다.
도 5는 도 2의 예시적인 코어 셀 어레이의 하나의 수직 어레이와 결합된 예시적인 CAM 스테이지들의 군(group)을 예시하는 블럭도이다.
도 6은 도 2의 메모리에 따른 공유 출력 회로를 갖는 예시적인 CAM 스테이지들의 군의 회로도이다.
리던던시 코어 셀 어레이들은 주요 또는 정규 어레이들의 비동작 메모리 코어 셀을 대체하는데 이용된다. 내용 어드레스가능 메모리(CAM) 회로는 리던던시 대체를 돕는데 이용될 수 있다. 리던던시 CAM 셀들은 비동작 메모리 셀들의 위치에 관한 정보를 저장함으로써, 리던던시 메모리 셀 어레이는 상기 주요 어레이의 상기 비동작 메모리 셀을 대체하는데 이용될 수 있다.
전형적으로, 상기 메모리 셀 어레이는 고객 또는 사용자에 의해 이용되기 전에 성능 및 정확성을 위해 제조업체에 의해 테스트된다. 상기 리던던시 CAM 셀들은 상기 테스트 스테이지 다음에 적절할 때, 상기 비동작 메모리 셀의 위치들로 소거 및 프로그래밍된다.
메모리의 코어 셀들은 바이트 또는 워드 어드레스가능일 수 있다. 주요 어레이에서 특정 동작이 수행될 경우, 상기 동작에 대한 어드레스가 공급된다. 상기 주요 어레이에 대한 메모리 셀 위치가 엑세스되기 전에, 상기 어드레스는 상기 비동작 메모리 셀의 위치에 관한 어드레스 정보와 비교된다. 상기 어드레스가 비동작 메모리 셀들의 군의 위치와 일치할 경우, 상기 어드레스는 리던던시 어레이로 고쳐 향하게 된다. 이후, 상기 동작은 상기 리던던시 어레이에서 수행된다. 상기 어드레스가 비동작 메모리 셀의 군의 위치와 일치하지 않을 경우, 상기 어드레스는 상기 주요 어레이에 인가되고, 상기 동작은 상기 주요 어레이에서 수행된다. 전형적으로, 주요 어레이 메모리 셀들을 리던던시 어레이 메모리 셀들로 대체하는, 이러한 대체는 상기 메모리의 사용자에게 한결같고(seamless) 명백하다.
동시 판독 및 기입 동작 플래시 메모리와 같은 더 새로운 기술들은 시스템 성능과 디바이스 밀도의 증가하는 표준들을 만족시키기 위한 CAM 회로들 및 구조들의 재설계에 대한 기회를 제공한다. 본원에 설명된 바람직한 실시예들은 플래시 메모리와 같은 메모리에서 더 효율적인 리던던시 CAM 회로 및 구조를 구현한다.
주요 코어 셀 어레이에서 비동작 메모리 셀의 위치에 관한 정보를 저장하기 위해 CAM 셀이 구성된다. 전형적으로, 상기 비동작 메모리 셀은 리던던시 어레이의 메모리 셀로의 대체를 요구한다. 또한, 상기 CAM 셀에 저장된 정보는 상기 주요 코어 셀 어레이의 동작 어드레스에 의해 어드레싱될 때, 메모리 셀이 리던던시 어레이의 메모리 셀로의 대체를 요구하는지 여부에 관한 것일 수 있다. 동작 어드레스가 코어 셀 어레이의 비동작 메모리 셀의 위치를 나타내는지 여부를 결정하기 위해 개별 CAM 셀 또는 CAM 셀의 군이 정보를 저장할 수 있고, 상기 동작 어드레스가 판독 또는 기입 동작에 이용될 수 있기 때문에, 일반적으로 개별 CAM 또는 CAM 셀의 군은 특정 영역에서 각각의 동작에 대해 개별적으로 정보를 저장하도록 요구될 수 있을 것으로 생각된다.
그러나, 동시 동작으로 인해, 판독 및 기입 동작은 동일한 뱅크내에서 동시에 수행되는 것이 제한된다. 또한, 동시 판독 및 기입 동작에 대한 제한 판단기준은 적용할 수 있다. 따라서, 본 바람직한 실시예에 따르면, 상기 코어 셀 어레이의 비동작 메모리 셀의 위치에 관한 정보를 저장하는 하나의 개별 이중-포트 CAM 셀 또는 하나의 CAM 셀들의 군은 판독 동작과 기입 동작 동안 엑세스될 수 있다. 동시 판독 및 기입 동작에 대한 제한으로 인해, 상기 CAM 셀 또는 셀들은 상기 하나의 개별 CAM 셀 또는 하나의 CAM 셀들의 군의 동시 엑세스에 대한 걱정 없이 엑세스될 수 있다. 설계에 따르면, 상기 CAM 셀의 이중성은 CAM 셀 배치의 효율성을 개선시키고 디바이스 및 주변 회로의 수를 감소시키기 위해 동시 동작을 이용할 수 있다.
이제 도 1을 참조해 보면, 본 바람직한 실시예에 따른 메모리(100)의 블럭도이다. 상기 예시된 실시예에 있어서, 상기 메모리(100)는 디지털 데이터를 저장하는 상보성 금속-산화막-반도체(CMOS) 집적회로로서 형성된 플래시 메모리로서 구성된다. 그러나, 상기 메모리(100)는 임의의 다른 적절한 형태를 취할 수 있으며, 사실상, 본원에 설명되어 있는 원리들은 동시 동작이 이중-포트 CAM 구조를 가능하게 하는 임의의 다른 적절한 회로에서 적용될 수 있다. 상기 메모리(100)는 코어 셀 어레이(102), 디코더(104), 어드레스 버퍼 회로(108), 리던던시 CAM 회로(106), 제어 로직 회로(110) 및 감지 증폭기 및 출력 회로(112)를 포함한다. 상기 제어 로직 회로(110)는 상기 디코더(104), 상기 어드레스 버퍼 회로(108) 및 상기 감지 증폭기 및 출력 회로(112)에 연결된다. 상기 제어 로직 회로(110)는 일련의 판독 및 기입 선택 동작 신호들(RSEL, WSEL)을 생성하고, 상기 신호들을 상기 디코더(104)와 상기 리던던시 CAM 회로(106)에 분배한다. 바람직하게는, 상기 제어 로직 회로(110)는 상기 메모리(100)에 대한 타이밍 및 다른 제어 신호들을 분배한다.
상기 코어 셀 어레이(102)는 데이터를 저장하기 위해 각각 구성된 다수의 메모리 셀들을 포함한다. 일부 어플리케이션에 있어서, 각각의 메모리 셀은 단일 비트의 데이터를 저장할 수 있으며, 다른 어플리케이션에 있어서, 각각의 메모리 셀은 2개 이상의 비트의 데이터를 저장할 수 있다. 상기 코어 셀 어레이(102)의 메모리 셀들은 바이트 또는 워드 어드레스가능일 수 있으며, 상기 어드레스 버퍼 회로(108)에서 대응하는 어드레스에 의해 엑세스된다. 본 바람직한 실시예에 있어서, 상기 메모리 셀들은 데이터 워드로서 엑세스되고, 상기 어드레스는 특정 데이터 워드에 대응한다. 다른 실시예에 있어서, 각각의 메모리 셀은 특정 어드레스를 가지며, 이는 상기 디코더(104)에 의해 디코딩된다.
바람직하게는, 상기 디코더(104)는 열(row) 또는 x-어드레스 디코딩 로직과 비트 라인 또는 y-어드레스 디코딩 로직을 포함한다. 바람직하게는, 상기 디코더(104)의 x-어드레스 디코딩 로직은 다수의 워드 라인 중 하나의 워드 라인을 활성화시킴으로써 상기 어드레스 버퍼 회로(108)로부터 제공된 어드레스 신호(ADD)에 응답하는데, 이로써 각각의 워드 라인은 상기 코어 셀 어레이(102)의 하나의 열과 결합된다. 상기 워드 라인의 활성화에 응답하여, 그 워드 라인과 결합된 메모리 셀들은 턴온(turn on)하여 전류 싱크(sink)를 시작한다. 상기 메모리 셀들을 적절하게 턴온하기 위해서, 상기 워드 라인은 예를 들어, 3.0 내지 4.0 V와 같은 상당한 전위차에 의해 변경되어야 한다.
바람직하게는, 상기 디코더(104)의 y-어드레스 디코딩 로직은 상기 코어 셀 어레이(102)의 적절한 비트 라인을 상기 감지 증폭기 및 출력 회로(112)에 연결한다. 상기 y-어드레스 디코딩 로직은 상기 코어 셀 어레이(102)의 다수의 비트 라인 중에서 선택된 비트 라인을 디코딩하기 위해 상기 어드레스 버퍼 회로(108)로부터의 어드레스(ADD)에 응답한다. 상기 감지 증폭기 및 출력 회로(112)는 상기 코어 셀 어레이(102)의 상기 선택된 메모리 셀에서 전류를 감지하며, 상기 선택된 메모리 셀에 저장된 하나 이상의 비트 데이터의 2진 상태를 결정한다. 상기 회로(112)는 상기 메모리(100)의 외부 사용을 위해 상기 메모리(100)의 출력에서 상기 감지 증폭기 및 출력 회로(112)에 의해서 바람직하게는 데이터 워드로서, 감지된 상기 메모리 셀 데이터를 생성시킨다. 도 1에 도시되지 않은 다른 회로는 프로그래밍, 판독, 검증, 소거 및 상기 코어 셀 어레이(102)의 개별 메모리 셀들에서 필요한 다른 동작들의 수행을 제공한다.
상기 메모리(100)는 도 1에서 Vcc의 라벨이 붙은 공급 전압에 응답하여 동작한다. Vcc와 접지 사이의 전위차는 상기 공급 전압이고, 예를 들어, 0.8 내지 3.3 볼트의 범위에 있을 수 있다. 상기 공급 전압(Vcc)의 적합성은 상기 메모리(100)가 제조되는 기술을 포함하는 다양한 인자들에 따를 것이다. 일반적으로, 개선된 CMOS 공정에서, 상기 공급 전압은 명목상으로 1.8V일 것이다. 절대 한계에 있어서, 이 전압은 -0.9V의 p-채널 트랜지스터에 대한 턴-온 또는 임계 전압(Vtp) 및 +1.0V의 n-채널 트랜지스터에 대한 턴-온 또는 임계 전압(Vtn)의 크기보다 더 크다.
상기 코어 셀 어레이(102)는 바람직하게는 일련의 주요 어레이와 리던던시 어레이를 포함한다. 또한, 도 1의 상기 리던던시 CAM 회로(106)는 상기 코어 셀 어레이(102)의 상기 주요 어레이의 비동작 메모리 셀 또는 비동작 비트 라인의 위치에 관한 정보를 저장하는 CAM 셀들을 포함한다. 바람직하게는, 비동작 비트 라인에 대한 대체로서, 관계하는 리던던시 어레이의 비트 라인이 이용된다. 상기 리던던시 CAM 회로(106)의 CAM 셀들은 도 1에 도시되어 있는 PROG/ERASE 입력에서 프로그래밍 및 소거된다. 바람직하게는, 상기 CAM 셀들은 최종 사용자 또는 고객에 의한 칩의 사용 이전에 발생하는 테스트 스테이지 동안에 프래그래밍 및 소거된다.
바람직하게는, 상기 코어 셀 어레이(102)에서 판독 또는 기입과 같은 동작이 수행될 때마다, 상기 동작 어드레스는 상기 CAM 셀들에 저장된 정보와 상기 동작 어드레스를 비교하기 위해서 상기 리던던시 CAM 회로(106)에 인가된다. 바람직하게는, 상기 동작 어드레스가 상기 CAM 셀에 저장된 위치 정보와 일치하는 경우, 상기 동작 어드레스가 나타내는 상기 메모리 셀 위치들 중 적어도 하나는 동작하지 않고, 리던던시 대체를 요구한다.
예를 들어, 상기 정규 어레이에서 판독 동작이 수행되는 경우, 바람직하게는 데이터 워드를 만드는 일련의 메모리 셀들에 대응하는 판독 어드레스는 상기 리던던시 CAM 셀들에 있는 상기 정보와 비교된다. 비동작 비트 라인이 상기 판독 어드레스가 리던던시 대체없이 엑세스할 수 있는 상기 일련의 메모리 셀들 중 하나를 포함할 경우, 상기 리던던시 CAM 회로는 상기 판독 어드레스에 대해 판독 일치를 나타낼 것이다. 바람직하게는, 디코딩 로직은, 상기 판독 어드레스가 리던던시 대체없이 엑세스하는, 상기 비동작 비트 라인과 상기 비동작 메모리 셀 대신에 상기 리던던시 어레이의 비트 라인이 사용되게 해준다. 비동작 비트 라인이 상기 기입 어드레스가 리던던시 대체없이 엑세스하는 상기 일련의 메모리 셀 중 하나를 포함할 경우, 유사한 대체가 발생할 것이다.
이제 도 2를 참조해 보면, 도 1의 상기 메모리(100)에 따른 주요 어레이들 및 리던던시 어레이들을 포함하는 예시적인 코어 셀 어레이(102)를 예시하는 다이어그램이다. 수평으로, 도 2의 상기 예시적인 코어 셀 어레이(102)는 상위 뱅크(114)와 하위 뱅크(116)로 분할된다. 수직적으로, 상기 어레이(102)는 4개의 수직 어레이들(VERT0, VERT1, VERT2,VERT3)로 분할되며, 각각의 수직 어레이는 주요 어레이 및 결합된 리던던시 어레이를 포함한다. 상기 상위 뱅크(114)는 상위 주요 어레이들(118, 120, 122, 124)과 상위 리던던시 어레이들(126, 128, 130, 132)을 포함한다. 상기 하위 뱅크(116)는 하위 주요 어레이들(134, 136, 138, 140)과 하위 리던던시 어레이들(142, 144, 146, 148)을 포함한다. 상기 수직 어레이(VERT0)는 상기 주요 어레이들(118, 134)과 상기 리던던시 어레이들(126, 142)을 포함한다. 상기 수직 어레이(VERT1)는 상기 주요 어레이들(120, 136)과 상기 리던던시 어레이들(128, 144)을 포함한다. 상기 수직 어레이(VERT2)는 상기 주요 어레이들(122, 138)과 상기 리던던시 어레이들(130, 146)을 포함한다. 상기 수직 어레이(VERT3)는 상기 주요 어레이들(124, 140)과 상기 리던던시 어레이들(132, 148)을 포함한다.
바람직하게는, 상기 메모리(100)는 동시 동작 메모리이다. 동시 동작, 예를 들어, 동시 판독 및 기입 동작 메모리들의 제한들 중 하나는 판독 및 기입 동작이 동시에, 그러나 서로 다른 뱅크에서 수행될 수 있다는 것이다. 바람직하게는, 도 2의 상기 코어 셀 어레이(102)에 관한 하나의 추가적인 제한은 판독 및 기입 동작이 단지 동일한 수직 어레이내에 위치하지 않는 서로 다른 뱅크안에서 동시에 수행된다는 것이다. 즉, 상기 수직 어레이(VERT0)의 상기 상위 주요 어레이(118)안에서 기입 동작이 수행되는 경우, 상기 수직 어레이들(VERT1, VERT2, VERT3) 각각의 상기 하위 주요 어레이들(136, 138, 140) 중 임의의 하나에서 판독 동작이 수행될 수 있다. 그러나, 이러한 경우에, 상기 수직 어레이들(VERT0, VERT1, VERT2, VERT3) 각각의 임의의 상기 상위 주요 어레이들(118, 120, 122, 124)안에서 또는 상기 수직 어레이(VERT0)의 상기 하위 주요 어레이(134)안에서 판독 동작이 수행되지 않을 수 있다.
본 바람직한 실시예에 있어서, 각각의 수직 어레이는 메모리 셀들의 9개의 섹터(도 2에 미도시됨)로 분할된다. 수평적으로, 각각의 섹터는 바람직하게는 상기 주요 어레이내의 일련의 칼럼 영역(column areas)으로 분할된다. 각각의 칼럼 영역은 교대로, 다수의 메모리 셀들을 포함한다. 상기 칼럼 영역의 각각의 메모리 셀은 바람직하게는 상기 주요 어레이에 대한 특정 비트 라인에 대응한다. 상기 논의된 바와 같이, 상기 주요 어레이들에서의 비동작 메모리 셀의 이벤트에 있어서, 상기 비동작 메모리 셀의 위치는 확인된다. 바람직하게는, 상기 수직 어레이의 상기 상위 및 하위 리던던시 어레이 부분을 스패닝(spanning)하는 하나의 비트 라인은 상기 비동작 메모리 셀에 대응하는 상기 주요 어레이의 전체 비트 라인을 대체한다. 바람직하게는, 하나의 비트 라인의 하나의 메모리 셀이 비동작 경우, 상기 전체 비트 라인은 리던던시 비트 라인에 의해 대체될 것이며, 이로써 정의상으로는 비동작 비트 라인은 적어도 하나의 비동작 메모리 셀을 포함한다. 전형적으로, 그리고 상기 코어 셀 어레이(102)의 설계에 따르면, 주요 어레이의 비동작 비트 라인의 제한된 수는 결합된 리던던시 어레이로 대체될 수 있다.
본 바람직한 실시예에 있어서, 상기 메모리 셀들은 특정 데이터 워드를 저장하는 메모리 셀들의 칼럼 영역을 구비하여, 데이터 워드로서 엑세스된다. 예를 들어, 상기 메모리(100)에 따른 일 실시예에 있어서, 2개의 16비트 데이터 워드가 내부적으로 한번에 판독되고 1개의 16비트 데이터 워드가 상기 출력 회로(112)로부터 한번에 생성되는 판독 동작이 수행된다. 이런 식으로, 2개의 칼럼 영역은 판독 동작에서 함께 엑세스될 것이다. 반대로, 1개의 16비트 데이터 워드에 의해 한번에 기입 동작이 수행되며, 하나의 칼럼 영역은 한번에 엑세스될 것이다. 물론, 이들 데이터 워드 길이는 예시적인 것이며, 다른 워드 길이들은 적절한 때 이용될 수 있다.
이제 도 3을 참조해 보면, 도 3은 예시적인 이중-포트 CAM 스테이지(200)와, 여기에 구성된 도 1의 메모리에 따른 출력 회로의 회로도이다. 다른 실시예들에 있어서, 상기 이중-포트 CAM 스테이지(200)는 리던던시 대체의 필요성을 나타내기 위해 상기 첨부한 출력 회로 없이도 이용될 수 있다. 상기 예시적인 CAM 스테이지(200)는 이중-포트 CAM 셀(202), 기입 데이터 버스(204) 및 판독 데이터 버스(206)를 포함한다. 상기 CAM 셀(202)은 트랜지스터, 바람직하게는 n-채널 금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)이다. 상기 CAM 셀(202)이 바람직하게는 비휘발성 메모리 셀로 이용되는 MOSFET 트랜지스터이지만, 임의의 적절한 활성 데이터 저장 요소가 상기 CAM 셀(202)에 이용될 수 있다. 상기 기입 데이터 버스(204)는 노드(212)에 연결된 출력 포트 및 노드(216)에서 상기 CAM 셀(202)의 드레인에 연결된 입력을 갖는다. 상기 판독 데이터 버스(206)는 노드(214)에 연결된 출력 포트 및 상기 노드(216)에서 상기 CAM 셀(202)의 드레인에 연결된 입력을 갖는다. 상기 기입 데이터 버스(204)와 상기 판독 데이터 버스(205)는 트랜지스터들, 바람직하게는 n-채널 MOSFET들이다. 물론, 임의의 적절한 데이터 버스는 상기 데이터 버스(204, 205)에 이용될 수 있다. 기입 선택 신호(WSELm)는 상기 기입 데이터 버스(204)의 게이트에 인가되고, 판독 선택 신호(RSELm)는 상기 판독 데이터 버스(205)의 게이트에 인가된다. 전압(VG)은 상기 CAM 셀(202)의 게이트 입력에 인가되고, 전압(VS)은 상기 CAM 셀(202)의 소오스 입력에 인가된다. 바람직하게는, 상기 CAM 셀(202)이 검사 및 엑세스될 때와 같은, 상기 CAM 셀(202)의 정규 동작 동안에, 상기 전압(VS)은 접지 전위에 있게 될 것이다.
또한, 상기 예시적인 이중-포트 CAM 스테이지(200)에 대한 약식 표시가 도 3에 나타난다. 일반적인 CAM 스테이지(200)는 CAMn/VERTm으로 나타낼 수 있으며, 여기서 m은 M개의 수직 어레이들(VERT0, VERT1,...,VERTM) 중 어느 하나를 나타내며, 여기서 n은 수직 어레이(VERTm)와 결합된 N개의 CAM 스테이지(200)(CAM0, CAM1,...,CAMN) 중 어느 하나를 나타낸다. 바람직하게는, 도 2에 도시된 상기 예시적인 코어 셀 어레이(102)에 있어서, M=4의 수직 어레이들(VERT0, VERT1, VERT2, VERT3)이 있다. 바람직하게는, 각각의 수직 어레이(VERTm)는 N=8의 관계하는 그리고 특정한 리던던시 이중-포트 CAM 스테이지들(CAM0, CAM1, CAM2, CAM3, CAM4, CAM5, CAM6, CAM7)을 갖는다. 물론, 상기 코어 셀 어레이(102)는 축척가능(scalable)하며, 도 2에 도시된 상기 예시적인 코어 셀 어레이(102)와 다르게 설계될 수 있거나 어떤 크기로 정해질 수 있거나 배열될 수 있거나, 또는 분리될 수 있다. 또한, 각각의 수직과 관계하는 리던던시 CAM 셀(202) 및 스테이지(200)의 수는 상기 실시예와 상기 코어 셀 어레이(102)의 특정 설계 및 배치에 따라 변할 수 있다. 즉, 더많은 리던던시 어레이들은 제공될 수 있거나, 또는 추가 CAM 셀들은 비동작 메모리 셀의 위치, 상기 비동작 메모리 셀을 포함하는 상기 비동작 비트 라인의 위치 또는 상기 비동작 비트 라인이 위치한 상기 칼럼 영역을 특정하게 확인하는데 이용될 수 있다.
바람직하게는, 상기 CAM 셀(202)은 정보를 소거할 수 있거나, 정보와 함께 프로그래밍될 수 있는 비휘발성 메모리 셀이다. 상기 CAM 셀(202)이 n-채널 MOSFET 트랜지스터인 경우, 이것은 상기 트랜지스터의 임계 전압의 수정을 통해 달성된다. 신호(CELL PROGRAM/ERASE) 및 이를 나타내는 화살표는 상기 CAM 셀(202)에서 수행되는 프로그램/소거 동작을 표시하도록 된 것이다. 상기 CAM 셀(202)은 상기 CAM 셀(202)이 프로그래밍되는지 또는 소거되는지에 따라 인가된 게이트 전압과 다르게 응답할 것이다.
상기 CAM 셀(202)이 프로그래밍될 때, 조절된 전압들은 바람직하게는 상기 트랜지스터 셀(202)의 드레인과 게이트에 인가된다. 상기 조절된 전압들은 공급 전압(Vcc)과 비교하여 비교적 높다. 예를 들어, 바람직한 실시예에 있어서, 약 5.0V의 전압(VD)은 상기 드레인에 인가되고, 약 8.5V의 전압(VG)은 트랜지스터(CAM 셀(202))의 게이트 입력에 인가된다. 상기 이용되는 전압들과 무관하게, 상기 CAM 셀(202)에서의 프로그래밍 동작의 결합된 효과는 상기 리던던시 CAM 회로(106)의 정규 동작 동안에 상기 CAM 셀(202)의 게이트에서 인가된 임의의 전압보다 더 높게 즉, 상기 공급 전압(Vcc)보다 더 높게 상기 임계 전압을 증가시키는 것이다.
정규 동작 동안에, 일단 상기 CAM 셀(202)이 프로그램되고, 상기 셀(202)의 드레인이 접지 전위에 있게 되면, 게이트 전압(VG), 바람직하게는 상기 공급 전압(Vcc)이 적용될 때, 아무것도 일어나지 않을 것이며, 즉 상기 CAM 셀은 동작하지 않거나 수행하지 않을 것이다.
전형적으로, 상기 메모리에 이중-포트 CAM 셀(202)을 포함하는 모든 CAM들은 소거하기 전에 프로그래밍되며, 함께 소거된다. 상기 CAM 셀(202)은 이 기술 분야의 당업자들에게 공지되어 있는 자외선 소거 과정(ultraviolet erase procedure)에 의해 소거될 수 있다. 물론, 다른 소거 기술들이 이용될 수 있다. 상기 CAM 셀(202)에서의 상기 소거 동작의 효과는 상기 셀(202)이 정규 트랜지스터와 일치하는 정규 값으로 프로그래밍될 때, 그것의 값으로부터 상기 임계 전압을 낮추는 것이다. 바람직하게는, 상기 CAM 셀(202)이 소거될 때, 상기 임계 전압이 설정되어, 상기 셀(202)은 n-채널 트랜지스터처럼 동작할 것이며, 즉, 상기 공급 전압(Vcc)과 동일한 게이트 전압(VG)이 인가될 때, 상기 트랜지스터는 턴온되어 도통된다.
또한, 도 3에 예시된 것은 바람직하게는 상기 예시적인 CAM 스테이지(200)에 대해 이와 동반한 출력 회로로서 이용되는 2개의 p-채널 바이어스 트랜지스터들(208, 210)이다. 바람직하게는, 상기 트랜지스터들(208, 210)은 상기 CAM 셀(202)과 비교하여 약한 풀-업(weak pull-up) 트랜지스터로서 설계 및 크기가 정해진다. 상기 p-채널 트랜지스터들(208, 210)은 바람직하게는 도 3에서 저 임계 전압 트랜지스터이다. 예시적인 실시예에 있어서, 상기 트랜지스터들(208, 210) 각각은 약 -0.5V 내지 -0.8V의 범위에 있는 명목상의 임계 전압을 갖는다. 이 범위내에 있는 임계 전압은 전형적인 p-채널 트랜지스터의 임계 전압보다 더 작으며, 이는 전형적으로 약 -1.2V이다. MOSFET와 같은 트랜지스터들의 임계 전압이 제조 공정 동안 제어된다는 것은 이 기술분야의 당업자들에게 잘 공지되어 있다. 디바이스 제조 공정은 상기 임계 전압을 선택할 때 어떤 유연성을 가능하게 해준다. 그러나, 정규 값들은 보편화되어 있으며, 특정 공정에서 MOSFET들에 대해 일반적으로 사용되고 있다. 이들 임계 전압들은 단지 예시적인 것일 뿐임을 이해해야 한다. 일반적으로, 임계 전압 및 디바이스 크기와 같은 트랜지스터 설계 파라미터들, 다른 회로 구성 또는 이 기술 분야의 당업자들에게 이용가능한 다른 응용가능 설계 기술들은 적절한 곳에 이용될 수 있거나 대체될 수 있다.
상기 p-채널 트랜지스터들(208, 210)은 상기 기입 및 판독 데이터 버스들(204, 206)과의 연결과 관련하여 참조될 수 있다. 상기 기입 p-채널 바이어스 트랜지스터(208)는 상기 노드(212)에서 상기 기입 데이터 버스(204)의 출력 포트와 연결된다. CAMn/VERTm으로서 참조될 수 있는 상기 일반적 CAM 스테이지(200)와 상기 기입 p-채널 바이어스 트랜지스터(208)는 상기 노드(212)에서 신호(CAMnW)를 생성시키며, 여기서, 상기와 같이, n은 수직 어레이(VERTm)와 결합된 N개의 CAM 스테이지들(200)(CAM0, CAM1,...,CAMN) 중 어느 하나를 나타낸다. 상기 W는 기입 동작 CAM 신호로서 상기 노드(212)에서 상기 신호(CAMnW)를 확인한다.
유사하게, 상기 판독 p-채널 바이어스 트랜지스터(210)는 상기 노드(214)에서 상기 판독 데이터 버스(206)의 출력 포트에 연결된다. CAMn/VERTm으로서 참조될 수 있는 상기 일반적 CAM 스테이지(200)와 상기 판독 p-채널 바이어스 트랜지스터(210)는 상기 노드(214)에서 신호(CAMnR)를 생성시키며, 여기서, 상기와 같이, n은 수직 어레이(VERTm)과 결합된 N개의 CAM 스테이지들(200)(CAM0, CAM1,...,CAMN) 중 어느 하나를 나타낸다. 상기 R는 판독 동작 CAM 신호로서 상기 노드(214)에서 상기 신호(CAMnR)를 확인한다.
상기 판독 및 기입 p-채널 바이어스 트랜지스터들(210, 208)의 게이트 입력들은 접지 전위에 연결되고, 소오스 입력들은 상기 공급 전압(Vcc)에 있다. 따라서, 상기 트랜지스터들(210, 208)은 상기 설명된 바와 같은 저 임계 전압 트랜지스터들이기 때문에, 상기 트랜지스터들(210, 208)은 도통되고, 각각의 노드들(212, 214)은 상기 CAM 스테이지(200)로부터 풀-업 작용이 없을 때는 Vcc에 있게 될 것이다.
상기 트랜지스터들(208, 210)과 결합한 상기 CAM 스테이지(200)의 동작은 하기와 같이 처리한다. 바람직하게는, 상기 코어 셀 어레이(102)에 엑세스하기 위한 동작이 일어날 때마다, 상기 동작이 판독인지 기입인지 여부와 무관하게, 상기 리던던시 CAM 회로의 CAM 셀(202)은 엑세스된다. 해당 어드레스(판독 어드레스 또는 기입 어드레스)는 리던던시 대체가 요구되는 비동작 메모리 셀 위치를 포함하는지 여부를 결정한다. 이 위치에 관한 정보는 바람직하게는 상기 동작 이전에 상기 CAM 셀(202)안에서 프로그래밍되었다. 바람직하게는, 판독 또는 기입 동작 또는 두개의 동작 모두가 발생할 때마다, 모든 CAM 셀(202)의 소오스 전압(VS)은 접지 전위에 있으며, 모든 CAM 셀(202)의 게이트 전압(VG)은 상기 공급 전압(Vcc)에까지 이르게 된다.
CAM 셀(202)은 상기 CAM 셀(202)이 프로그래밍될 수 있는지 또는 소거될 수 있는지 여부에 따라 인가된 게이트 전압과 다르게 응답할 것이다. 수직 어레이(VERTm)에서 기입 동작이 수행되는 경우, 상기 기입 선택 신호(WSELm)는 하이(high)가 될 것이고, 상기 기입 데이터 버스(204)는 온(on)이 될 것이다. 프로그래밍된 CAM 셀(202)은 오프(off)를 유지할 것이며, 인가된 게이트 전압(VG), 바람직하게는 상기 공급 전압(Vcc)에 응답하여 턴온되지 않거나 도통되지 않을 것이다. 상기 기입 풀-업 트랜지스터(208)는 수행할 것이고, 상기 노드(212)는 상기 CAM 스테이지(200)로부터 풀-다운 작용이 없을 때 Vcc에 있게 될 것이다. 따라서, 상기 CAM 셀(202)이 프로그래밍되고 상기 기입 데이터 버스(204)가 온(on)인 경우, 상기 노드(212)는 하이 또는 Vcc에서 유지한다.
수직 어레이(VERTm)에서 기입 동작이 수행되는 경우, 상기 기입 선택 신호(WSELm)는 하이가 될 것이고, 상기 기입 데이터 버스(204)는 온이 될 것이다. 소거된 CAM 셀(202)은 n-채널 트랜지스터처럼 동작할 것이고, 인가된 게이트 전압(VG), 바람직하게는 상기 공급 전압(Vcc)에 응답하여 턴온되고 도통될 것이다. 상기 CAM 셀(202)은 상기 노드(216)를 접지 전위로 끌어내릴 것이다. 바람직하게는, 상기 CAM 셀(202)은 상기 기입 풀-업 트랜지스터(208)보다 더 강하게 (stronger) 설계되며, 따라서, 상기 CAM 셀(202)이 소거되고 상기 기입 데이터 버스(204)가 온인 경우, 상기 노드(212)는 접지 전위로 끌어 내려질 것이다.
수직 어레이(VERTm)에서 기입 동작이 수행되지 않는 경우, 상기 기입 데이터 버스(204)는 오프(off)가 될 것이고, 상기 CAM 셀(202)은 검사되지 않을 것이다. 상기 CAM 셀(202)이 프로그래밍되는지 또는 소거되는지의 여부는 상기 노드(212)에서 상기 신호(CAMnW)의 값에 영향을 미치지 않을 것이다.
일반적으로, 수직 어레이(VERTm)에서 기입 동작이 수행되는 경우, 상기 신호들(CAM0W,...,CAMNW)은, 하나가 존재하고, 하나가 상기 CAM 스테이지(200)(CAM0/VERTm, ...,CAMN/VERTm)에서 프로그래밍되었다면, 리던던시 대체가 이루어지는 상기 비트 라인의 위치를 지정할 것이다. 바람직하게는, 상기 신호들(CAM0W,..., CAMNW) 중 하나 이상은 기입 일치가 있는지 여부를 결정하기 위해 기입 어드레스와 비교될 것이다. 비동작 비트 라인에 대한 기입 일치가 있는 경우, 상기 리던던시 어레이로부터 비트 라인은 상기 비동작 비트 라인을 대체한다. 즉, 상기 리던던시 비트 라인은 상기 기입 어드레스와 상기 기입 동작이 만약 그렇지 않은 경우 발생하는 주요 어레이와 관계하는 상기 CAM 스테이지(200) 사이에 일치가 나타나는 경우, 상기 비동작 비트 라인 대신 이용된다.
유사하게, 수직 어레이(VERTm)에서 판독 동작이 수행되는 경우, 상기 판독 선택 신호(RSELm)는 하이가 될 것이고, 상기 판독 데이터 버스(206)는 온이 될 것이다. 프로그래밍된 CAM 셀(202)은 오프를 유지할 것이고, 인가된 게이트 전압(VG), 바람직하게는 상기 공급 전압(Vcc)에 응답하여 턴온되지 않거나 도통되지 않을ㄴ 것이다. 상기 판독 풀-업 트랜지스터(210)는 도통될 것이고, 상기 노드(214)는 상기 CAM 스테이지(200)로부터 풀-업 작용이 없을 때 Vcc에 있게 될 것이다. 따라서, 상기 CAM 셀(202)이 프로그래밍되고 상기 판독 데이터 버스(206)가 온인 경우, 상기 노드(214)는 하이 또는 Vcc에서 유지한다.
수직 어레이(VERTm)에서 판독 동작이 수행되는 경우, 상기 판독 선택 신호(RSELm)는 하이가 될 것이고, 상기 판독 데이터 버스(206)는 온이 될 것이다. 소거된 CAM 셀(202)은 n-채널 트랜지스터처럼 동작할 것이고, 인가된 게이트 전압(VG), 바람직하게는 상기 공급 전압(Vcc)에 응답하여 턴온되고 도통될 것이다. 상기 CAM 셀(202)은 상기 노드(216)를 접지 전위로 끌어 내려질 것이다. 바람직하게는, 상기 CAM 셀(202)은 상기 판독 풀-업 트랜지스터(210)보다 더 세게 설계되어서, 따라서, 상기 CAM 셀(202)이 소거되고 상기 판독 데이터 버스(204)가 온인 경우, 상기 노드(212)는 접지 전위로 끌어 내려질 것이다.
수직 어레이(VERTm)에서 판독 동작이 수행되지 않는 경우, 상기 판독 데이터 버스(206)는 오프가 될 것이고, 상기 CAM 셀(202)은 검사되지 않을 것이다. 상기 CAM 셀(202)이 프로그래밍되는지 또는 소거되는지의 여부는 상기 노드(214)에서 상기 신호(CAMnR)의 값에 영향을 미치지 않을 것이다.
일반적으로, 수직 어레이(VERTm)에서 판독 동작이 수행되는 경우, 상기 신호들(CAM0R,...,CAMNR)은, 하나가 존재하고 하나가 상기 CAM 스테이지(200)(CAM0/VERTm, ...,CAMN/VERTm)에서 프로그래밍되었다면, 리던던시 대체가 이루어지는 상기 비트 라인의 위치를 지정할 것이다. 바람직하게는, 상기 신호들(CAM0R,..., CAMNR) 중 하나 이상은 판독 일치가 있는지 여부를 결정하기 위해 판독 어드레스와 비교될 것이다. 비동작 비트 라인에 대한 판독 일치가 있는 경우, 상기 리던던시 어레이로부터 비트 라인은 상기 비동작 비트 라인을 대체한다. 즉, 상기 리던던시 비트 라인은 상기 판독 어드레스와, 상기 판독 동작이 만약 그렇지 않은 경우 발생하는 주요 어레이와 관계하는 상기 CAM 스테이지(200) 사이에 일치가 나타나는 경우, 상기 비동작 비트 라인 대신 이용된다.
도 4는 예시적인 CAM 스테이지 어레이(300)와, 여기에 구성된 도 1의 상기 메모리 및 도 2의 상기 예시적인 코어 셀 어레이(102)에 따른 출력 회로를 예시하는 블럭도이다. 바람직하게는, 도 1의 상기 리던던시 CAM 회로(106)는 상기 예시적인 CAM 스테이지 어레이(300)를 포함한다. 상기 CAM 스테이지 어레이(300)는 하기의 CAM 스테이지(200)를 포함한다:
상기 수직 어레이(VERT0)와 관련:
CAM0/VERT0(302), CAM1/VERT0(304), CAM2/VERT0(306), CAM3/VERT0(308), CAM4/VERT0(310), CAM5/VERT0(312), CAM6/VERT0(314) 및 CAM7/VERT0(316);
상기 수직 어레이(VERT1)와 관련:
CAM0/VERT1(318), CAM1/VERT1(320), CAM2/VERT1(322), CAM3/VERT1(324), CAM4/VERT1(326), CAM5/VERT1(328), CAM6/VERT1(330) 및 CAM7/VERT1(332);
상기 수직 어레이(VERT2)와 관련:
CAM0/VERT2(334), CAM1/VERT2(336), CAM2/VERT2(338), CAM3/VERT2(340), CAM4/VERT2(342), CAM5/VERT2(344), CAM6/VERT2(346) 및 CAM7/VERT2(348);
상기 수직 어레이(VERT3)와 관련:
CAM0/VERT3(350), CAM1/VERT3(352), CAM2/VERT3(354), CAM3/VERT3(356), CAM4/VERT3(358), CAM5/VERT3(360), CAM6/VERT3(362) 및 CAM7/VERT3(364).
또한, 상기 CAM 스테이지 어레이(300)는 판독 p-채널 풀-업 저-임계 전압 트랜지스터들(366, 368, 370, 372, 374, 376, 378, 380), 기입 p-채널 풀-업 저 임계 전압 트랜지스터들(382, 384, 386, 388, 390, 392, 394, 396)을 포함한다.
상기 수직 어레이(VERT0)와 관계하는 상기 CAM 스테이지 어레이(300)의 모든 상기 CAM 스테이지(200)는 상기 기입 및 판독 선택 신호들(WSEL0, RSEL0)을 수신한다. 상기 수직 어레이(VERT1)와 관계하는 상기 CAM 스테이지 어레이(300)의 모든 상기 CAM 스테이지(200)는 상기 기입 및 판독 선택 신호들(WSEL1, RSEL1)을 수신한다. 상기 수직 어레이(VERT2)와 결합된 상기 CAM 스테이지 어레이(300)의 모든 상기 CAM 스테이지(200)는 상기 기입 및 판독 선택 신호들(WSEL2, RSEL2)을 수신한다. 상기 수직 어레이(VERT3)와 결합된 상기 CAM 스테이지 어레이(300)의 모든 상기 CAM 스테이지(200)는 상기 기입 및 판독 선택 신호들(WSEL3, RSEL3)을 수신한다.
상기 CAM 스테이지들(CAM0/VERT0(302), CAM0/VERT1(318), CAM0/VERT2(334) 및 CAM0/VERT3(350))은 신호(CAM0R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(366)에 모두 연결되며, 신호(CAM0W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(382)에 모두 연결된다.
상기 CAM 스테이지들(CAM1/VERT0(304), CAM1/VERT1(320), CAM1/VERT2(336) 및 CAM1/VERT3(352))은 신호(CAM1R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(368)에 모두 연결되며, 신호(CAM1W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(384)에 모두 연결된다.
상기 CAM 스테이지들(CAM2/VERT0(306), CAM2/VERT1(322), CAM2/VERT2(338) 및 CAM2/VERT3(354))은 신호(CAM2R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(370)에 모두 연결되며, 신호(CAM2W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(386)에 모두 연결된다.
상기 CAM 스테이지들(CAM3/VERT0(308), CAM3/VERT1(324), CAM3/VERT2(340) 및 CAM3/VERT3(356))은 신호(CAM3R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(372)에 모두 연결되며, 신호(CAM3W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(388)에 모두 연결된다.
상기 CAM 스테이지들(CAM4/VERT0(310), CAM4/VERT1(326), CAM4/VERT2(342) 및 CAM4/VERT3(358))은 신호(CAM4R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(374)에 모두 연결되며, 신호(CAM4W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(390)에 모두 연결된다.
상기 CAM 스테이지들(CAM5/VERT0(312), CAM5/VERT1(328), CAM5/VERT2(344) 및 CAM5/VERT3(360))은 신호(CAM5R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(376)에 모두 연결되며, 신호(CAM5W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(392)에 모두 연결된다.
상기 CAM 스테이지들(CAM6/VERT0(314), CAM6/VERT1(330), CAM6/VERT2(346) 및 CAM6/VERT3(362))은 신호(CAM6R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(378)에 모두 연결되며, 신호(CAM6W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(394)에 모두 연결된다.
상기 CAM 스테이지들(CAM7/VERT0(316), CAM7/VERT1(332), CAM7/VERT2(348) 및 CAM5/VERT3(364))은 신호(CAM7R)를 갖는 공유 출력에서 상기 판독 풀-업 트랜지스터(380)에 모두 연결되며, 신호(CAM7W)를 갖는 공유 출력에서 상기 기입 풀-업 트랜지스터(396)에 모두 연결된다.
도 5는 도 2의 상기 예시적인 코어 셀 어레이(102)의 하나의 수직 어레이(VERTm)와 결합된 CAM 스테이지(200)의 예시적인 군(400)을 예시하는 블럭도이다. 상기 예시적인 CAM 스테이지 군(400)은 하기의 CAM 스테이지들(200)(수직 어레이(VERTm)과 결합된 모든, CAM0/VERTm(402), CAM1/VERTm(404), CAM2/VERTm(406), CAM3/VERTm(408), CAM4/VERTm(410), CAM5/VERTm(412), CAM6/VERTm(414) 및 CAM7/VERTm(416))을 포함한다. 상기 CAM 스테이지 군(400)의 모든 CAM 스테이지(200)는 상기 수직 어레이(VERTm)에 대응하는 기입 선택 신호(WSELm)와 판독 선택 신호(RSELm)를 수신한다.
상기 논의된 바와 같이, 상기 메모리(100)가 동시 동작을 지원하기 때문에, 상기 리던던시 CAM 회로(106)는 바람직하게는 판독 동작과 기입 동작과 같은, 발생하는 2개의 개별 동작들을 계속 알고 있을 수 있다. 또한, 본 바람직한 실시예에 있어서, 상기 메모리 셀들은 특정 데이터 워드를 저장하는 메모리 셀들의 칼럼 영역과, 데이터 워드로서 엑세스된다. 예를 들어, 상기 메모리(100)에 따른 일 실시예에 있어서, 2개의 16비트 데이터 워드가 내부적으로 한번에 판독되고 1개의 16비트 데이터 워드가 도 1의 상기 출력 회로(112)로부터 한번에 생성되는 판독 동작이 수행된다. 이런 식으로, 2개의 칼럼 영역들은 판독 동작에서 함께 엑세스될 수 있다. 반대로, 1개의 16비트 데이터 워드에 의해 한번에 기입 동작이 수행되며, 1개의 칼럼 영역은 한번에 엑세스될 것이다. 물론, 이들 데이터 워드 길이는 예시적인 것이고, 다른 워드 길이들은 적절한 때 이용될 수 있다.
본 바람직한 실시예에 따르면, 수직 어레이(VERTm)의 상기 주요 어레이에서 하나의 수평 열은 각각 q 비트 라인을 포함하는 p 칼럼 영역을 포함할 것이다. 예를 들어, 상기 열은 하나의 수평 열에서 전체 256 비트 라인에 대해서, q=16 비트 라인을 포함하는 16개의 칼럼 영역의 각각을 갖는 p=16 칼럼 영역을 포함할 수 있다. 물론, 이들 값들은 예시적인 것이며, 본 바람직한 실시예를 한정하는 것이 아닌 설명을 위한 것이다.
8개의 CAM 스테이지들(402, 404, 406, 408, 410, 412, 414, 416)의 예시적인 CAM 스테이지 군(400)은 상기 수직 어레이(VERTm)의 주요 어레이의 칼럼 영역을 갖는 비동작 비트 라인의 위치를 특정한다. 바람직하게는, 상기 리던던시 어레이의 리던던시 비트 라인은 상기 비동작 비트 라인을 대체한다. 이러한 비동작 비트 라인은 리던던시 비트 라인에 의해 대체되지 않는다면, 기입 또는 판독 동작에 의해 엑세스될 것이다.
상기 비동작 비트 라인(BLi)의 위치는 상기 비동작 비트 라인을 포함하는 p개의 칼럼 영역들의 칼럼 영역을 확인함으로써 우선 확인된다. 다음으로, 상기 비동작 비트 라인에 대응하는 상기 칼럼 영역의 q 비트 라인들의 비트라인은 확인된다. 따라서, 8개의 CAM 스테이지들(402, 404, 406, 408, 410, 412, 414, 416)의 예시적인 CAM 스테이지 군(400)은 바람직하게는 상기 비동작 비트 라인(BLi)의 위치를 나타내는 2개의 정보를 저장한다.
기입 동작에 대해서, q 비트 라인을 갖는 칼럼 영역에 대응하는 f-비트(2f=p) 기입 어드레스는 f 어드레스 CAM 스테이지에 저장된 상기 f-비트(2f=p) 어드레스와 비교된다. 상기 칼럼 영역은 바람직하게는 데이터 워드를 저장한다. 특히, 상기 f 어드레스 CAM 스테이지들은 상기 비동작 비트 라인(BLi)을 포함하는 상기 칼럼 영역의 f-비트(2f=p) 어드레스를 특정한다. 상기 f-비트 기입 어드레스와 상기 f 어드레스 CAM 스테이지들에 저장된 f-비트 어드레스 사이에 일치한다면, 상기 비동작 비트 라인(BLi)의 위치는 g(2g=q) I/O CAM 스테이지들에 의해 확인된다. 상기 f와 g에 대한 값들은 일반적으로 p와 q에 대한 값들에 따를 것이다.
예를 들어, 본 바람직한 실시예에 따르면, 상기 기입 동작은 1개의 16비트 데이터 워드에 의해 한번에 수행되며, 각각의 칼럼 영역이 q=16 비트 라인을 포함하는, p=16 칼럼 영역 중 하나는 한번에 엑세스된다. 도 5에 따르면, f=4(24=16) 어드레스 CAM 스테이지들(410, 412, 414, 416)은 비동작 비트 라인(BLi)을 포함하는 칼럼 영역의 4-비트 어드레스를 저장하며, g=4(24=16) I/O CAM 스테이지들(402, 404, 406, 408)은 상기 칼럼 영역내에 상기 16 비트 라인의 상기 비동작 비트 라인(BLi)의 위치를 저장한다. 기입 동작이 수행될 때, 상기 기입 어드레스는 (도 5 또는 도 1에 예시되지 않은 어드레스 매칭 회로에 의해) 상기 어드레스 CAM 스테이지들(CAM4/VERTm(410), CAM5/VERTm(412), CAM6/VERTm(414) 및 CAM7/VERTm(416)) 각각의 상기 기입 어드레스 CAM 신호들(WRITEADD0, WRITEADD1, WRITEADD2 및 WRITEADD3)과 비교된다. 상기 기입 어드레스와 상기 기입 어드레스 CAM 신호들이 일치하는 경우, 상기 I/O CAM 스테이지들(402, 404, 406, 408)은 상기 16 비트 라인들 중 어떤 비트 라인이 비동작 비트 라인(BLi)인지를 나타낸다.
판독 동작에 대해서, 전체 2q 비트 라인을 갖는 2개의 칼럼 영역에 대응하는 h-비트(2h=p/2) 판독 어드레스는 h 어드레스 CAM 스테이지들의 하나의 군에 저장된 상기 h-비트(2h=p/2) 어드레스와 비교된다. 상기 2개의 칼럼 영역은 바람직하게는 2개의 데이터 워드를 저장한다. 특히, 상기 h 어드레스 CAM 스테이지들은 2개의 칼럼 영역들의 h-비트(2h=p/2) 어드레스를 특정하는 바, 상기 1개의 칼럼 영역들 중 하나는 상기 비동작 비트 라인(BLi)을 포함한다. 상기 h-비트 판독 어드레스와 상기 h 어드레스 CAM 스테이지들에 저장된 h-비트 어드레스 사이에 일치한다면, 상기 비동작 비트 라인(BLi)의 위치는 j(2j=2q) I/O CAM 스테이지들에 의해 확인된다. 상기 h와 j에 대한 값들은 일반적으로 p와 q에 대한 값들에 따를 것이다.
예를 들어, 본 바람직한 실시예에 따르면, 2개의 16비트 데이터 워드는 내부적으로 한번에 판독되고, 1개의 16비트 데이터 워드는 도 1의 상기 출력 회로(112)로부터 한번에 발생된다. 이런 식으로, 각각의 칼럼 영역이 q=16 비트 라인들을 포함하는, p=16 칼럼 영역 중 2개는 한번에 엑세스된다. 도 5에 따르면, h=3(23=8) 어드레스 CAM 스테이지들(412, 414, 416)은, 그 중 하나는 비동작 비트 라인(BLi)을 포함하는 2개의 칼럼 영역의 3-비트 어드레스를 저장하며, j=5(25=32) I/O CAM 스테이지들(402, 404, 406, 408, 410)은 2개의 칼럼 영역내에 상기 32 비트 라인 중 상기 비동작 비트 라인(BLi)의 위치를 저장한다. 판독 동작이 수행될 때, 상기 판독 어드레스는 (도 5 또는 도 1에 예시되지 않은 어드레스 매칭 회로에 의해) 상기 어드레스 CAM 스테이지들(CAM5/VERTm(412), CAM6/VERTm(414) 및 CAM7/VERTm(416)) 각각의 상기 판독 어드레스 CAM 신호들(READADD0, READADD1 및 READADD2)과 비교된다. 상기 판독 어드레스와 상기 판독 어드레스 CAM 신호들이 일치하는 경우, 상기 I/O CAM 스테이지들(402, 404, 406, 408, 410)은 상기 2개의 칼럼 영역의 상기 32 비트 라인들 중 어떤 비트 라인이 비동작 비트 라인(BLi)인지를 나타낸다.
비록 상기 어드레스 CAM 스테이지들과 상기 I/O CAM 스테이지들이 판독 및 기입 동작 동안 서로 다른 방식으로 이용되지만, 상기 CAM 스테이지들은 함께 리던던시 어레이에서 비트 라인과의 대체를 요하는 주요 어레이에서 동일한 비동작 비트 라인의 위치에 관한 동일한 정보를 제공한다. 예를 들어, 도 5를 참조해 보면, 상기 이중-포트 CAM 스테이지들(402, 404, 406, 408, 410, 412, 414, 416)의 출력은 각각 00010001이라고 가정한다.
기입 동작이 0001의 기입 어드레스를 갖는 칼럼 영역에서 수행되는 것이라면, 이들 4개의 비트들은 하기의 신호들과 비교된다:
(어드레스) CAM 스테이지(416)로부터 WRITEADD3 = CAM7W = 0;
(어드레스) CAM 스테이지(414)로부터 WRITEADD2 = CAM6W = 0;
(어드레스) CAM 스테이지(412)로부터 WRITEADD1 = CAM5W = 0; 그리고
(어드레스) CAM 스테이지(410)로부터 WRITEADD0 = CAM4W = 1.
기입 어드레스가 일치되면, 상기 I/O CAM 스테이지들의 내용들은 하기의 신호들로 나타낸, 0001의 어드레스를 갖는 상기 칼럼 영역내에 비동작 비트 라인(BLi)의 위치를 결정하기 위해 검사된다:
(I/O) CAM 스테이지(408)로부터 WRITEIO3 = CAM3W = 0;
(I/O) CAM 스테이지(406)로부터 WRITEIO2 = CAM2W = 0;
(I/O) CAM 스테이지(404)로부터 WRITEIO1 = CAM1W = 0; 그리고
(I/O) CAM 스테이지(402)로부터 WRITEIO0 = CAM0W = 1.
판독 동작이 000의 판독 어드레스를 갖는 상기 2개의 칼럼 영역에서 동시에 수행되는 것이라면, 이들 3개의 비트들은 하기의 신호들과 비교된다:
(어드레스) CAM 스테이지(416)로부터 READADD2 = CAM7R = 0;
(어드레스) CAM 스테이지(414)로부터 READADD1 = CAM6R = 0; 그리고
(어드레스) CAM 스테이지(412)로부터 READADD0 = CAM5R = 0;
판독 어드레스가 일치되면, 상기 I/O CAM 스테이지들의 내용들은 하기의 신호들로 나타낸 10001의 어드레스를 함께 갖는 상기 2개의 칼럼 영역내에서 비동작 비트 라인(BLi)의 위치를 결정하기 위해 검사된다:
(I/O) CAM 스테이지(410)로부터 READIO4 = CAM4R = 1;
(I/O) CAM 스테이지(408)로부터 READIO3 = CAM3R = 0;
(I/O) CAM 스테이지(406)로부터 READIO2 = CAM2R = 0;
(I/O) CAM 스테이지(404)로부터 READIO1 = CAM1R = 0; 그리고
(I/O) CAM 스테이지(402)로부터 READIO0 = CAM0R = 1.
도 6은 도 2의 상기 메모리에 따른 공유 출력 회로를 갖는 예시적인 CAM 스테이지들(200)의 군(500)의 회로도이다. 상기 예시적인 CAM 스테이지의 군(500)은 CAM 스테이지들(200)(CAMn/VERT0(502), CAMn/VERT1(504), CAMn/VERT2(506) 및 CAMn/VERT3(508))을 포함한다. 상기 CAM 스테이지(CAMn/VERT0(502))는 VERT0에 대해 상기 기입 및 판독 선택 신호들(WSEL0 및 RSEL0)을 수신한다. 상기 CAM 스테이지(CAMn/VERT1(504))는 VERT1에 대해 상기 기입 및 판독 선택 신호들(WSEL1 및 RSEL1)을 수신한다. 상기 CAM 스테이지(CAMn/VERT2(506))는 VERT2에 대해 상기 기입 및 판독 선택 신호들(WSEL2 및 RSEL2)을 수신한다. 상기 CAM 스테이지(CAMn/VERT3(508))는 VERT3에 대해 상기 기입 및 판독 선택 신호들(WSEL3 및 RSEL3)을 수신한다. 각각의 수직 어레이에 CAM 스테이지(200)(CAMn)가 위치하며, 각각의 CAMn(502, 504, 506, 508)은 각각의 개별 주요 어레이내에 비동작 비트 라인의 위치에 관한 정보의 개별 비트를 저장한다.
도 6에 예시된 바와 같이, 상기 CAMn 스테이지들(502, 504, 506, 508)은 신호(CAMnW)를 갖는 공유 출력(512)에서, 기입 풀-업 트랜지스터(510), 바람직하게는 p-채널 트랜지스터와 모두 연결되며, 신호(CAMnR)를 갖는 공유 출력(516)에서, 판독 풀-업 트랜지스터(514), 바람직하게는 p-채널 트랜지스터와 모두 연결된다.
VERT0에서 기입 동작이 수행될 때, 예를 들어, 상기 기입 선택 신호(WSEL0)는 활성화될 것이고, 상기 이중-포트 CAM 스테이지(CAMn/VERT0(502)) 내의 상기 CAM 셀의 내용들은 검사될 것이다. VERT0에서 판독 동작이 수행되지 않고, 거기에서 기입 동작이 수행될 수 있기 때문에, 상기 판독 선택 신호(RSEL0)는 활성화되지 않을 것이다. 또한, 상기 다른 기입 선택 신호들(WSEL1, WSEL2 및 WSEL3)은 활성화되지 않을 것이고, 상기 공유 출력(512)에서의 신호(CAMnW)는 CAMn/VERT0(502)내의 상기 CAM 셀의 내용들에 따라 로우(low) 또는 하이(high)가 될 것이다.
유사하게, VERT2에서 판독 동작이 수행될 때, 예를 들어, 상기 판독 선택 신호(RSEL2)는 활성화될 것이고, 상기 이중-포트 CAM 스테이지(CAMn/VERT2(506)) 내의 상기 CAM 셀의 내용들은 검사될 것이다. VERT2에서 기입 동작이 수행되지 않고, 거기에서 판독 동작이 수행될 수 있기 때문에, 상기 기입 선택 신호(WSEL2)는 활성화되지 않을 것이다. 또한, 상기 다른 판독 선택 신호들(RSEL0, RSEL1 및 RSEL3)은 활성화되지 않을 것이고, 상기 공유 출력(516)에서의 신호(CAMnR)는 CAMn/VERT2(506)내의 상기 CAM 셀의 내용들에 따라 로우(low) 또는 하이(high)가 될 것이다.
일 실시예에 있어서, 도 1의 모든 구성요소들은 단일 집적 회로 칩에 포함된다. 상기 예시적인 플래시 메모리 칩들에 대한 어드레스 및 제어 입력들은 메모리 밀도 및 인터페이스 구현들에 따른다는 것을 명심해야 한다. 개시된 실시예들은 서로 다른 메모리 밀도들 및 그들의 수반되는 대안적인 어드레스와 제어 입력 구성들을 갖는 대안적인 인터페이스 구현들에 의해서도 동작할 수 있다는 것을 알 수 있을 것이다.
본원에 이용되는 상기 용어 어드레스는 넓게는 하나 이상의 메모리 셀들에 또는 하나 이상의 메모리 셀들의 위치에 특정하게 대응하는 임의의 위치 식별자를 나타낸다. 본원에 설명되어 있는 본 바람직한 실시예들은 이중-포트 CAM 스테이지들을 포함하는 리던던시 CAM회로를 제시한다. 그러나, 상기 실시예들의 양상들은 비동작 메모리 셀들의 리던던시 대체들을 제외한 동작들에 적용될 수 있다.
본원에 이용되는 상기 용어들 및 구들, 로우(low), 논리 로우(logic low), 표명되지 않음(not asserted), 활성화되지 않음(not active) 및 비활성(inactive)은 넓게는 디지털 신호의 논리 로우 값을 나타내며, 일반적으로 2진수 0(0)을 나타내는 것으로 이해된다.
본원에 이용되는 상기 용어들 및 구들, 하이(high), 논리 하이(logic high), 표명됨(assert) 및 활성(active)은 넓게는 디지털 신호의 논리 하이 값을 나타내며, 일반적으로 2진수 1(1)을 나타내는 것으로 이해된다.
본원에서 이용되는 상기 구 "B와 연결된 A(A coupled withe B)"는 B에 바로 연결된 A를 의미하거나, 하나 이상의 매개 요소들을 통해 B와 바로 연결된 A를 의미하는 것으로 정의된다.
본원에서 이용되는 상기 용어의 사용자는 프로세서, 또는 메모리를 엑세스하고자 하는 다른 구성요소 또는 엔티티를 나타낸다.
본원에서 이용되는 상기 용어 "비동작(inoperative)"은 하나의 저장 요소 또는 저장 요소들의 군과 결합하여 이용될 때에는, 넓게는 비동작 저장 요소에 대해 하나 더 저장 요소들의 대체를 요구할 수 있는 어떠한 상황 또는 상태를 나타낸다. 예를 들어, 상기 저장 요소는 하나 이상의 메모리 셀, 또는 비트 라인, 또는 메모리 셀에 대한 인터페이스 회로를 포함할 수 있다. 특히, 본원에서 이용되는 바와 같이, 비동작 메모리 셀은 넓게는 상기 메모리 셀에 연결되어 있는 하나의 비트라인, 또는 상기 메모리 셀을 포함하는 하나의 비트 라인과 같은, 첨부한 회로가 있는 또는 없는 하나의 메모리 셀을 나타낸다. 전형적으로, 상기 저장 요소의 기능성의 결여는 상기 저장 요소에 대해 대체를 요구할 것이다. 상기 기능성의 결여는 상기 저장 요소에서 또는 상기 저장 요소에 대한 인터페이스에서의 손상 또는 결함으로 인한 것일 수 있다.
본원에서 이용되는 상기 용어 신호(signal)는 넓게는 아날로그 또는 디지털 신호를 나타내며, 두가지 타입의 신호들을 포함한다.
전술한 것으로부터, 본 바람직한 실시예들은 비동작 메모리 셀을 제 2 메모리 셀로 대체할 수 있는 메모리를 제공한다는 것을 알 수 있다. 상기 메모리는 메모리 셀들의 주요 어레이, 메모리 셀들의 리던던시 어레이 및 리던던시 내용 어드레스가능 메모리(CAM) 회로를 포함한다. 상기 리던던시 CAM 회로는 다수의 이중-포트 CAM 스테이지들을 포함한다. 각각의 CAM 스테이지는 CAM 셀, 상기 CAM 셀에 연결된 기입 데이터 버스 및 상기 CAM 셀에 연결되는 판독 데이터 버스를 포함한다. 상기 CAM 셀은 상기 주요 어레이에서 비동작 메모리 셀의 위치에 관한 정보를 저장한다. 바람직하게는, 상기 비동작 메모리 셀은 상기 리던던시 어레이에서 제 2 메모리 셀로의 대체를 요구한다. 상기 기입 데이터 버스는 기입 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성시킨다. 상기 기입 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 기입 동작의 표시이다. 상기 판독 데이터 버스는 판독 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성시킨다. 상기 판독 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 판독 동작의 표시이다.
바람직하게는, 상기 기입 동작 및 상기 판독 동작은 상기 주요 어레이의 메모리 셀 위치에서 서로 다른 때에 수행된다.
바람직하게는, 상기 메모리는 상기 주요 어레이에서 제 3 메모리 셀이 상기 리던던시 어레이에서 제 2 메모리 셀로의 대체를 요구하는지 여부를 결정하기 위해 상기 CAM 셀의 정보와 상기 주요 어레이에서 제 3 메모리 셀의 위치를 나타내는 동작 어드레스를 비교할 수 있다.
바람직한 실시예에 있어서, 상기 이중-포트 CAM 스테이지는 도 2의 상기 이중-포트 CAM 스테이지(200)를 포함한다. 물론, 본 바람직한 실시예에 따르면, 상기 예시적인 CAM 스테이지(200)가 아닌 다른 적절한 이중-포트 CAM 스테이지들이 이용될 수 있다.
또한, 본 바람직한 실시예들은 메모리에서 이중-포트 내용 어드레스가능 메모리(CAM) 스테이지를 제공한다. 상기 CAM 스테이지는 CAM 셀, 상기 CAM 셀에 연결되는 기입 데이터 버스 및 상기 CAM 셀에 연결된 판독 데이터 버스를 포함한다. 상기 CAM 셀은 상기 메모리의 주요 어레이에서 비동작 메모리 셀의 위치에 관한 정보를 저장한다. 바람직하게는, 상기 비동작 메모리 셀은 상기 메모리의 리던던시 어레이에서 제 2 메모리 셀로의 대체를 요구한다. 상기 기입 데이터 버스는 기입 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성시킨다. 상기 기입 선택 신호는 상기 주요 어레이에서 메모리 셀 위치에서 수행될 기입 동작의 표시이다. 상기 판독 데이터 버스는 판독 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성시킨다. 상기 판독 선택 신호는 상기 주요 어레이에서 메모리 셀 위치에서 수행될 판독 동작의 표시이다.
바람직하게는, 상기 기입 동작 및 상기 판독 동작은 상기 주요 어레이에서 메모리 셀 위치에서 서로 다른 때에 수행된다.
바람직하게는, 상기 메모리는 상기 주요 어레이에서 제 3 메모리 셀이 상기 리던던시 어레이에서 제 2 메모리 셀로의 대체를 요구하는지 여부를 결정하기 위해 상기 CAM 셀의 정보와 상기 주요 어레이에서 제 3 메모리 셀의 위치를 나타내는 동작 어드레스를 비교할 수 있다.
바람직한 실시예에 있어서, 상기 이중-포트 CAM 스테이지는 도 2의 상기 이중-포트 CAM 스테이지(200)를 포함한다. 물론, 본 바람직한 실시예에 따른 다른 이중-포트 CAM 스테이지들은 적절한 때 상기 예시적인 CAM 스테이지(200)를 제외하고 이용될 수 있다.
또한, 본 바람직한 실시예들은 제 1 메모리 셀을 제 2 메모리 셀로 대체할 수 있는 메모리를 제공한다. 상기 메모리는 메모리 셀 어레이, 하나 이상의 리던던시 메모리 셀 어레이들 및 CAM 셀을 포함한다. 상기 메모리 셀 어레이는 제 1 작업 및 제 2 작업에 의해 동작될 수 있다. 다른 실시예들에 있어서, 상기 메모리 셀 어레이는 상기 하나 이상의 리던던시 메모리 셀 어레이들을 포함한다. 상기 작업들은 선택에 따라 서로 동시에 수행된다. 상기 메모리 셀 어레이는 제 1 주요 메모리 셀 어레이와 제 2 주요 메모리 셀 어레이를 포함한다. 상기 제 1 작업이 상기 제 1 주요 어레이에서 수행되는 경우, 상기 제 2 작업은 상기 제 1 주요 어레이에서 동시에 수행될 수 없다. 상기 제 2 작업이 상기 제 2 주요 어레이에서 수행되는 경우, 상기 제 1 작업은 상기 제 2 주요 어레이에서 동시에 수행될 수 없다. 상기 CAM 셀은 상기 메모리 셀 어레이의 제 1 메모리 셀이 하나 이상의 리던던시 어레이들 중 하나의 제 2 메모리 셀로의 대체를 요구하는지 여부에 관한 정보를 저장한다. 상기 CAM 셀은 상기 제 1 작업 동안 및 상기 제 2 작업 동안 엑세스될 수 있다.
바람직하게는, 상기 CAM 셀은 상기 메모리 셀 어레이의 비동작 메모리 셀의 위치를 저장한다. 바람직하게는, 상기 비동작 메모리 셀은 상기 하나 이상의 리던던시 어레이들의 상기 제 2 메모리 셀로의 대체를 요구한다.
또한, 본 바람직한 실시예들은 제 1 메모리 셀을 제 3 메모리 셀로 대체할 수 있고, 제 2 메모리 셀을 제 4 메모리 셀로 대체할 수 있는 메모리를 제공한다. 상기 메모리는 제 1 주요 메모리 셀 어레이, 상기 제 1 주요 메모리 셀 어레이와 관계하는 제 1 리던던시 메모리 셀 어레이, 제 2 주요 메모리 셀 어레이, 상기 제 1 주요 메모리 셀 어레이와 관계하는 제 2 리던던시 메모리 셀 어레이 및 리던던시 내용 어드레스가능 메모리(CAM) 회로를 포함한다. 상기 제 1 주요 어레이는 제 1 메모리 셀을 포함하며, 상기 제 2 주요 어레이는 제 2 메모리 셀을 포함한다. 상기 리던던시 CAM 회로는 이중-포트 CAM 스테이지들의 제 1 군과 이중-포트 CAM 스테이지들의 제 2 군을 포함한다. 상기 이중-포트 CAM 스테이지들의 제 1 군은 상기 제 1 메모리 셀의 제 1 위치 정보를 저장한다. 바람직하게는, 상기 제 1 메모리 셀은 상기 제 1 리던던시 어레이에서 제 3 메모리와의 대체를 요구한다. 예를 들어, 상기 제 1 메모리 셀은 손상을 입을 수 있고, 또는 그렇지 않으면 동작하지 않을 수 있다. 상기 이중-포트 CAM 스테이지들의 제 2 군은 상기 제 2 메모리 셀의 제 2 위치 정보를 저장한다. 바람직하게는, 상기 제 2 메모리 셀은 상기 제 2 리던던시 어레이에서 제 4 메모리 셀로의 대체를 요구한다. 예를 들어, 상기 제 2 메모리 셀은 손상을 입을 수 있고, 또는 그렇지 않으면 동작하지 않을 수 있다. 상기 CAM 스테이지들의 제 1 군의 제 1 초기 CAM 스테이지는 제 1 CAM 셀, 제 1 기입 데이터 버스 및 제 1 판독 데이터 버스를 포함한다. 상기 제 1 기입 데이터 버스와 상기 제 1 판독 데이터 버스는 각각 상기 CAM 셀에 연결된다. 상기 CAM 스테이지들의 제 2 군의 제 2 초기 CAM 스테이지는 제 2 CAM 셀, 제 2 기입 데이터 버스 및 제 2 판독 데이터 버스를 포함한다. 상기 제 2 기입 데이터 버스와 상기 제 2 판독 데이터 버스는 각각 상기 CAM 셀에 연결된다. 상기 제 2 기입 데이터 버스와 상기 제 1 기입 데이터 버스는 제 1 기입 출력을 공유한다. 상기 제 2 판독 데이터 버스와 상기 제 1 판독 데이터 버스는 제 1 판독 출력을 공유한다.
바람직하게는, 상기 제 1 기입 데이터 버스는 제 1 기입 선택 신호에 응답하여 상기 제 1 기입 출력에서 상기 CAM 스테이지의 제 1 군으로부터 상기 제 1 위치 정보의 제 1 부분을 생성시킨다. 바람직하게는, 상기 제 1 위치 정보의 상기 제 1 부분은 1비트의 정보를 포함한다. 상기 제 1 기입 선택 신호는 상기 제 1 주요 어레이의 메모리 셀 위치에서 수행될 기입 동작의 표시이다. 바람직하게는, 상기 제 2 기입 데이터 버스는 제 2 기입 선택 신호에 응답하여 상기 제 1 기입 출력에서 상기 CAM 스테이지의 제 2 군으로부터 상기 제 2 위치 정보의 제 2 부분을 생성시킨다. 바람직하게는, 상기 제 2 위치 정보의 제 2 부분은 1비트의 정보를 포함한다. 상기 제 2 기입 선택 신호는 상기 제 2 주요 어레이의 메모리 셀 위치에서 수행될 기입 동작의 표시이다. 바람직하게는, 또한, 상기 메모리는 상기 제 1 기입 출력을 제 1 값으로 바이어싱 하기 위해 상기 제 1 기입 출력에 연결된 기입 바이어스(bias) 트랜지스터를 포함한다. 바람직하게는, 상기 제 1 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 제 2 값으로 되는 경우, 상기 제 1 CAM 셀은 소거된다. 바람직하게는, 상기 제 1 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 상기 제 1 값으로 유지되는 경우, 상기 제 1 CAM 셀은 프로그래밍된다. 바람직하게는, 상기 제 2 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 제 2 값으로 되는 경우, 상기 제 2 CAM 셀은 소거된다. 바람직하게는, 상기 제 2 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 상기 제 1 값으로 유지되는 경우, 상기 제 2 CAM 셀은 프로그래밍된다.
바람직하게는, 상기 제 1 판독 데이터 버스는 제 1 판독 선택 신호에 응답하여 상기 제 1 판독 출력에서 상기 CAM 스테이지들의 제 1 군으로부터 상기 제 1 위치 정보의 제 1 부분을 생성시킨다. 바람직하게는, 상기 제 1 위치 정보의 상기 제 1 부분은 1비트의 정보를 포함한다. 상기 제 1 판독 선택 신호는 상기 제 1 주요 어레이의 메모리 셀 위치에서 수행될 판독 동작의 표시이다. 바람직하게는, 상기 제 2 판독 데이터 버스는 제 2 판독 선택 신호에 응답하여 상기 제 1 판독 출력에서 상기 CAM 스테이지의 제 2 군으로부터 상기 제 2 위치 정보의 제 2 부분을 생성시킨다. 바람직하게는, 상기 제 2 위치 정보의 제 2 부분은 1비트의 정보를 포함한다. 상기 제 2 판독 선택 신호는 상기 제 2 주요 어레이의 메모리 셀 위치에서 수행될 판독 동작의 표시이다. 바람직하게는, 또한, 상기 메모리는 상기 제 1 판독 출력을 제 1 값으로 바이어싱(biasing) 하기 위해 상기 제 1 판독 출력에 연결된 판독 바이어스(bias) 트랜지스터를 포함한다. 바람직하게는, 상기 제 1 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 제 2 값으로 되는 경우, 상기 제 1 CAM 셀은 소거된다. 바람직하게는, 상기 제 1 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 상기 제 1 값에서 유지되는 경우, 상기 제 1 CAM 셀은 프로그래밍된다. 바람직하게는, 상기 제 2 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 상기 제 2 값으로 되는 경우, 상기 제 2 CAM 셀은 소거된다. 바람직하게는, 상기 제 2 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 상기 제 1 값에서 유지되는 경우, 상기 제 2 CAM 셀은 프로그래밍된다.
또한, 본 바람직한 실시예들은 주요 메모리 셀 어레이에서 비동작 메모리 셀을 리던던시 메모리 셀 어레이에서 제 2 메모리 셀로 대체하는 방법을 제공한다. 일련의 이중-포트 CAM 스테이지들에 정보가 저장된다. 상기 정보는 상기 비동작 메모리 셀의 위치에 관한 것이다. 상기 주요 어레이에서 하나 이상의 메모리 셀의 위치에 대응하는 동작 어드레스는 상기 하나 이상의 메모리 셀의 위치가 상기 비동작 메모리 셀의 위치를 포함하는지 여부를 결정하기 위해 상기 일련의 이중-포트 CAM 스테이지들에서 상기 정보와 비교된다. 상기 하나 이상의 메모리 셀의 위치가 상기 비동작 메모리 셀의 위치를 포함하는 경우, 상기 제 2 메모리 셀의 위치는 상기 동작 어드레스로 엑세스된다. 상기 하나 이상의 메모리 셀의 위치가 상기 비동작 메모리 셀의 위치를 포함하지 않는 경우, 상기 하나 이상의 메모리 셀의 위치는 상기 동작 어드레스로 엑세스된다. 하나의 바람직한 실시예에 있어서, 상기 동작 어드레스는 기입 어드레스이다. 하나의 바람직한 실시예에 있어서, 상기 동작 어드레스는 판독 어드레스이다.
본원에 기술된 방법의 단계들은 상기 기술된 작용들과 일관되는 임의의 순서로 수행될 수 있음을 이해해야 한다.
본 발명의 특정 실시예들은 도시되고 설명되어 있지만, 변형들이 이루어질 수 있다. 예를 들어, 개별 트랜지스터들(p-채널 및 n-채널)의 감지는 적절한 어플리케이션에서 반대로 될 수 있다. 도시된 회로들을 이루는 트랜지스터들에 대한 채널 폭 대 길이 비를 특정하는 적절한 트랜지스터 크기(마이크로미터 또는 미크론으로 측정됨)는 도면들에서 생략되었음을 명심한다. 적절한 비는 설계 요구와 상기 회로의 구현에 이용되는 특정 집적 회로 제조 공정의 능력 및 제한 뿐만 아니라 상기 특정 실시예의 성능 요구들에 따라 선택될 수 있음을 알 수 있을 것이다. 또한, 본원에 설명된 상기 발명의 개념들은 메모리 디바이스 이외의 회로들에 적용될 수 있다.
전술한 상세한 설명은 본 발명이 취할 수 있는 많은 형태들 중 단지 몇개의 형태만을 설명하였다. 따라서, 상기 전술한 상세한 설명은 제한적이라기보다는 예시적인 것으로써 고려되어야 하며, 그리고 그것은 모든 등가물들을 포함하는 하기의 청구항들만이 본 발명의 정신과 범위를 규정한다는 것을 알 수 있을 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 정신과 범위 내에 있는 이러한 모든 변형들 및 수정들을 포함한다.

Claims (30)

  1. 비동작 메모리 셀을 제 2 메모리 셀로 대체할 수 있는 메모리로서, 상기 메모리는:
    a) 메모리 셀들의 주요 어레이(primary array)와;
    b) 메모리 셀들의 리던던시 어레이(redundant array)와; 그리고
    c) 리던던시(redundancy) 내용 어드레스가능 메모리(Content Addressable Memory, CAM) 회로를 포함하여 구성되며, 상기 CAM 회로는 다수의 이중-포트 CAM 스테이지(stage)들을 구비하고, 상기 CAM 스테이지 각각은:
    상기 주요 어레이에서 비동작 메모리 셀의 위치에 관한 정보를 저장하기 위한 CAM 셀과, 여기서 상기 비동작 메모리 셀은 상기 리던던시 어레이에서 제 2 메모리 셀로 대체를 요구하고;
    기입 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성하기 위해 상기 CAM 셀에 연결된 기입 데이터 버스와, 여기서 상기 기입 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 기입 동작을 표시하고; 그리고
    판독 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성하기 위해 상기 CAM 셀에 연결된 판독 데이터 버스를 포함하며, 여기서 상기 판독 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 판독 동작을 표시하는 것을 특징으로 하는 메모리.
  2. 제 1 항에 있어서, 상기 기입 동작과 상기 판독 동작은 상기 주요 어레이의 메모리 셀 위치에서 서로 다른 때에 수행되는 것을 특징으로 하는 메모리.
  3. 제 1 항에 있어서, 상기 메모리는 상기 주요 어레이의 제 3 메모리 셀이 상기 리던던시 어레이의 제 2 메모리 셀로의 대체를 요구하는지 여부를 결정하기 위해, 상기 CAM 셀의 정보를 상기 주요 어레이의 제 3 메모리 셀의 위치를 나타내는 동작 어드레스와 비교하도록 된 것을 특징으로 하는 메모리.
  4. 메모리 내의 이중-포트 CAM(Content Addressable Memory: 내용 어드레스가능 메모리) 모듈(module)에 있어서,
    a) 상기 메모리의 주요 어레이(primary array)에서 비동작 메모리 셀의 위치에 관한 정보를 저장하기 위한 CAM 셀과, 여기서 상기 비동작 메모리 셀은 상기 메모리의 리던던시 어레이(redundant array)에서 제 2 메모리 셀로의 대체를 요구하고;
    b) 기입 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성하도록 상기 CAM 셀에 연결된 기입 데이터 버스와, 여기서 상기 기입 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 기입 동작을 표시하고; 그리고
    c) 판독 선택 신호에 응답하여 상기 CAM 셀로부터 상기 정보를 생성하도록 상기 CAM 셀에 연결된 판독 데이터 버스를 포함하며, 여기서 상기 판독 선택 신호는 상기 주요 어레이의 메모리 셀 위치에서 수행될 판독 동작을 표시하는 것을 특징으로 하는 메모리 내의 이중-포트 CAM 모듈.
  5. 제 4 항에 있어서, 상기 기입 동작과 상기 판독 동작은 상기 주요 어레이의 메모리 셀 위치에서 서로 다른 때에 수행되는 것을 특징으로 하는 메모리 내의 이중-포트 CAM 모듈.
  6. 제 4 항에 있어서, 상기 메모리는 상기 주요 어레이의 제 3 메모리 셀이 상기 리던던시 어레이의 제 2 메모리 셀로의 대체를 요구하는지 여부를 결정하기 위해, 상기 CAM 셀의 정보를 상기 주요 어레이의 제 3 메모리 셀의 위치를 나타내는 동작 어드레스와 비교하도록 된 것을 특징으로 하는 메모리 내의 이중-포트 CAM 모듈.
  7. 제 1 메모리 셀을 제 2 메모리 셀로 대체할 수 있는 메모리로서,
    a) 메모리 셀 어레이와, 여기서 상기 메모리 셀 어레이는 제 1 작업과 제 2 작업에 의해 동작될 수 있고, 상기 작업들은 선택에 따라 서로 동시에 수행될 수 있으며, 상기 메모리 셀 어레이는:
    a1) 메모리 셀들의 제 1 주요 어레이와, 여기서 상기 제 1 작업이 상기 제 1 주요 어레이에서 수행되는 경우, 상기 제 2 작업은 상기 제 1 주요 어레이에서 동시에 수행될 수 없고; 그리고
    a2) 메모리 셀들의 제 2 주요 어레이를 포함하며, 여기서 상기 제 2 작업이 상기 제 2 주요 어레이에서 수행되는 경우, 상기 제 1 작업은 상기 제 2 주요 어레이에서 동시에 수행될 수 없고;
    b) 메모리 셀들의 하나 이상의 리던던시 어레이와; 그리고
    c) 상기 메모리 셀 어레이의 제 1 메모리 셀이 상기 하나 이상의 리던던시 어레이 중 하나의 제 2 메모리 셀로의 대체를 요구하는지 여부에 관한 정보를 저장하기 위한 CAM 셀을 포함하여 구성되며, 여기서 상기 CAM 셀은 상기 제 1 작업 동안 및 상기 제 2 작업 동안 엑세스되도록 된 것을 특징으로 하는 메모리.
  8. 제 7 항에 있어서, 상기 CAM 셀은 상기 메모리 셀 어레이의 비동작 메모리 셀의 위치를 저장하며, 상기 비동작 메모리 셀은 상기 하나 이상의 리던던시 어레이들의 상기 제 2 메모리 셀로의 대체를 요구하는 것을 특징으로 하는 메모리.
  9. 제 1 메모리 셀을 제 3 메모리 셀로 대체할 수 있고, 제 2 메모리 셀을 제 4 메모리 셀로 대체할 수 있는 메모리로서,
    a) 제 1 메모리 셀을 포함하는 메모리 셀들의 제 1 주요 어레이와;
    b) 메모리 셀들의 상기 제 1 주요 어레이와 관계하는 메모리 셀들의 제 1 리던던시 어레이와;
    c) 제 2 메모리 셀을 포함하는 메모리 셀들의 제 2 주요 어레이와;
    d) 메모리 셀들의 상기 제 2 주요 어레이와 관계하는 메모리 셀들의 제 2 리던던시 메모리 셀 어레이와; 그리고
    e) 리던던시 내용 어드레스가능 메모리(CAM) 회로를 포함하여 구성되며,
    여기서 상기 CAM 회로는:
    e1) 상기 제 1 메모리 셀의 제 1 위치 정보를 저장하기 위한 제 1 이중-포트 CAM 스테이지들의 군(group)과, 여기서 상기 제 1 메모리 셀은 상기 제 1 리던던시 어레이의 제 3 메모리 셀로의 대체를 요구하며, 상기 제 1 CAM 스테이지들의 군의 제 1 초기 CAM 스테이지는 제 1 CAM 셀, 제 1 기입 데이터 버스 및 제 1 판독 데이터 버스를 포함하며, 상기 제 1 기입 데이터 버스와 상기 제 1 판독 데이터 버스는 각각 상기 CAM 셀에 연결되고; 그리고
    e2) 상기 제 2 메모리 셀의 제 2 위치 정보를 저장하기 위한 제 2 이중-포트 CAM 스테이지들의 군을 포함하며, 상기 제 2 메모리 셀은 상기 제 2 리던던시 어레이의 제 4 메모리 셀로의 대체를 요구하며, 상기 제 2 CAM 스테이지들의 군의 제 2 초기 CAM 스테이지는 제 2 CAM 셀, 제 2 기입 데이터 버스 및 제 2 판독 데이터 버스를 포함하며, 상기 제 2 기입 데이터 버스와 상기 제 2 판독 데이터 버스는 각각 상기 CAM 셀에 연결되고, 상기 제 2 기입 데이터 버스와 상기 제 1 기입 데이터 버스는 제 1 기입 출력을 공유하고, 상기 제 2 판독 데이터 버스와 상기 제 1 판독 데이터 버스는 제 1 판독 출력을 공유하는 것을 특징으로 하는 메모리.
  10. 제 9 항에 있어서, 상기 제 1 메모리 셀은 비동작 셀인 것을 특징으로 하는 메모리.
  11. 제 9 항에 있어서, 상기 제 2 메모리 셀은 비동작 셀인 것을 특징으로 하는 메모리.
  12. 제 9 항에 있어서, 각각의 제 1 및 제 2 기입 선택 신호들에 응답하여, 상기 제 1 기입 출력에서, 상기 제 1 기입 데이터 버스는 상기 제 1 CAM 스테이지들의 군으로부터 상기 제 1 위치 정보의 제 1 부분을 생성시키고, 상기 제 2 기입 데이터 버스는 상기 제 2 CAM 스테이지들의 군으로부터 상기 제 2 위치 정보의 제 2 부분을 생성시키며, 상기 제 1 및 제 2 기입 선택 신호들은 상기 제 1 및 제 2 주요 어레이들 각각의 메모리 셀 위치에서 수행될 기입 동작을 표시하는 것을 특징으로 하는 메모리.
  13. 제 12 항에 있어서, 상기 제 1 위치 정보의 상기 제 1 부분은 1비트 정보를 포함하는 것을 특징으로 하는 메모리.
  14. 제 12 항에 있어서, 상기 제 2 위치 정보의 상기 제 2 부분은 1비트 정보를 포함하는 것을 특징으로 하는 메모리.
  15. 제 12 항에 있어서, 상기 제 1 기입 출력을 제 1 값으로 바이어싱(biasing) 하기 위해 상기 제 1 기입 출력에 연결되는 기입 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리.
  16. 제 15 항에 있어서, 상기 제 1 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 제 2 값으로 풀(pull)되는 경우, 상기 제 1 CAM 셀은 소거되는 것을 특징으로 하는 메모리.
  17. 제 15 항에 있어서, 상기 제 1 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 상기 제 1 값에서 유지되는 경우, 상기 제 1 CAM 셀은 프로그래밍되는 것을 특징으로 하는 메모리.
  18. 제 15 항에 있어서, 상기 제 2 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 제 2 값으로 풀되는 경우, 상기 제 2 CAM 셀은 소거되는 것을 특징으로 하는 메모리.
  19. 제 15 항에 있어서, 상기 제 2 주요 어레이에서 기입 동작이 수행되고, 상기 제 1 기입 출력이 상기 제 1 값에서 유지되는 경우, 상기 제 2 CAM 셀은 프로그래밍되는 것을 특징으로 하는 메모리.
  20. 제 9 항에 있어서,
    각각의 제 1 및 제 2 판독 선택 신호들에 응답하여 상기 제 1 판독 출력에서, 상기 제 1 판독 데이터 버스는 상기 제 1 CAM 스테이지들의 군으로부터 상기 제 1 위치 정보의 제 1 부분을 생성시키고, 상기 제 2 판독 데이터 버스는 상기 제 2 CAM 스테이지들의 군으로부터 상기 제 2 위치 정보의 제 2 부분을 생성시키며, 상기 제 1 및 제 2 판독 선택 신호들은 상기 제 1 및 제 2 주요 어레이들 각각의 메모리 셀 위치에서 수행될 판독 동작을 표시하는 것을 특징으로 하는 메모리.
  21. 제 20 항에 있어서, 상기 제 1 위치 정보의 상기 제 1 부분은 1비트 정보를 포함하는 것을 특징으로 하는 메모리.
  22. 제 20 항에 있어서, 상기 제 2 위치 정보의 상기 제 2 부분은 1비트 정보를 포함하는 것을 특징으로 하는 메모리.
  23. 제 20 항에 있어서, 상기 제 1 판독 출력을 제 1 값으로 바이어싱 하기 위해 상기 제 1 판독 출력에 연결되는 판독 바이어스 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리.
  24. 제 23항에 있어서, 상기 제 1 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 제 2 값으로 풀되는 경우, 상기 제 1 CAM 셀은 소거되는 것을 특징으로 하는 메모리.
  25. 제 23 항에 있어서, 상기 제 1 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 상기 제 1 값으로 유지되는 경우, 상기 제 1 CAM 셀은 프로그래밍되는 것을 특징으로 하는 메모리.
  26. 제 23 항에 있어서, 상기 제 2 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 제 2 값으로 풀되는 경우, 상기 제 2 CAM 셀은 소거되는 것을 특징으로 하는 메모리.
  27. 제 23 항에 있어서, 상기 제 2 주요 어레이에서 판독 동작이 수행되고, 상기 제 1 판독 출력이 상기 제 1 값에서 유지되는 경우, 상기 제 2 CAM 셀은 프로그래밍되는 것을 특징으로 하는 메모리.
  28. 메모리에서, 메모리 셀들의 주요 어레이에서의 비동작 메모리 셀을 메모리 셀들의 리던던시 어레이에서의 제 2 메모리 셀로 대체하는 방법에 있어서,
    a) 일련의 이중-포트 CAM 스테이지들에 정보를 저장하는 단계와, 여기서 상기 정보는 상기 비동작 메모리 셀의 위치에 관한 것이며;
    b) 메모리 셀의 하나 이상의 위치가 상기 비동작 메모리 셀의 위치를 포함하는지 여부를 결정하기 위해, 상기 일련의 이중-포트 CAM 스테이지들에 있는 상기 정보를 상기 주요 어레이의 메모리 셀의 상기 하나 이상의 위치에 대응하는 동작 어드레스와 비교하는 단계와;
    c) 메모리 셀의 상기 하나 이상의 위치가 상기 비동작 메모리 셀의 위치를 포함하는 경우, 상기 제 2 메모리 셀의 위치를 상기 동작 어드레스로 엑세스하는 단계와; 그리고
    d) 메모리 셀의 상기 하나 이상의 위치가 상기 비동작 메모리 셀의 위치를 포함하지 않는 경우, 메모리 셀들의 상기 하나 이상의 위치를 상기 동작 어드레스로 엑세스하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 대체 방법.
  29. 제 28 항에 있어서, 상기 동작 어드레스는 기입 어드레스인 것을 특징으로 하는 메모리 셀 대체 방법.
  30. 제 28 항에 있어서, 상기 동작 어드레스는 판독 어드레스인 것을 특징으로 하는 메모리 셀 대체 방법.
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