JP2003535430A - 同時動作フラッシュメモリ用デュアルポートｃａｍ - Google Patents

Abstract

(57)【要約】 冗長内容参照可能メモリ（ＣＡＭ）回路（１０６）を有するフラッシュメモリを記載する。このフラッシュメモリは、動作しないメモリセルを第２のメモリセルで置換することができる。このフラッシュメモリは、メモリセルの主アレイ（１１８，１２０，１２２，１２４，１３４，１３６，１３８，１４０）と、メモリセルの冗長アレイ（１２６，１２８，１３０，１３２，１４２，１４４，１４６，１４８）と、冗長ＣＡＭ回路（１０６）とを含む。冗長ＣＡＭ回路（１０６）は複数のデュアルポートＣＡＭステージ（２００）を含む。各ＣＡＭステージ（２００）はＣＡＭセル（２０２）と、ＣＡＭセル（２０２）に結合された書込データバス（２０４）と、ＣＡＭセル（２０２）に結合された読出データバス（２０６）とを含む。ＣＡＭセル（２０２）は主アレイ（１１８，１２０，１２２，１２４，１３４，１３６，１３８，１４０）内の動作しないメモリセルの位置に関する情報を記憶する。動作しないメモリセルは冗長アレイ（１２６，１２８，１３０，１３２，１４２，１４４，１４６，１４８）内の第２のメモリセルによる置換を必要とする。書込データバス（２０４）は書込選択信号（ＷＳＥＬｍ）に応答してＣＡＭセル（２０２）から情報を生成する。書込選択信号（ＷＳＥＬｍ）は、主アレイ（１１８，１２０，１２２，１２４，１３４，１３６，１３８，１４０）内のメモリセルの位置で行なわれるべき書込動作を示す。読出データバス（２０６）は読出選択信号（ＲＳＥＬｍ）に応答してＣＡＭセル（２０２）から情報を生成する。読出選択信号（ＲＳＥＬｍ）は主アレイ（１１８，１２０，１２２，１２４，１３４，１３６，１３８，１４０）内のメモリセルの位置で行なわれるべき読出動作を示す。

Description

【発明の詳細な説明】

【０００１】

【背景】

この発明は、一般に、半導体メモリ装置に関する。より特定的に、この発明は
、同時動作フラッシュメモリ用のデュアルポート内容参照可能メモリに関する。

【０００２】 フラッシュランダムアクセスメモリ（ＲＡＭ）はフラッシュメモリとしてより
一般に公知であり、フローティングゲートを備えたメモリセル設計を用いる不揮
発性記憶の一形態である。メモリセルの入力に高電圧が印加され、プログラミン
グすなわちフローティングゲートへの電荷の蓄積、または消去すなわちフローテ
ィングゲートからの電荷の除去が行なわれる。プログラミングはフローティング
ゲートに電荷を置くためのホットエレクトロンの移動によって生じ、消去は電子
が薄い誘電体材料を貫通してフローティングゲートの電子の電荷量を減じるファ
ウラー−ノルドハイム（Fowler-Nordheim）トンネリングを利用する。セルの消
去はセルの論理値を「１」にセットし、セルのプログラミングは論理値を「０」
にセットする。プログラミングまたは消去の動作以外にも、フラッシュメモリは
ランダムアクセスの可能な読出専用メモリ（ＲＯＭ）と同様に動作する。従来の
態様では、フラッシュメモリ記憶セルとサポート論理／回路とを含むフラッシュ
メモリチップは、半導体材料の層と、ポリシリコンの配線層と、第１および第２
の金属層とを基板上に形成することによって製造される。この明細書に適用する
ことのできる、より多くのまたはより少ない層を含む集積回路の製造技術が多く
あることが認識されるであろう。

【０００３】 主なまたは正規のアレイの動作しないメモリコアセルを置換するために、冗長
コアセルアレイが用いられる。冗長置換を助けるために、内容参照可能メモリ（
ＣＡＭ）回路を用いることができる。冗長ＣＡＭセルは動作しないメモリセルの
位置に関する情報を記憶し、メモリセルの冗長アレイを用いて主アレイの動作し
ないメモリセルを置換することができる。

【０００４】 典型的に、メモリセルのアレイは、顧客またはユーザによって使用される前に
性能および精度に関して製造者によって試験される。冗長ＣＡＭセルは試験段階
後に適宜消去され、動作しないメモリセルの位置をプログラミングされる。

【０００５】 同時読出および書込動作フラッシュメモリ等のより新規な技術は、システム性
能および素子密度の基準の高まりに応えるため、ＣＡＭ回路およびアーキテクチ
ャを再設計する機会を与える。フラッシュメモリにおいて、より効率のよい冗長
ＣＡＭ回路およびアーキテクチャを実現することが望ましいであろう。

【０００６】

【現時点で好ましい実施例の詳細な説明】

主なまたは正規のアレイの動作しないメモリコアセルを置換するために、冗長
コアセルアレイが用いられる。冗長置換を助けるために、内容参照可能メモリ（
ＣＡＭ）回路を用いることができる。冗長ＣＡＭセルは動作しないメモリセルの
位置に関する情報を記憶し、メモリセルの冗長アレイを用いて主アレイの動作し
ないメモリセルを置換することができる。

【０００７】 典型的に、メモリセルのアレイは、顧客またはユーザによって使用される前に
性能および精度に関して製造者によって試験される。冗長ＣＡＭセルは試験段階
後に適宜消去され、動作しないメモリセルの位置をプログラミングされる。

【０００８】 メモリ内のコアセルは、バイトまたはワードアドレス指定可能であり得る。特
定の動作が主アレイで行なわれるべき場合、その動作のためのアドレスがもたら
される。主アレイのメモリセルの位置がアクセスされる前に、そのアドレスは動
作しないメモリセルの位置に関するアドレス情報と比較される。そのアドレスが
一群の動作しないメモリセルの位置に合致すると、アドレスは冗長アレイに方向
付け直され、その後、動作は冗長アレイで行なわれる。アドレスが一群の動作し
ないメモリセルの位置と合致しない場合、そのアドレスは主アレイにもたらされ
、動作は主アレイで行なわれる。典型的に、冗長アレイメモリセルによる主アレ
イメモリセルのこの置換は、メモリのユーザにとってシームレスでありかつトラ
ンスペアレントである。

【０００９】 同時読出および書込動作フラッシュメモリ等のより新規な技術は、システム性
能および素子密度の基準の高まりに応えるため、ＣＡＭ回路およびアーキテクチ
ャを再設計する機会を与える。この明細書で説明される現時点で好ましい実施例
は、フラッシュメモリ等のメモリにおいてより効率のよい冗長ＣＡＭ回路および
アーキテクチャを実現する。

【００１０】 ＣＡＭセルは、主コアセルアレイ内の動作しないメモリセルの位置に関する情
報を記憶するよう構成される。典型的に、動作しないメモリセルは、冗長アレイ
内のメモリセルによる置換を必要とする。ＣＡＭセル内に記憶された情報は、ま
た、主コアセルアレイの動作アドレスによってアドレス指定されたメモリセルが
冗長アレイのメモリセルによる置換を必要としているかどうかにも関連し得る。
１個のＣＡＭセルまたはＣＡＭセルの群は、動作アドレスがコアセルアレイ内の
動作しないメモリセルの位置を指しているかどうか判断するよう情報を記憶する
ことができるため、さらに、動作アドレスを読出または書込動作に用いることが
あるため、一般に、１個のＣＡＭセルまたはＣＡＭセルの群は情報を別々に各動
作毎に対し或る特定の領域内に記憶することが求められると考えられるであろう
。

【００１１】 しかしながら、同時動作では、読出動作と書込動作とが同一バンク内で同時に
行なわれることに制限がある。加えて、同時読出および書込動作の制限基準が課
されることがある。したがって、現時点で好ましい実施例に従い、コアセルアレ
イの動作しないメモリセルの位置に関する情報を記憶する１個のデュアルポート
ＣＡＭセルまたは一群のＣＡＭセルは、読出動作中および書込動作中にアクセス
され得る。同時読出および書込動作に対する制限のために、１つまたは複数のＣ
ＡＭセルは、１個のＣＡＭセルまたは一群のＣＡＭセルへの同時アクセスの心配
なくアクセスされ得る。設計に依存して、ＣＡＭセルのデュアル特性は同時動作
を利用してＣＡＭセルのレイアウトの効率を改善し、装置および周辺回路の数を
減じることができる。

【００１２】 次に、図１を参照すると、それは、現時点で好ましい実施例に従ったメモリ１
００のブロック図である。示された実施例において、メモリ１００はデジタルデ
ータを記憶するための相補型金属酸化膜半導体（ＣＭＯＳ）集積回路として形成
されたフラッシュメモリとして構成される。しかしながら、メモリ１００は他の
好適な任意の形態を取ってよく、実際に、この明細書に記載される原理は、同時
動作によってデュアルポートのＣＡＭアーキテクチャが可能になる他の好適な任
意の回路に適用されてよい。メモリ１００は、コアセルアレイ１０２、デコーダ
１０４、アドレスバッファ回路１０８、冗長ＣＡＭ回路１０６、制御論理回路１
１０、ならびにセンスアンプおよび出力回路１１２を含む。制御論理回路１１０
はデコーダ１０４と、アドレスバッファ回路１０８と、センスアンプおよび出力
回路１１２とに結合される。制御論理回路１１０は一連の読出選択動作信号ＲＳ
ＥＬおよび書込選択動作信号ＷＳＥＬを生成し、これらの信号をデコーダ１０４
と冗長ＣＡＭ回路１０６とに出力する。好ましくは、制御論理回路１１０はメモ
リ１００用のタイミングおよび他の制御信号を出力する。

【００１３】 コアセルアレイ１０２は複数のメモリセルを含み、その各々がデータを記憶す
るよう構成される。各メモリセルが１ビットのデータを記憶することのできる適
用例もあれば、各メモリセルが２ビット以上のデータを記憶することのできる適
用例もある。コアセルアレイ１０２のメモリセルはバイトまたはワードアドレス
指定可能であり得、アドレスバッファ回路１０８の対応するアドレスによってア
クセスされる。現時点で好ましい実施例では、メモリセルはデータワードとして
アクセスされ、そのアドレスは独自のデータワードに対応する。他の実施例では
、各メモリセルが独自のアドレスを有し、そのアドレスはデコーダ１０４によっ
てデコードされる。

【００１４】 好ましくは、デコーダ１０４は行またはｘ−アドレスデコード論理と、ビット
線またはｙ−アドレスデコード論理とを含む。好ましくは、デコーダ１０４のｘ
−アドレスデコード論理は、アドレスバッファ回路１０８からもたらされるアド
レス信号ＡＤＤに応答して、各ワード線がコアセルアレイ１０２の１つの行と関
連する複数のワード線のうちの１つのワード線を活性化する。ワード線の活性化
に応答して、そのワード線に関連するメモリセルはオンになり電流の引込みを開
始する。メモリセルを適切にオンにするために、ワード線は、たとえば３．０か
ら４．０Ｖ等の実質的な電位差によって変化しなくてはならない。

【００１５】 好ましくは、デコーダ１０４のｙ−アドレスデコード論理は、コアセルアレイ
１０２の適切なビット線をセンスアンプおよび出力回路１１４に結合する。ｙ−
アドレスデコード論理はアドレスバッファ回路１０８からのアドレスＡＤＤに応
答して、コアセルアレイ１０２の複数のビット線の中から選択されたビット線を
デコードする。センスアンプおよび出力回路１１４はコアセルアレイ１０２の選
択されたメモリセル内の電流を検知し、選択されたメモリセル内に記憶された１
以上のビットのデータのバイナリ状態を判断する。回路１１２は、センスアンプ
回路１１４により、好ましくはデータワードとして検知されるメモリセルデータ
を、メモリ１００の外部で用いるためにメモリ１００の出力において生成する。
図１に示されない他の回路は、コアセルアレイ１０２の個々のメモリセルに対し
、必要に応じて他の動作のプログラミング、読出、ベリファイ、消去、および実
行ができるようにする。

【００１６】 メモリ１００は図１においてＶ_CCと示される電源電圧に応答して動作する。Ｖ_CC と接地との間の電位差が電源電圧であり、たとえば０．８から３．３ボルトの
範囲であり得る。電源電圧Ｖ_CCの適合性は、メモリ１００が製造される技術を含
むさまざまな要因に依存するであろう。一般に、高度なＣＭＯＳプロセスにおい
て、電源電圧は名目上１．８ボルトである。絶対条件として、この電圧は、ｐチ
ャネルトランジスタでは−０．９ボルトのターンオンまたはしきい値電圧Ｖ_tp、
およびｎチャネルトランジスタでは＋１．０ボルトのターンオンまたはしきい値
電圧Ｖ_tnの大きさよりも大きい。

【００１７】 コアセルアレイ１０２は、好ましくは、一連の主アレイと冗長アレイとを含む
。図１の冗長ＣＡＭ回路１０６は、コアセルアレイ１０２の主アレイのうちの１
つの、動作しないビット線または動作しないメモリセルの位置に関する情報を記
憶するＣＡＭセルをさらに含む。好ましくは、関連する冗長アレイのビット線は
、動作しないビット線の置換として用いられる。冗長ＣＡＭ回路１０６のＣＡＭ
セルは図１に示されるＰＲＯＧ／ＥＲＡＳＥ入力においてプログラミングされか
つ消去される。好ましくは、ＣＡＭセルは、エンドユーザまたは顧客によってチ
ップが使用される前に行なわれる試験段階中にプログラミングされかつ消去され
る。

【００１８】 好ましくは、読出または書込等の動作がコアセルアレイ１０２で行なわれるた
びに、その動作アドレスが冗長ＣＡＭ回路１０６に与えられ、その動作アドレス
とＣＡＭセル内に記憶された情報とを比較する。好ましくは、その動作アドレス
がＣＡＭセル内に記憶された位置情報と合致する場合、動作アドレスが示す少な
くとも１つのメモリセルの位置は動作せず、冗長置換を必要とする。

【００１９】 たとえば、読出動作が正規のアレイ内で行なわれる場合、好ましくはデータワ
ードを構成している一連のメモリセルに対応する読出アドレスが、冗長ＣＡＭセ
ル内の情報と比較される。動作しないビット線が、読出アドレスが冗長置換なし
にアクセスするであろう一連のメモリセルのうちの１つを偶然にも含む場合、冗
長ＣＡＭ回路はその読出アドレスに対する読出マッチングを示す。好ましくは、
デコード論理により、読出アドレスが冗長置換なしにアクセスするであろう動作
しないビット線および動作しないメモリセルは、冗長アレイのビット線で確実に
置換される。同様の置換は、動作しないビット線が、書込アドレスが冗長置換な
しにアクセスするであろう一連のメモリセルのうちの１つを偶然にも含む場合に
生じるであろう。

【００２０】 次に図２を参照すると、それは、図１のメモリ１００に従った主アレイと冗長
アレイとを含む一例としてのコアセルアレイ１０２を示す図である。図２の例と
してのコアセルアレイ１０２は上のバンク１１４と下のバンク１１６とに横方向
に分割される。アレイ１０２は４つの縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、Ｖ
ＥＲＴ２、およびＶＥＲＴ３に縦方向に分割され、各縦方向アレイは主アレイと
、関連する冗長アレイとを含む。上のバンク１１４は上の主アレイ１１８、１２
０、１２２、および１２４、ならびに上の冗長アレイ１２６、１２８、１３０、
および１３２を含む。下のバンク１１６は下の主アレイ１３４、１３６、１３８
、および１４０、ならびに下の冗長アレイ１４２、１４４、１４６、および１４
８を含む。縦方向アレイＶＥＲＴ０は主アレイ１１８および１３４、ならびに冗
長アレイ１２６および１４２を含む。縦方向アレイＶＥＲＴ１は主アレイ１２０
および１３６、ならびに冗長アレイ１２８および１４４を含む。縦方向アレイＶ
ＥＲＴ２は主アレイ１２２および１３８、ならびに冗長アレイ１３０および１４
６を含む。縦方向アレイＶＥＲＴ３は主アレイ１２４および１４０、ならびに冗
長アレイ１３２および１４８を含む。

【００２１】 好ましくは、メモリ１００は同時動作メモリである。同時動作の、たとえば同
時読出および書込動作のメモリの制限の１つは、読出および書込動作を異なるバ
ンクでしか同時に行なえないことである。好ましくは、図２のコアセルアレイ１
０２に関する１つのさらなる制限は、読出および書込動作が同一の縦方向アレイ
内に位置付けられていない異なるバンクでしか行なえないことである。すなわち
、書込動作が縦方向アレイＶＥＲＴ０の上の主アレイ１１８内に行なわれる場合
、読出動作は縦方向アレイＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３のそれぞ
れの下の主アレイ１３６、１３８、および１４０のうちのいずれか１つ内に行な
われ得る。しかしながら、この場合、読出動作は縦方向アレイＶＥＲＴ０、ＶＥ
ＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３のそれぞれの上の主アレイ１１８、１２
０、１２２、および１２４のいずれにおいても行なわれ得ず、または、縦方向ア
レイＶＥＲＴ０の下の主アレイ１３４にも行なわれ得ない。

【００２２】 現時点で好ましい実施例では、各縦方向アレイはメモリセルからなる９個のセ
クタ（図２では図示せず）に分割される。各セクタは好ましくは主アレイ内で一
連の列領域に横方向に分割される。次いで、各列領域は、多くのメモリセルを含
む。列領域の各メモリセルは、好ましくは、主アレイの独自のビット線に対応す
る。上で論じたとおり、主アレイ内に動作しないメモリセルがある場合、その動
作しないメモリセルの位置が特定される。好ましくは、縦方向アレイの上および
下の冗長アレイ部分に及ぶビット線は、動作しないメモリセルに対応する主アレ
イのすべてのビット線の置換となる。好ましくは、或るビット線のうちの１つの
メモリセルが動作しない場合、そのビット線のすべてが冗長ビット線で置換され
、動作しないビット線は定義上、少なくとも１つの動作しないメモリセルを含む
。典型的に、およびコアセルアレイ１０２の設計に依存して、主アレイの制限さ
れた数の動作しないビット線が関連する冗長アレイで置換され得る。

【００２３】 現時点で好ましい実施例において、メモリセルは、独自のデータワードを記憶
するメモリセルの列領域を備えてデータワードとしてアクセスされる。たとえば
、メモリ１００に従った一実施例では、１つの１６ビットデータワードが出力回
路１１２から一度に生成される間に２つの１６ビットデータワードが内部で一度
に読出されるという読出動作が行なわれる。このようにして、２つの列領域が１
つの読出動作中にともにアクセスされる。対照的に、書込動作は１つの１６ビッ
トデータワードで一度に行なわれ、１つの列領域が一度にアクセスされる。当然
ながら、これらのデータワード長は例であり、他のワード長を適切に用いてよい
。

【００２４】 次に、図３を参照すると、それは、図１のメモリに従った一例としてのデュア
ルポートＣＡＭステージ２００および付属の出力回路の回路図である。他の実施
例では、デュアルポートＣＡＭステージ２００は付属の出力回路なしで用いられ
て冗長置換の必要性を示すことができる。例としてのＣＡＭステージ２００は、
デュアルポートＣＡＭセル２０２、書込データバス２０４、および読出データバ
ス２０６を含む。ＣＡＭセル２０２はトランジスタ、好ましくはｎチャネル金属
酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＣＡＭセル２０２
は好ましくは、不揮発性メモリセルとして用いられるＭＯＳＦＥＴトランジスタ
であるが、任意の好適な活性データ記憶素子をＣＡＭセル２０２用に用いてよい
。書込データバス２０４の出力ポートはノード２１２に結合され、入力はノード
２１６でＣＡＭセル２０２のドレインに結合される。読出データバス２０６の出
力ポートはノード２１４に結合され、入力はノード２１６でＣＡＭセル２０２の
ドレインに結合される。書込データバス２０４および読出データバス２０５はト
ランジスタ、好ましくはｎチャネルＭＯＳＦＥＴである。当然ながら、任意の好
適なデータバスをデータバス２０４および２０５として用いてよい。書込選択信
号ＷＳＥＬｍが書込データバス２０４のゲートに与えられ、読出選択信号ＲＳＥ
Ｌｍが読出データバス２０５のゲートに与えられる。電圧Ｖ_GがＣＡＭセル２０
２のゲート入力に与えられ、電圧Ｖ_SがＣＡＭセル２０２のソース入力に与えら
れる。好ましくは、ＣＡＭセル２０２の正規の動作中、たとえば、ＣＡＭセル２
０２がチェック（check）またはアクセスされる際に、電圧Ｖ_Sは接地電位にある
。

【００２５】 例としてのデュアルポートＣＡＭステージ２００の略記表示もまた図３に示さ
れる。総称的ＣＡＭステージ２００をＣＡＭｎ／ＶＥＲＴｍと称することができ
、ｍはＭ個の縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、…、ＶＥＲＴＭのうちのい
ずれか１つを指し、ｎは縦方向アレイＶＥＲＴｍに関連するＮ個のＣＡＭステー
ジ２００のＣＡＭ０、ＣＡＭ１、…、ＣＡＭＮのうちのいずれか１つを指す。好
ましくは、図２に示される例としてのコアセルアレイ１０２において、Ｍ＝４個
の縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３がある
。好ましくは、各縦方向アレイＶＥＲＴｍは、Ｎ＝８個の、関連しかつ独自の冗
長デュアルポートＣＡＭステージＣＡＭ０、ＣＡＭ１、ＣＡＭ２、ＣＡＭ３、Ｃ
ＡＭ４、ＣＡＭ５、ＣＡＭ６、およびＣＡＭ７を有する。当然ながら、コアセル
アレイ１０２はスケーラブルであり、図２に示される例としてのコアセルアレイ
１０２とは異なった態様で設計され、サイズ決定され、配列され、または分離さ
れてよい。冗長ＣＡＭセル２０２および各縦方向に関連するステージ２００の数
もまた、コアセルアレイ１０２の特定の設計およびレイアウトならびに実施例に
依存して変化してよい。すなわち、より多くの冗長アレイを設けるか、さらにＣ
ＡＭセルを用いて、特に、動作しないメモリセルの位置、動作しないメモリセル
を含む動作しないビット線の位置、または動作しないビット線が位置付けられる
列領域を特定することができる。

【００２６】 好ましくは、ＣＡＭセル２０２は情報の消去または情報のプログラミングが可
能な不揮発性メモリセルである。ＣＡＭセル２０２がｎチャネルＭＯＳＦＥＴト
ランジスタである場合、このことは、トランジスタのしきい値電圧の変更によっ
て達成される。信号 cell program/erase および付随する矢印は、ＣＡＭセル２
０２で行なわれるプログラミング／消去動作を示すよう意図される。ＣＡＭセル
２０２はＣＡＭセル２０２がプログラミングされるか消去されることに依存して
、印加されたゲート電圧に対してさまざまに応答する。

【００２７】 ＣＡＭセル２０２がプログラミングされると、安定化電圧がトランジスタセル
２０２のドレインおよびゲートに好ましくは印加される。この安定化電圧は、電
源電圧Ｖ_CCと比べて比較的高い。たとえば、好ましい実施例では、約５．０ボル
トの電圧Ｖ_Dがドレインに印加され、約８．５ボルトの電圧Ｖ_GがトランジスタＣ
ＡＭセル２０２のゲート入力に印加される。用いられる電圧に関係なく、ＣＡＭ
セル２０２でのプログラミング動作の複合作用とは、しきい値電圧を、冗長ＣＡ
Ｍ回路１０６の正規の動作中にＣＡＭセル２０２のゲートに印加されるいかなる
電圧よりも高くすること、すなわち、電源電圧Ｖ_CCよりも高くすることである。

【００２８】 正規の動作中に、ＣＡＭセル２０２がプログラミングされてセル２０２のドレ
インが接地電位にあると、ゲート電圧Ｖ_G、好ましくは電源電圧Ｖ_CCが印加され
ても何も起こらず、すなわち、ＣＡＭセルはオンまたは導通しない。

【００２９】 典型的に、メモリ１００内のデュアルポートＣＡＭセル２０２を含むすべての
ＣＡＭは、消去の前に予めプログラミングされ、一斉に消去される。ＣＡＭセル
２０２は、当業者には公知の紫外線消去手続によって消去され得る。当然ながら
、他の消去技術を用いてよい。ＣＡＭセル２０２の消去動作の作用とは、セル２
０２が正規のトランジスタと整合性を有する正規の値にプログラミングされると
しきい値電圧をその値よりも下げることである。好ましくは、ＣＡＭセル２０２
が消去されると、しきい値電圧は、セル２０２がｎチャネルトランジスタとして
動作するよう、すなわち、電源電圧Ｖ_CCと等価のゲート電圧Ｖ_Gが印加されると
トランジスタがオンし導通するよう、設定される。

【００３０】 図３には、例としてのＣＡＭステージ２００用の付属の出力回路として好まし
くは用いられる２つのｐチャネルバイアストランジスタ２０８および２１０もま
た示される。好ましくは、トランジスタ２０８および２１０はＣＡＭセル２０２
に比べ弱い（weak）プルアップトランジスタとして設計されかつサイズ決定され
る。ｐチャネルトランジスタ２０８および２１０は、好ましくは図３の低しきい
値電圧トランジスタである。一例としての実施例では、これらのトランジスタ２
０８および２１０の各々は、約−０．５ボルトから−０．８ボルトの範囲のしき
い値電圧を名目上有する。この範囲内にあるしきい値電圧は、典型的に約−１．
２ボルトである従来のｐチャネルトランジスタのしきい値電圧よりも小さい。Ｍ
ＯＳＦＥＴ等のトランジスタのしきい値電圧が製造中に制御されることが当業者
には周知である。素子製造プロセスにより、しきい値電圧の選択に何らかの融通
性を生じ得る。しかしながら、特定のプロセスにおいて、ＭＯＳＦＥＴ用には、
通常の値が一般的であり、汎用されている。これらのしきい値電圧が例にすぎな
いことを理解されるべきである。一般に、しきい値電圧および装置サイズ等のト
ランジスタの設計パラメータ、他の回路構成、または当業者が利用できる他の適
用可能な設計技術を用いるか、好適ならば代用することができる。

【００３１】 ｐチャネルトランジスタ２０８および２１０を、書込データバス２０４および
読出データバス２０６との接続に関して言及することができる。書込ｐチャネル
バイアストランジスタ２０８はノード２１２で書込データバス２０４の出力ポー
トに結合される。ＣＡＭｎ／ＶＥＲＴｍと称され得る総称的ＣＡＭステージ２０
０と書込ｐチャネルバイアストランジスタ２０８とは、ノード２１２で信号ＣＡ
ＭｎＷを生成し、上述のとおり、ｎは縦方向アレイＶＥＲＴｍに関連するＮ個の
ＣＡＭステージ２００のＣＡＭ０、ＣＡＭ１、…、ＣＡＭＮのうちのいずれか１
つを指す。Ｗはノード２１２で書込動作ＣＡＭ信号として信号ＣＡＭｎＷを特定
する。

【００３２】 同様に、読出ｐチャネルバイアストランジスタ２１０はノード２１４で読出デ
ータバス２０６の出力ポートに結合される。ＣＡＭｎ／ＶＥＲＴｍと称され得る
総称的ＣＡＭステージ２００と読出ｐチャネルバイアストランジスタ２１０とは
、ノード２１４で信号ＣＡＭｎＲを生成し、上述のとおり、ｎは縦方向アレイＶ
ＥＲＴｍに関連するＮ個のＣＡＭステージ２００のＣＡＭ０、ＣＡＭ１、…、Ｃ
ＡＭＮのうちのいずれか１つを指す。Ｒはノード２１４で読出動作ＣＡＭ信号と
して信号ＣＡＭｎＲを特定する。

【００３３】 読出ｐチャネルバイアストランジスタ２１０および書込ｐチャネルバイアスト
ランジスタ２０８のゲート入力は接地電位に接続され、ソース入力は電源電圧Ｖ
ＣＣにある。したがって、上述のとおり、トランジスタ２１０および２０８は低
しきい値電圧トランジスタであるために、トランジスタ２１０および２０８は導
通し、それぞれのノード２１２および２１４はＣＡＭステージ２００からのプル
ダウン動作がなければＶ_CCにある。

【００３４】 トランジスタ２０８および２１０とのＣＡＭステージ２００の動作は以下のと
おり行なわれる。好ましくは、コアセルアレイ１０２にアクセスする動作が生じ
るたびに、その動作が読出であるか書込であるかに関係なく、冗長ＣＡＭ回路１
０６のＣＡＭセル２０２はアクセスされる。当該のアドレス（読出アドレスまた
は書込アドレス）が冗長置換を必要とする、動作しないメモリセルの位置を含ん
でいるかどうかの判断が行なわれる。この位置に関する情報は、好ましくはこの
動作の前にＣＡＭセル２０２にプログラミングされた。好ましくは、読出もしく
は書込動作、またはその両方が生じるたびに、各ＣＡＭセル２０２のソース電圧
Ｖ_Sは接地電位となり、各ＣＡＭセル２０２のゲート電圧Ｖ_Gは電源電圧Ｖ_CCまで
引上げられる。

【００３５】 ＣＡＭセル２０２は、ＣＡＭセル２０２がプログラミングされるか否かまたは
消去されるか否かに依存して印加されるゲート電圧に対し、さまざまに応答する
。書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、書込選択信号ＷＳ
ＥＬｍはハイであり、書込データバス２０４はオンである。プログラミングされ
たＣＡＭセル２０２はオフのままであり、印加されるゲート電圧Ｖ_G、好ましく
は電源電圧Ｖ_CCに応答してオンまたは導通しない。書込プルアップトランジスタ
２０８は導通し、ノード２１２はＣＡＭステージ２０２からのプルダウン動作が
なければＶ_CCにある。したがって、ＣＡＭセル２０２がプログラミングされて書
込データバス２０４がオンであると、ノード２１２はハイまたはＶ_CCのままであ
る。

【００３６】 書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、書込選択信号ＷＳ
ＥＬｍはハイであり、書込データバス２０４はオンである。消去されたＣＡＭセ
ル２０２はｎチャネルトランジスタのように動作し、印加されるゲート電圧Ｖ_G
、好ましくは電源電圧Ｖ_CCに応答してオンおよび導通する。ＣＡＭセル２０２は
ノード２１６を接地電位まで引下げる。好ましくは、ＣＡＭセル２０２は書込プ
ルアップトランジスタ２０８よりも強く（stronger）なるよう設計され、したが
って、ＣＡＭセル２０２が消去されて書込データバス２０４がオンであると、ノ
ード２１２は接地電位まで引下げられる。

【００３７】 書込動作が縦方向アレイＶＥＲＴｍで行なわれていない場合、書込データバス
２０４はオフであり、ＣＡＭセル２０２はチェックされない。ＣＡＭセル２０２
がプログラミングされているか消去されているかはノード２１２における信号Ｃ
ＡＭｎＷの値に影響を及ぼさない。

【００３８】 一般に、書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、信号ＣＡ
Ｍ０Ｗ…ＣＡＭＮＷは、冗長置換が行なわれるべきビット線の位置が存在しかつ
その位置がＣＡＭステージ２００のＣＡＭ０／ＶＥＲＴｍ…ＣＡＭＮ／ＶＥＲＴ
ｍにプログラミングされた場合、その位置を特定する。好ましくは、信号ＣＡＭ
０Ｗ…ＣＡＭＮＷの１つ以上が書込アドレスと比較され、書込マッチングがある
かどうか判断する。動作しないビット線に対して書込マッチングがある場合、冗
長アレイからのビット線が動作しないビット線の置換となる。すなわち、冗長ビ
ット線は、書込アドレスと、書込動作がその他の態様では生じる主アレイに関連
するＣＡＭステージ２００との間でマッチングが示される場合、動作しないビッ
ト線の代わりに用いられる。

【００３９】 同様に、読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、読出選択
信号ＲＥＳＬｍはハイであり、読出データバス２０６はオンである。プログラミ
ングされたＣＡＭセル２０２はオフのままであり、印加されるゲート電圧Ｖ_G、
好ましくは電源電圧Ｖ_CCに応答してオンまたは導通しない。読出プルアップトラ
ンジスタ２１０は導通し、ノード２１４はＣＡＭステージ２００からのプルダウ
ン動作がなければＶ_CCにある。したがって、ＣＡＭセル２０２がプログラミング
されて読出データバス２０６がオンであると、ノード２１４はハイまたはＶ_CCの
ままである。

【００４０】 読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、読出選択信号ＲＳ
ＥＬｍはハイであり、読出データバス２０６はオンである。消去されたＣＡＭセ
ル２０２はｎチャネルトランジスタのように動作し、印加されるゲート電圧Ｖ_G
、好ましくは電源電圧Ｖ_CCに応答してオンおよび導通する。ＣＡＭセル２０２は
ノード２１６を接地電位まで引下げる。好ましくは、ＣＡＭセル２０２は読出プ
ルアップトランジスタ２１０よりも強くなるよう設計され、したがって、ＣＡＭ
セル２０２が消去されて読出データバス２０４がオンであると、ノード２１４は
接地電位まで引下げられる。

【００４１】 読出動作が縦方向アレイＶＥＲＴｍで行なわれていない場合、読出データバス
２０６はオフであり、ＣＡＭセル２０２はチェックされない。ＣＡＭセル２０２
がプログラミングされているか消去されているかはノード２１４における信号Ｃ
ＡＭｎＲの値に影響を及ぼさない。

【００４２】 一般に、読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、信号ＣＡ
Ｍ０Ｒ…ＣＡＭＮＲは、冗長置換が行なわれるべきビット線の位置が存在しかつ
その位置がＣＡＭステージ２００のＣＡＭ０／ＶＥＲＴｍ…ＣＡＭＮ／ＶＥＲＴ
ｍにプログラミングされた場合、その位置を特定する。好ましくは、信号ＣＡＭ
０Ｒ…ＣＡＭＮＲのうちの１つ以上が読出アドレスと比較され、読出マッチング
があるかどうか判断する。動作しないビット線に対して読出マッチングがある場
合、冗長アレイからのビット線が動作しないビット線の置換となる。すなわち、
冗長ビット線は、読出アドレスと、読出動作がその他の態様では生じる主アレイ
に関連するＣＡＭステージ２００との間でマッチングが示される場合、動作しな
いビット線の代わりに用いられる。

【００４３】 図４は、図１のメモリに従った、一例としてのＣＡＭステージのアレイ３００
および付属の出力回路と、図２の例としてのコアセルアレイとを示すブロック図
である。好ましくは、図１の冗長ＣＡＭ回路１０６は例としてのＣＡＭステージ
のアレイ３００を含む。ＣＡＭステージのアレイ３００は以下のＣＡＭステージ
２００を含む： 縦方向アレイＶＥＲＴ０に関連： ＣＡＭ０／ＶＥＲＴ０ ３０２、ＣＡＭ１／ＶＥＲＴ０ ３０４、ＣＡＭ２／
ＶＥＲＴ０ ３０６、ＣＡＭ３／ＶＥＲＴ０ ３０８、ＣＡＭ４／ＶＥＲＴ０
３１０、ＣＡＭ５／ＶＥＲＴ０ ３１２、ＣＡＭ６／ＶＥＲＴ０ ３１４、およ
びＣＡＭ７／ＶＥＲＴ０ ３１６； 縦方向アレイＶＥＲＴ１に関連： ＣＡＭ０／ＶＥＲＴ１ ３１８、ＣＡＭ１／ＶＥＲＴ１ ３２０、ＣＡＭ２／
ＶＥＲＴ１ ３２２、ＣＡＭ３／ＶＥＲＴ１ ３２４、ＣＡＭ４／ＶＥＲＴ１
３２６、ＣＡＭ５／ＶＥＲＴ１ ３２８、ＣＡＭ６／ＶＥＲＴ１ ３３０、およ
びＣＡＭ７／ＶＥＲＴ１ ３３２； 縦方向アレイＶＥＲＴ２に関連： ＣＡＭ０／ＶＥＲＴ２ ３３４、ＣＡＭ１／ＶＥＲＴ２ ３３６、ＣＡＭ２／
ＶＥＲＴ２ ３３８、ＣＡＭ３／ＶＥＲＴ２ ３４０、ＣＡＭ４／ＶＥＲＴ２
３４２、ＣＡＭ５／ＶＥＲＴ２ ３４４、ＣＡＭ６／ＶＥＲＴ２ ３４６、およ
びＣＡＭ７／ＶＥＲＴ２ ３４８； 縦方向アレイＶＥＲＴ３に関連： ＣＡＭ０／ＶＥＲＴ３ ３５０、ＣＡＭ１／ＶＥＲＴ３ ３５２、ＣＡＭ２／
ＶＥＲＴ３ ３５４、ＣＡＭ３／ＶＥＲＴ３ ３５６、ＣＡＭ４／ＶＥＲＴ３
３５８、ＣＡＭ５／ＶＥＲＴ３ ３６０、ＣＡＭ６／ＶＥＲＴ３ ３６２、およ
びＣＡＭ７／ＶＥＲＴ３ ３６４。

【００４４】 ＣＡＭステージのアレイ３００は、読出ｐチャネルプルアップ低しきい値電圧
トランジスタ３６６、３６８、３７０、３７２、３７４、３７６、３７８、およ
び３８０、ならびに書込ｐチャネルプルアップ低しきい値電圧トランジスタ３８
２、３８４、３８６、３８８、３９０、３９２、３９４、および３９６をさらに
含む。

【００４５】 縦方向アレイＶＥＲＴ０に関連するＣＡＭステージのアレイ３００のＣＡＭス
テージ２００のすべては書込選択信号ＷＳＥＬ０および読出選択信号ＲＳＥＬ０
を受信する。縦方向アレイＶＥＲＴ１に関連するＣＡＭステージのアレイ３００
のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ１および読出選択信号
ＲＳＥＬ１を受信する。縦方向アレイＶＥＲＴ２に関連するＣＡＭステージのア
レイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ２および読
出選択信号ＲＳＥＬ２を受信する。縦方向アレイＶＥＲＴ３に関連するＣＡＭス
テージのアレイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ
３および読出選択信号ＲＳＥＬ３を受信する。

【００４６】 ＣＡＭステージのＣＡＭ０／ＶＥＲＴ０ ３０２、ＣＡＭ０／ＶＥＲＴ１ ３
１８、ＣＡＭ０／ＶＥＲＴ２ ３３４、およびＣＡＭ０／ＶＥＲＴ３ ３５０は
すべて、信号ＣＡＭ０Ｒを有する共有出力において読出プルアップトランジスタ
３６６に結合され、それらのすべてはさらに、信号ＣＡＭ０Ｗを有する共有出力
において書込プルアップトランジスタ３８２に結合される。

【００４７】 ＣＡＭステージのＣＡＭ１／ＶＥＲＴ０ ３０４、ＣＡＭ１／ＶＥＲＴ１ ３
２０、ＣＡＭ１／ＶＥＲＴ２ ３３６、およびＣＡＭ１／ＶＥＲＴ３ ３５２は
すべて、信号ＣＡＭ１Ｒを有する共有出力において読出プルアップトランジスタ
３６８に結合され、それらのすべてはさらに、信号ＣＡＭ１Ｗを有する共有出力
において書込プルアップトランジスタ３８４に結合される。

【００４８】 ＣＡＭステージのＣＡＭ２／ＶＥＲＴ０ ３０６、ＣＡＭ２／ＶＥＲＴ１ ３
２２、ＣＡＭ２／ＶＥＲＴ２ ３３８、およびＣＡＭ２／ＶＥＲＴ３ ３５４は
すべて、信号ＣＡＭ２Ｒを有する共有出力において読出プルアップトランジスタ
３７０に結合され、それらのすべてはさらに、信号ＣＡＭ２Ｗを有する共有出力
において書込プルアップトランジスタ３８６に結合される。

【００４９】 ＣＡＭステージのＣＡＭ３／ＶＥＲＴ０ ３０８、ＣＡＭ３／ＶＥＲＴ１ ３
２４、ＣＡＭ３／ＶＥＲＴ２ ３４０、およびＣＡＭ３／ＶＥＲＴ３ ３５６は
すべて、信号ＣＡＭ３Ｒを有する共有出力において読出プルアップトランジスタ
３７２に結合され、それらのすべてはさらに、信号ＣＡＭ３Ｗを有する共有出力
において書込プルアップトランジスタ３８８に結合される。

【００５０】 ＣＡＭステージのＣＡＭ４／ＶＥＲＴ０ ３１０、ＣＡＭ４／ＶＥＲＴ１ ３
２６、ＣＡＭ４／ＶＥＲＴ２ ３４２、およびＣＡＭ４／ＶＥＲＴ３ ３５８は
すべて、信号ＣＡＭ４Ｒを有する共有出力において読出プルアップトランジスタ
３７４に結合され、それらのすべてはさらに、信号ＣＡＭ４Ｗを有する共有出力
において書込プルアップトランジスタ３９０に結合される。

【００５１】 ＣＡＭステージのＣＡＭ５／ＶＥＲＴ０ ３１２、ＣＡＭ５／ＶＥＲＴ１ ３
２８、ＣＡＭ５／ＶＥＲＴ２ ３４４、およびＣＡＭ５／ＶＥＲＴ３ ３６０は
すべて、信号ＣＡＭ５Ｒを有する共有出力において読出プルアップトランジスタ
３７６に結合され、それらのすべてはさらに、信号ＣＡＭ５Ｗを有する共有出力
において書込プルアップトランジスタ３９２に結合される。

【００５２】 ＣＡＭステージのＣＡＭ６／ＶＥＲＴ０ ３１４、ＣＡＭ６／ＶＥＲＴ１ ３
３０、ＣＡＭ６／ＶＥＲＴ２ ３４６、およびＣＡＭ６／ＶＥＲＴ３ ３６２は
すべて、信号ＣＡＭ６Ｒを有する共有出力において読出プルアップトランジスタ
３７８に結合され、それらのすべてはさらに、信号ＣＡＭ６Ｗを有する共有出力
において書込プルアップトランジスタ３９４に結合される。

【００５３】 ＣＡＭステージのＣＡＭ７／ＶＥＲＴ０ ３１６、ＣＡＭ７／ＶＥＲＴ１ ３
３２、ＣＡＭ７／ＶＥＲＴ２ ３４８、およびＣＡＭ７／ＶＥＲＴ３ ３６４は
すべて、信号ＣＡＭ７Ｒを有する共有出力において読出プルアップトランジスタ
３８０に結合され、それらのすべてはさらに、信号ＣＡＭ７Ｗを有する共有出力
において書込プルアップトランジスタ３９６に結合される。

【００５４】 図５は、図２の例としてのコアセルアレイ１０２のうちの１つの縦方向アレイ
ＶＥＲＴｍと関連するＣＡＭステージ２００の一例としての群４００を示すブロ
ック図である。例としてのＣＡＭステージの群４００は、以下のＣＡＭステージ
２００、すなわち、ＣＡＭ０／ＶＥＲＴｍ ４０２、ＣＡＭ１／ＶＥＲＴｍ ４
０４、ＣＡＭ２／ＶＥＲＴｍ ４０６、ＣＡＭ３／ＶＥＲＴｍ ４０８、ＣＡＭ
４／ＶＥＲＴｍ ４１０、ＣＡＭ５／ＶＥＲＴｍ ４１２、ＣＡＭ６／ＶＥＲＴ
ｍ ４１４、およびＣＡＭ７／ＶＥＲＴｍ ４１６を含み、それらのすべては縦
方向アレイＶＥＲＴｍに関連する。ＣＡＭステージの群４００のＣＡＭステージ
２００のすべては、縦方向アレイＶＥＲＴｍに対応する書込選択信号ＷＳＥＬｍ
および読出選択信号ＲＳＥＬｍを受信する。

【００５５】 上で論じたとおり、メモリ１００は同時動作をサポートするので、冗長ＣＡＭ
回路１０６は、好ましくは、読出動作および書込動作等の２つの個別の動作が行
われているのを辿ることができる。加えて、現時点で好ましい実施例において、
メモリセルはデータワードとしてアクセスされ、メモリセルの列領域は独自のデ
ータワードを記憶する。たとえば、メモリ１００に従った一実施例では、１つの
１６ビットのデータワードが図１の出力回路１１２から一度に生成される間に２
つの１６ビットのデータワードが内部で一度に読出されるという読出動作が行な
われる。このようにして、２つの列領域が一度の読出動作中にともにアクセスさ
れる。対照的に、書込動作は一度に１つの１６ビットのデータワードで行なわれ
、１つの列領域が一度にアクセスされる。当然ながら、これらのデータワード長
は例であり、他のワード長を適切に用いてよい。

【００５６】 現時点で好ましい実施例に従い、縦方向アレイＶＥＲＴｍの主アレイ内の横方
向の行はｐ個の列領域を含み、それらの各々はｑ個のビット線を含む。たとえば
、行はｐ＝１６個の列領域を含み、その１６個の列領域の各々がｑ＝１６個のビ
ット線を含むため、横方向の行は合計２５６個のビット線を含み得る。当然なが
ら、これらの値は例であり、現時点で好ましい実施例を限定するよりはむしろ説
明するよう意図される。

【００５７】 ８個のＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４１２、４
１４、および４１６の例としてのＣＡＭステージの群４００は、縦方向アレイＶ
ＥＲＴｍの主アレイの列領域において動作しないビット線の位置を特定する。好
ましくは、冗長アレイの冗長ビット線は、その他の態様では読出または書込動作
によってアクセスされるであろう、動作しないビット線の置換となる。

【００５８】 動作しないビット線ＢＬ_iの位置はまず、ｐ個の列領域のうち、動作しないビ
ット線を含む列領域を特定することによって行なわれる。次に、その列領域のｑ
個のビット線のうち、動作しないビット線に対応するビット線が特定される。し
たがって、８個のＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４
１２、４１４、および４１６の例としてのＣＡＭステージの群４００は、好まし
くは、動作しないビット線ＢＬ_iの位置を示すための２つの情報を記憶する。

【００５９】 書込動作については、ｑ個のビット線を有する列領域に対応するｆビット（２^f ＝ｐ）の書込アドレスが、ｆ個のアドレスＣＡＭステージからなる群に記憶さ
れたｆビット（２^f＝ｐ）のアドレスと比較される。列領域は、好ましくはデー
タワードを記憶する。特に、ｆ個のアドレスＣＡＭステージは、動作しないビッ
ト線ＢＬ_iを含む列領域のｆビット（２^f＝ｐ）のアドレスを特定する。ｆビット
の書込アドレスと、ｆ個のアドレスＣＡＭステージで記憶されたｆビットのアド
レスとの間にマッチングがあれば、動作しないビット線ＢＬ_iの位置はｇ（２^g＝
ｑ）個のＩ／Ｏ ＣＡＭステージによって特定される。一般に、ｆおよびｇに対
する値はｐおよびｑに対する値に依存する。

【００６０】 たとえば、現時点で好ましい実施例に従い、書込動作は一度に１つの１６ビッ
トのデータワードで行なわれ、各列領域がｑ＝１６個のビット線を含むｐ＝１６
個の列領域のうちの１つが一度にアクセスされる。図５に従い、ｆ＝４（２⁴＝
１６）個のアドレスＣＡＭステージ４１０、４１２、４１４、および４１６は動
作しないビット線ＢＬ_iを含む列領域の４ビットのアドレスを記憶し、ｇ＝４（
２⁴＝１６）個のＩ／Ｏ ＣＡＭステージ４０２、４０４、４０６、および４０
８は列領域内の１６個のビット線のうちの動作しないビット線ＢＬ_iの位置を記
憶する。書込動作が行なわれると、書込アドレスは、アドレスＣＡＭステージの
ＣＡＭ４／ＶＥＲＴｍ ４１０、ＣＡＭ５／ＶＥＲＴｍ ４１２、ＣＡＭ６／Ｖ
ＥＲＴｍ ４１４、およびＣＡＭ７／ＶＥＲＴｍ ４１６のそれぞれの書込アド
レスＣＡＭ信号ＷＲＩＴＥＡＤＤ０、ＷＲＩＴＥＡＤＤ１、ＷＲＩＴＥＡＤＤ２
、およびＷＥＩＴＥＡＤＤ３と（図５または図１に示されないアドレスマッチン
グ回路を介して）比較される。書込アドレスと書込アドレスＣＡＭ信号とが合致
すると、Ｉ／Ｏ ＣＡＭステージ４０２、４０４、４０６、および４０８は、１
６個のビット線のうちのどのビット線が動作しないビット線ＢＬ_iであるかを示
す。

【００６１】 読出動作については、合計で２ｑ個のビット線を有する２つの列領域に対応す
るｈビット（２^h＝ｐ／２）の読出アドレスが、ｈ個のアドレスＣＡＭステージ
からなる群に記憶されたｈビット（２^h＝ｐ／２）のアドレスと比較される。こ
れらの２つの列領域は、好ましくは２つのデータワードを記憶する。特に、ｈ個
のアドレスＣＡＭステージは、そのうちの１つが動作しないビット線ＢＬ_hを含
む２つの列領域のｈビット（２^h＝ｐ／２）のアドレスを特定する。ｈビットの
読出アドレスと、ｈ個のアドレスＣＡＭステージに記憶されたｈビットのアドレ
スとの間にマッチングがあれば、動作しないビット線ＢＬ_iの位置はｊ（２^j＝２
ｑ）個のＩ／Ｏ ＣＡＭステージによって特定される。一般に、ｈおよびｊに対
する値はｐおよびｑに対する値に依存する。

【００６２】 たとえば、現時点で好ましい実施例の読出動作に従い、１つの１６ビットのデ
ータワードが図１の出力回路１１２から一度に生成される間に２つの１６ビット
のデータワードが内部で一度に読出される。このようにして、各列領域がｑ＝１
６個のビット線を含むｐ＝１６個の列領域のうちの２つが一度にアクセスされる
。図５に従い、ｈ＝３（２³＝８）個のアドレスＣＡＭステージ４１２、４１４
、および４１６は、そのうちの１つが動作しないビット線ＢＬ_iを含む２つの列
領域の３ビットのアドレスを記憶し、ｊ＝５（２⁵＝３２）個のＩ／Ｏ ＣＡＭ
ステージ４０２、４０４、４０６、４０８、および４１０は、２つの列領域内の
３２個のビット線のうちの動作しないビット線ＢＬ_iの位置を記憶する。読出動
作が行なわれると、読出アドレスは、アドレスＣＡＭステージのＣＡＭ５／ＶＥ
ＲＴｍ ４１２、ＣＡＭ６／ＶＥＲＴｍ ４１４、およびＣＡＭ７／ＶＥＲＴｍ
４１６のそれぞれの読出アドレスＣＡＭ信号ＲＥＡＤＡＤＤ０、ＲＥＡＤＡＤ
Ｄ１、およびＲＥＡＤＡＤＤ２と（図５または図１に示されないアドレスマッチ
ング回路を介して）比較される。読出アドレスと読出アドレスＣＡＭ信号とが合
致すると、Ｉ／Ｏ ＣＡＭステージ４０２、４０４、４０６、４０８、および４
１０は、２つの列領域の３２個のビット線のうちのどのビット線が動作しないビ
ット線ＢＬ_iであるかを示す。

【００６３】 アドレスＣＡＭステージとＩ／Ｏ ＣＡＭステージとは読出動作および書込動
作の動作中に異なった方法で用いられるが、これらのＣＡＭステージはともに、
冗長アレイ内のビット線による置換を必要とする、主アレイ内の同じ動作しない
ビット線の位置に関する同じ情報をもたらす。たとえば、図５を参照して、デュ
アルポートＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４１２、
４１４、および４１６の出力がそれぞれ０００１０００１であると仮定されたい
。

【００６４】 書込動作が、０００１の書込アドレスを有する列領域で行なわれるべき場合、
これらの４つのビットは以下の信号と比較される： (アドレス) CAM ステージ ４１６ より WRITEADD３=CAM７W=０、 (アドレス) CAM ステージ ４１４ より WRITEADD２=CAM６W=０、 (アドレス) CAM ステージ ４１２ より WRITEADD１=CAM５W=０、 (アドレス) CAM ステージ ４１０ より WRITEADD０=CAM４W=１。

【００６５】 書込アドレスのマッチングがあり、Ｉ／Ｏ ＣＡＭステージの内容がチェック
されて、以下の信号に示されるように、０００１のアドレスを有する列領域内の
動作しないビット線ＢＬiの位置が判定される： (I/O) CAM ステージ ４０８ より WRITEIO３=CAM３W＝０、 (I/O) CAM ステージ ４０６ より WRITEIO２=CAM２W＝０、 (I/O) CAM ステージ ４０４ より WRITEIO１=CAM１W＝０、 (I/O) CAM ステージ ４０２ より WRITEIO０=CAM０W＝１。

【００６６】 読出動作が０００の読出アドレスを共に有する２つの列領域で行なわれるべき
場合、これらの３つのビットは以下の信号と比較される： (アドレス) CAM ステージ ４１６ より READADD２=CAM７R＝０、 (アドレス) CAM ステージ ４１４ より READADD１=CAM６R＝０、 (アドレス) CAM ステージ ４１２ より READADD０=CAM５R＝０。

【００６７】 読出アドレスのマッチングがあり、Ｉ／Ｏ ＣＡＭステージの内容がチェック
されて、以下の信号によって示されるように、ともに０００のアドレスを有する
２つの列領域の両方内の動作しないビット線ＢＬ_iの位置が判定される。

【００６８】 (I/O) CAM ステージ ４１０ より READIO４=CAM４R＝１、 (I/O) CAM ステージ ４０８ より READIO３=CAM３R＝０、 (I/O) CAM ステージ ４０６ より READIO２=CAM２R＝０、 (I/O) CAM ステージ ４０４ より READIO１=CAM１R＝０、 (I/O) CAM ステージ ４０２ より READIO０=CAM０R＝１。

【００６９】 図６は、図２のメモリに従った、共有出力回路を備えたＣＡＭステージ２００
の一例としての群５００の回路図である。例としてのＣＡＭステージの群５００
は以下のＣＡＭステージ２００、すなわち、ＣＡＭｎ／ＶＥＲＴ０ ５０２、Ｃ
ＡＭｎ／ＶＥＲＴ１ ５０４、ＣＡＭｎ／ＶＥＲＴ２ ５０６、およびＣＡＭｎ
／ＶＥＲＴ３ ５０８を含む。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ０ ５０２
はＶＥＲＴ０用の書込選択信号ＷＳＥＬ０および読出選択信号ＲＳＥＬ０を受信
する。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ１ ５０４はＶＥＲＴ１用の書込選
択信号ＷＳＥＬ１および読出選択信号ＲＳＥＬ１を受信する。ＣＡＭステージの
ＣＡＭｎ／ＶＥＲＴ２ ５０６はＶＥＲＴ２用の書込選択信号ＷＳＥＬ２および
読出選択信号ＲＳＥＬ２を受信する。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ３
５０８はＶＥＲＴ３用の書込選択信号ＷＳＥＬ３および読出選択信号ＲＳＥＬ３
を受信する。ＣＡＭステージ２００のＣＡＭｎは各縦方向アレイにあり、ＣＡＭ
ｎの５０２、５０４、５０６、および５０８の各々は、それぞれの主アレイ内の
動作しないビット線の位置に関するそれぞれのビットの情報を記憶する。

【００７０】 図６に示されるように、ＣＡＭｎステージ５０２、５０４、５０６、および５
０８のすべては、信号ＣＡＭｎＷを有する共有出力５１２において書込プルアッ
プトランジスタ５１０に、好ましくはｐチャネルトランジスタに結合され、さら
にこれらのすべては信号ＣＡＭｎＲを有する共有出力５１６において読出プルア
ップトランジスタ５１４に、好ましくはｐチャネルトランジスタに結合される。

【００７１】 書込動作がたとえばＶＥＲＴ０で行なわれる場合、書込選択信号ＷＳＥＬ０が
活性となり、デュアルポートＣＡＭステージのＣＡＭｎ／ＶＥＲＴ０ ５０２内
のＣＡＭセルの内容がチェックされる。読出動作は、ＶＥＲＴ０で書込動作が行
なわれている間はそこで行なわれ得ないため、読出選択信号ＲＳＥＬ０は活性に
ならない。加えて、他の書込選択信号ＷＳＥＬ１、ＷＳＥＬ２、およびＷＳＥＬ
３も活性にならず、共有出力５１２の信号ＣＡＭｎＷはＣＡＭｎ／ＶＥＲＴ０
５０２内のＣＡＭセルの内容に依存してローまたはハイとなる。

【００７２】 同様に、読出動作がたとえばＶＥＲＴ２で行なわれる場合、書込選択信号ＲＳ
ＥＬ２が活性となり、デュアルポートＣＡＭステージのＣＡＭｎ／ＶＥＲＴ２
５０６内のＣＡＭセルの内容がチェックされる。書込動作は、ＶＥＲＴ２で読出
動作が行なわれている間はそこで行なわれ得ないため、書込選択信号ＷＳＥＬ２
は活性にならない。加えて、他の読出選択信号ＲＳＥＬ０、ＲＳＥＬ１、および
ＲＳＥＬ３も活性にならず、共有出力５１６の信号ＣＡＭｎＲはＣＡＭｎ／ＶＥ
ＲＴ２ ５０６内のＣＡＭセルの内容に依存してローまたはハイとなる。

【００７３】 一実施例では、図１のすべての構成要素が１つの集積回路チップ上に包含され
る。例としてのフラッシュメモリチップ用のアドレスおよび制御入力がメモリ密
度とインターフェイス実現方法とに依存することに注目されたい。開示された実
施例が、付属の代替アドレスおよび制御入力構成により、異なるメモリ密度およ
び代替インターフェイス実現方法で動作できることが認識されるだろう。

【００７４】 この明細書で用いられるアドレスという用語は、１つ以上のメモリセルまたは
その位置に独自に対応する任意の位置識別子を広く指すよう意図される。この明
細書で説明される現時点で好ましい実施例は、デュアルポートＣＡＭステージを
含む冗長ＣＡＭ回路を示す。しかしながら、これらの実施例の局面は、動作しな
いメモリセルを冗長で置換する以外の動作に関して適用されてよい。

【００７５】 この明細書で用いられる、ロー、論理ロー、アサートされない、活性でない、
非活性であるという用語および句は、一般にバイナリゼロ（０）を表わすと理解
される、デジタル信号の論理ロー値を広く指すよう意図される。

【００７６】 この明細書に示される、ハイ、論理ハイ、アサートされた、活性であるという
用語および句は、一般にバイナリ１（１）を表すと理解される、デジタル信号の
論理ハイ値を広く示すよう意図される。

【００７７】 この明細書で用いられる「Ｂと結合されたＡ」という句は、Ｂに直接接続され
たＡ、または１つ以上の中間構成要素を介し間接的にＢに接続されたＡを意味す
るよう規定される。

【００７８】 この明細書で用いられるユーザという用語は、プロセッサもしくは他の構成要
素、またはメモリへのアクセスを求めるエンティティを指すよう意図される。

【００７９】 この明細書で用いられる動作しないという用語は、１つの記憶素子または１群
の記憶素子とともに用いられると、動作しない記憶素子を１つ以上の記憶素子で
置換することを必要とし得る任意の条件または状態を広く指す。記憶素子は、た
とえば１つ以上のメモリセル、ビット線、またはメモリセルへのインターフェイ
ス回路を含んでよい。特に、この明細書で用いられる動作しないメモリセルは、
メモリセルに結合されたビット線、またはメモリセルを含むビット線等の付属の
回路を備える、またはそれを備えない、メモリセルを広く指す。典型的に、記憶
素子の機能性の欠如はその記憶素子の置換を必要とする。機能性の欠如は、記憶
素子または記憶素子へのインターフェイスの損傷または欠陥による場合がある。

【００８０】 この明細書で用いる信号という用語は、アナログまたはデジタルの信号を広く
指し、両方の種類の信号を包含すると理解されるべきである。

【００８１】 上に述べたことから、現時点で好ましい実施例が、動作しないメモリセルを第
２のメモリセルで置換することのできるメモリを提供することが分かる。このメ
モリは、メモリセルの主アレイ、メモリセルの冗長アレイ、および冗長内容参照
可能メモリ（ＣＡＭ）回路を含む。冗長ＣＡＭ回路は、複数のデュアルポートＣ
ＡＭステージを含む。各ＣＡＭステージは、ＣＡＭセル、ＣＡＭセルに結合され
た書込データバス、およびＣＡＭセルに結合された読出データバスを含む。ＣＡ
Ｍセルは、主アレイ内の動作しないメモリセルの位置に関する情報を記憶する。
好ましくは、動作しないメモリセルは、冗長アレイ内の第２のメモリセルによる
置換を必要とする。書込データバスは、書込選択信号に応答してＣＡＭセルから
情報を生成する。書込選択信号は主アレイ内のメモリセルの位置で行なわれるべ
き書込動作を示す。読出データバスは読出選択信号に応答してＣＡＭセルから情
報を生成する。読出選択信号は主アレイ内のメモリセルの位置で行なわれるべき
読出動作を示す。

【００８２】 好ましくは、書込動作と読出動作とは、主アレイ内のメモリセルの位置で異な
る時に行なわれる。

【００８３】 好ましくは、メモリは、主アレイ内の第３のメモリセルの位置を示す動作アド
レスとＣＡＭセルの情報とを比較して、主アレイ内の第３のメモリセルが冗長ア
レイ内の第２のメモリセルによる置換を必要としているかどうか判断することが
できる。

【００８４】 好ましい実施例では、デュアルポートＣＡＭステージは、図２のデュアルポー
トＣＡＭステージ２００を含む。当然ながら、現時点で好ましい実施例に従った
他のデュアルポートＣＡＭステージを、例としてのＣＡＭステージ２００以外に
適切に用いてよい。

【００８５】 加えて、現時点で好ましい実施例は、メモリ内にデュアルポート内容参照可能
メモリ（ＣＡＭ）ステージを提供する。このＣＡＭステージは、ＣＡＭセル、Ｃ
ＡＭセルに結合された書込データバス、およびＣＡＭセルに結合された読出デー
タバスを含む。ＣＡＭセルは、メモリの主アレイ内の動作しないメモリセルの位
置に関する情報を記憶する。好ましくは、動作しないメモリセルは、メモリの冗
長アレイ内の第２のメモリセルによる置換を必要とする。書込データバスは、書
込選択信号に応答してＣＡＭセルから情報を生成する。書込選択信号は主アレイ
内のメモリセルの位置で行なわれるべき書込動作を示す。読出データバスは読出
選択信号に応答してＣＡＭセルから情報を生成する。読出選択信号は主アレイ内
のメモリセルの位置で行なわれるべき読出動作を示す。

【００８６】 好ましくは、書込動作と読出動作とは、主アレイ内のメモリセルの位置で異な
る時に行なわれる。

【００８７】 好ましくは、メモリは、主アレイ内の第３のメモリセルの位置を示す動作アド
レスとＣＡＭセルの情報とを比較して、主アレイ内の第３のメモリセルが冗長ア
レイ内の第２のメモリセルによる置換を必要としているかどうか判断することが
できる。

【００８８】 好ましい実施例では、デュアルポートＣＡＭステージは、図２のデュアルポー
トＣＡＭステージ２００を含む。当然ながら、現時点で好ましい実施例に従った
他のデュアルポートＣＡＭステージを、例としてのＣＡＭステージ２００以外に
適切に用いてよい。

【００８９】 さらに、現時点で好ましい実施例は、第１のメモリセルを第２のメモリセルで
置換することのできるメモリを提供する。このメモリは、メモリセルアレイ、メ
モリセルの１つ以上の冗長アレイ、およびＣＡＭセルを含む。メモリセルアレイ
は第１のタスクおよび第２のタスクによって動作され得る。他の実施例では、メ
モリセルアレイはメモリセルの１つ以上の冗長アレイを含む。これらのタスクは
ともに同時にかつ随意に行なわれる。メモリセルアレイは、メモリセルの第１の
主アレイとメモリセルの第２の主アレイとを含む。第１のタスクが第１の主アレ
イで行なわれる場合、第２のタスクを第１の主アレイで同時に行なうことができ
ない。第２のタスクが第２の主アレイで行なわれる場合、第１のタスクを第２の
主アレイで同時に行なうことができない。ＣＡＭセルは、メモリセルアレイの第
１のメモリセルが１つ以上の冗長アレイのうちの第２のメモリセルによる置換を
必要としているかどうかに関する情報を記憶する。ＣＡＭセルは第１のタスク中
および第２のタスク中にアクセスされ得る。

【００９０】 好ましくは、ＣＡＭセルはメモリセルアレイの動作しないメモリセルの位置を
記憶する。好ましくは、動作しないメモリセルは、１つ以上の冗長アレイの第２
のメモリセルによる置換を必要とする。

【００９１】 加えて、現時点で好ましい実施例は、第１のメモリセルを第３のメモリセルで
置換することができかつ第２のメモリセルを第４のメモリセルで置換することが
できるメモリを提供する。このメモリは、メモリセルの第１の主アレイ、メモリ
セルの第１の主アレイに関連するメモリセルの第１の冗長アレイ、メモリセルの
第２の主アレイ、メモリセルの第１の主アレイと関連するメモリセルの第２の冗
長アレイ、および冗長内容参照可能メモリ（ＣＡＭ）回路を含む。第１の主アレ
イは第１のメモリセルを含み、第２の主アレイは第２のメモリセルを含む。冗長
ＣＡＭ回路は第１の群のデュアルポートＣＡＭステージと第２の群のデュアルポ
ートＣＡＭステージとを含む。第１の群のデュアルポートＣＡＭステージは第１
のメモリセルの第１の位置情報を記憶する。好ましくは、第１のメモリセルは第
１の冗長アレイ内の第３のメモリセルによる置換を必要とする。たとえば、第１
のメモリセルは損傷を受けているか、またはその他の態様では動作しないことが
ある。第２の群のデュアルポートＣＡＭステージは第２のメモリセルの第２の位
置情報を記憶する。好ましくは、第２のメモリセルは第２の冗長アレイ内の第４
のメモリセルによる置換を必要とする。たとえば、第２のメモリセルは損傷を受
けているか、またはその他の態様では動作しないことがある。第１の群のＣＡＭ
ステージの第１の最初のＣＡＭステージは、第１のＣＡＭセル、第１の書込デー
タバス、および第１の読出データバスを含む。第１の書込データバスおよび第１
の読出データバスはそれぞれＣＡＭセルに結合される。第２の群のＣＡＭステー
ジの第２の最初のＣＡＭステージは、第２のＣＡＭセル、第２の書込データバス
、および第２の読出データバスを含む。第２の書込データバスおよび第２の読出
データバスは、それぞれＣＡＭセルに結合される。第２の書込データバスと第１
の書込データバスとは第１の書込出力を共有する。第２の読出データバスと第１
の読出データバスとは第１の読出出力を共有する。

【００９２】 好ましくは、第１の書込データバスは、第１の書込選択信号に応答して第１の
書込出力において第１の群のＣＡＭステージから第１の位置情報の第１の部分を
生成する。好ましくは、第１の位置情報の第１の部分は１ビットの情報を含む。
第１の書込選択信号は、第１の主アレイ内のメモリセルの位置で行なわれるべき
書込動作を示す。好ましくは、第２の書込データバスは、第２の書込選択信号に
応答して第１の書込出力において第２の群のＣＡＭステージから第２の位置情報
の第２の部分を生成する。好ましくは、第２の位置情報の第２の部分は１ビット
の情報を含む。第２の書込選択信号は、第２の主アレイ内のメモリセルの位置で
行なわれるべき書込動作を示す。好ましくは、このメモリは、第１の書込出力に
結合されて第１の書込出力にバイアスをかけ、第１の値にする書込バイアストラ
ンジスタをさらに含む。好ましくは、書込動作が第１の主アレイで行なわれて第
１の書込出力が第２の値に引かれる場合、第１のＣＡＭセルは消去される。好ま
しくは、書込動作が第１の主アレイで行なわれて第１の書込出力が第１の値のま
まである場合、第１のＣＡＭセルはプログラミングされる。好ましくは、書込動
作が第２の主アレイで行なわれて第１の書込出力が第２の値に引かれる場合、第
２のＣＡＭセルは消去される。好ましくは、書込動作が第２の主アレイで行なわ
れて第１の書込出力が第１の値のままである場合、第２のＣＡＭセルはプログラ
ミングされる。

【００９３】 好ましくは、第１の読出データバスは、第１の読出選択信号に応答して第１の
読出出力において第１の群のＣＡＭステージから第１の位置情報の第１の部分を
生成する。好ましくは、第１の位置情報の第１の部分は１ビットの情報を含む。
第１の読出選択信号は、第１の主アレイ内のメモリセルの位置で行なわれるべき
読出動作を示す。好ましくは、第２の読出データバスは、第２の読出選択信号に
応答して第１の読出出力において第２の群のＣＡＭステージから第２の位置情報
の第２の部分を生成する。好ましくは、第２の位置情報の第２の部分は１ビット
の情報を含む。第２の読出選択信号は、第２の主アレイ内のメモリセルの位置で
行なわれるべき読出動作を示す。好ましくは、このメモリは、第１の読出出力に
結合されて第１の読出出力にバイアスをかけ、第１の値にする読出バイアストラ
ンジスタをさらに含む。好ましくは、読出動作が第１の主アレイで行なわれて第
１の読出出力が第２の値に引かれる場合、第１のＣＡＭセルは消去される。好ま
しくは、読出動作が第１の主アレイで行なわれて第１の読出出力が第１の値のま
まである場合、第１のＣＡＭセルはプログラミングされる。好ましくは、読出動
作が第２の主アレイで行なわれて第１の読出出力が第２の値に引かれる場合、第
２のＣＡＭセルは消去される。好ましくは、読出動作が第２の主アレイで行なわ
れて第１の読出出力が第１の値のままである場合、第２のＣＡＭセルはプログラ
ミングされる。

【００９４】 さらに、現時点で好ましい実施例は、メモリセルの主アレイ内の動作しないメ
モリセルをメモリセルの冗長アレイ内の第２のメモリセルで置換する方法を提供
する。情報は一連のデュアルポートＣＡＭステージに記憶される。この情報は動
作しないメモリセルの位置に関する。動作アドレスは主アレイ内のメモリセルの
１つ以上の位置に対応し、一連のデュアルポートＣＡＭステージ内の情報と比較
されて、メモリセルの１つ以上の位置が動作しないメモリセルの位置を含むかど
うか判断する。メモリセルの１つ以上の位置が動作しないメモリセルの位置を含
む場合、第２のメモリセルの位置が動作アドレスによってアクセスされる。メモ
リセルの１つ以上の位置が動作しないメモリセルの位置を含まない場合、メモリ
セルの１つ以上の位置は動作アドレスによってアクセスされる。好ましい一実施
例では、動作アドレスは書込アドレスである。好ましい一実施例では、動作アド
レスは読出アドレスである。

【００９５】 この明細書に挙げた方法のステップが、上に挙げた作用と整合するどのような
順序で行なわれてもよいことが理解されるべきである。

【００９６】 この発明の特定の実施例が示されて説明されてきたが、変更を行なってよい。
たとえば、個々のトランジスタ、すなわち、ｐチャネルおよびｎチャネルの極性
は好適な適用例において逆にされてよい。示された回路を形成するトランジスタ
に対するチャネルの幅対長さ比（マイクロメートルまたはミクロンで測定される
）を特定する好適なトランジスタのサイズが図面から省略されていることに注意
されたい。好適な比率は、設計要件と、回路を実現するために用いられる特定の
集積回路製造プロセスの能力および限界に加え、特定の実施例の性能要件に依存
して選択できることが認識されるだろう。さらに、この明細書に記載された発明
の概念は、メモリ装置以外の回路に適用されてよい。

【００９７】 上述の詳細な説明は、この発明が採用することのできる多くの形態のうちの数
個を記載してきたにすぎない。したがって、上述の詳細な説明は、限定よりもむ
しろ例示と考えられるべきであり、この発明の精神および範囲を規定するよう意
図されるものが、すべての等価物を含む前掲の請求項であると理解されるべきで
あるよう意図される。したがって、前掲の請求項において、この発明の真の精神
および範囲内にあるすべてのこのような変更および変形を包含するよう意図され
る。

【図面の簡単な説明】

【図１】 現時点で好ましい実施例に従ったメモリのブロック図である。

【図２】 図１のメモリに従った、主アレイと冗長アレイとを含む一例とし
てのコアセルアレイの図である。

【図３】 図１のメモリに従った、一例としてのＣＡＭステージおよび付属
の出力回路の回路図である。

【図４】 図１のメモリに従った一例としてのＣＡＭステージのアレイおよ
び付属の出力回路、ならびに図２の例としてのコアセルアレイを示すブロック図
である。

【図５】 図２の例としてのコアセルアレイの１つの縦方向アレイと関連す
るＣＡＭステージの、一例としての群を示すブロック図である。

【図６】 図２のメモリに従った、共有出力回路を備えたＣＡＭステージの
、一例としての群の回路図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ， ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 アル−シャマ，アリ アメリカ合衆国、95128 カリフォルニア 州、サン・ノゼ、ムーアパーク、2966、ナ ンバー・10 (72)発明者 クリーブランド，リー アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、セント・メアリー ズ・プレイス、3428 Ｆターム(参考） 5B025 AD13 AE00 5L106 AA10 CC02 CC09 CC11 CC17 CC21 CC32 GG05 【要約の続き】 要とする。書込データバス（２０４）は書込選択信号 （ＷＳＥＬｍ）に応答してＣＡＭセル（２０２）から情 報を生成する。書込選択信号（ＷＳＥＬｍ）は、主アレ イ（１１８，１２０，１２２，１２４，１３４，１３ ６，１３８，１４０）内のメモリセルの位置で行なわれ るべき書込動作を示す。読出データバス（２０６）は読 出選択信号（ＲＳＥＬｍ）に応答してＣＡＭセル（２０ ２）から情報を生成する。読出選択信号（ＲＳＥＬｍ） は主アレイ（１１８，１２０，１２２，１２４，１３ ４，１３６，１３８，１４０）内のメモリセルの位置で 行なわれるべき読出動作を示す。

Claims (30)

【特許請求の範囲】
1. 【請求項１】 動作しないメモリセルを第２のメモリセルで置換することの
   できるメモリであって、 メモリセルの主アレイと、 メモリセルの冗長アレイと、 冗長内容参照可能メモリ（ＣＡＭ）回路とを含み、前記回路は複数のデュアル
   ポートＣＡＭステージを含み、各ＣＡＭステージは、 前記主アレイ内の動作しないメモリセルの位置に関する情報を記憶するための
   ＣＡＭセルを含み、前記動作しないメモリセルは前記冗長アレイ内の第２のメモ
   リセルによる置換を必要とし、前記各ＣＡＭステージはさらに、 前記ＣＡＭセルに結合され、書込選択信号に応答して前記ＣＡＭセルから情報
   を生成する書込データバスを含み、前記書込選択信号は前記主アレイ内のメモリ
   セルの位置で行なわれるべき書込動作を示し、前記各ＣＡＭステージはさらに、 前記ＣＡＭセルに結合され、読出選択信号に応答して前記ＣＡＭセルから情報
   を生成する読出データバスを含み、前記読出選択信号は前記主アレイ内のメモリ
   セルの位置で行なわれるべき読出動作を示す、メモリ。
2. 【請求項２】 前記書込動作および前記読出動作は前記主アレイ内のメモリ
   セルの位置で異なる時に行なわれる、請求項１に記載のメモリ。
3. 【請求項３】 前記メモリは前記主アレイ内の第３のメモリセルの位置を示
   す動作アドレスと前記ＣＡＭセルの情報とを比較して、前記主アレイ内の前記第
   ３のメモリセルが前記冗長アレイ内の第２のメモリセルによる置換を必要として
   いるかどうか判断することができる、請求項１に記載のメモリ。
4. 【請求項４】 メモリ内のデュアルポート内容参照可能メモリ（ＣＡＭ）ス
   テージであって、 メモリの主アレイ内の動作しないメモリセルの位置に関する情報を記憶するた
   めのＣＡＭセルを含み、前記動作しないメモリセルは前記メモリの冗長アレイ内
   の第２のメモリセルによる置換を必要とし、前記ステージはさらに、 前記ＣＡＭセルに結合されて、書込選択信号に応答して前記ＣＡＭセルから情
   報を生成する書込データバスを含み、前記書込選択信号は前記主アレイ内のメモ
   リセルの位置で行なわれるべき書込動作を示し、前記ステージはさらに、 前記ＣＡＭセルに結合されて、読出選択信号に応答して前記ＣＡＭセルから情
   報を生成する読出データバスを含み、前記読出選択信号は前記主アレイ内のメモ
   リセルの位置で行なわれるべき読出動作を示す、ステージ。
5. 【請求項５】 前記書込動作および前記読出動作は前記主アレイ内のメモリ
   セルの位置で異なる時に行なわれる、請求項４に記載のデュアルポートＣＡＭス
   テージ。
6. 【請求項６】 前記メモリは、前記主アレイ内の第３のメモリセルの位置を
   示す動作アドレスを前記ＣＡＭセルの情報と比較して、前記主アレイ内の前記第
   ３のメモリセルが前記冗長アレイ内の前記第２のメモリセルによる置換を必要と
   しているかどうか判断することのできる、請求項４に記載のメモリ。
7. 【請求項７】 第１のメモリセルを第２のメモリセルで置換することのでき
   るメモリであって、 メモリセルアレイを含み、前記メモリセルアレイは第１のタスクおよび第２の
   タスクによって動作され得、前記タスクは共に同時にかつ随意に行なわれ、前記
   メモリセルアレイは、 メモリセルの第１の主アレイを含み、前記第１のタスクが前記第１の主アレイ
   で行なわれる場合、前記第２のタスクを前記第１の主アレイで同時に行なうこと
   ができず、前記メモリセルアレイはさらに、 メモリセルの第２の主アレイを含み、前記第２のタスクが前記第２の主アレイ
   で行なわれる場合、前記第１のタスクを前記第２の主アレイで同時に行なうこと
   ができず、前記メモリはさらに、 メモリセルの１つ以上の冗長アレイと、 前記メモリセルアレイの第１のメモリセルが前記１つ以上の冗長アレイのうち
   の１つの冗長アレイの第２のメモリセルによる置換を必要としているかどうかに
   関する情報を記憶するためのＣＡＭセルとを含み、前記ＣＡＭセルは前記第１の
   タスク中および前記第２のタスク中にアクセスされ得る、メモリ。
8. 【請求項８】 前記ＣＡＭセルは前記メモリセルアレイの動作しないメモリ
   セルの位置を記憶し、前記動作しないメモリセルは前記１つ以上の冗長アレイの
   前記第２のメモリセルによる置換を必要とする、請求項７に記載のメモリ。
9. 【請求項９】 第１のメモリセルを第３のメモリセルで置換することができ
   かつ第２のメモリセルを第４のメモリセルで置換することのできるメモリであっ
   て、 第１のメモリセルを含むメモリセルの第１の主アレイと、 メモリセルの前記第１の主アレイと関連するメモリセルの第１の冗長アレイと
   、 第２のメモリセルを含むメモリセルの第２の主アレイと、 メモリセルの前記第２の主アレイと関連するメモリセルの第２の冗長アレイと
   、 冗長内容参照可能メモリ（ＣＡＭ）回路とを含み、前記回路は、 前記第１のメモリセルの第１の位置情報を記憶するための第１の群のデュアル
   ポートＣＡＭステージを含み、前記第１のメモリセルは前記第１の冗長アレイ内
   の第３のメモリセルによる置換を必要とし、前記第１の群のＣＡＭステージの第
   １の最初のＣＡＭステージは、 第１のＣＡＭセルと、第１の書込データバスと、第１の読出データバスとを含
   み、前記第１の書込データバスと前記第１の読出データバスとはそれぞれ前記Ｃ
   ＡＭセルに結合され、前記回路はさらに、 前記第２のメモリセルの第２の位置情報を記憶するための第２の群のデュアル
   ポートＣＡＭステージを含み、前記第２のメモリセルは前記第２の冗長アレイ内
   の第４のメモリセルによる置換を必要とし、前記第２の群のＣＡＭステージの第
   ２の最初のＣＡＭステージは、 第２のＣＡＭセルと、第２の書込データバスと、第２の読出データバスとを含
   み、前記第２の書込データバスと前記第２の読出データバスとはそれぞれ前記Ｃ
   ＡＭセルに結合され、前記第２の書込データバスと前記第１の書込データバスと
   は第１の書込出力を共有し、前記第２の読出データバスと前記第１の読出データ
   バスとは第１の読出出力を共有する、メモリ。
10. 【請求項１０】 前記第１のメモリセルは動作しない、請求項９に記載のメ
    モリ。
11. 【請求項１１】 前記第２のメモリセルは動作しない、請求項９に記載のメ
    モリ。
12. 【請求項１２】 前記第１の書込出力において、第１および第２の書込選択
    信号にそれぞれ応答して、前記第１の書込データバスは前記第１の群のＣＡＭス
    テージから前記第１の位置情報の第１の部分を生成し、前記第２の書込データバ
    スは前記第２の群のＣＡＭステージから前記第２の位置情報の第２の部分を生成
    し、前記第１および第２の書込選択信号はそれぞれ前記第１および前記第２の主
    アレイ内のメモリセルの位置で行なわれるべき書込動作を示す、請求項９に記載
    のメモリ。
13. 【請求項１３】 前記第１の位置情報の前記第１の部分は１ビットの情報を
    含む、請求項１２に記載のメモリ。
14. 【請求項１４】 前記第２の位置情報の前記第２の部分は１ビットの情報を
    含む、請求項１２に記載のメモリ。
15. 【請求項１５】 前記第１の書込出力に結合されて前記第１の書込出力にバ
    イアスをかけ、第１の値にする書込バイアストランジスタをさらに含む、請求項
    １２に記載のメモリ。
16. 【請求項１６】 書込動作が前記第１の主アレイで行なわれて前記第１の書
    込出力が第２の値に引かれる場合、前記第１のＣＡＭセルは消去される、請求項
    １５に記載のメモリ。
17. 【請求項１７】 書込動作が前記第１の主アレイで行なわれて前記第１の書
    込出力が前記第１の値のままである場合、前記第１のＣＡＭセルはプログラミン
    グされる、請求項１５に記載のメモリ。
18. 【請求項１８】 書込動作が前記第２の主アレイで行なわれて前記第１の書
    込出力が前記第２の値に引かれる場合、前記第２のＣＡＭセルは消去される、請
    求項１５に記載のメモリ。
19. 【請求項１９】 書込動作が前記第２の主アレイで行なわれて前記第１の書
    込出力が前記第１の値のままである場合、前記第２のＣＡＭセルはプログラミン
    グされる、請求項１５に記載のメモリ。
20. 【請求項２０】 前記第１の読出出力において、第１および第２の読出選択
    信号にそれぞれ応答して、前記第１の読出データバスは前記第１の群のＣＡＭス
    テージから前記第１の位置情報の第１の部分を生成し、前記第２の読出データバ
    スは前記第２の群のＣＡＭステージから前記第２の位置情報の第２の部分を生成
    し、前記第１および第２の読出選択信号は、それぞれ前記第１および前記第２の
    主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す、請求項９に記
    載のメモリ。
21. 【請求項２１】 前記第１の位置情報の前記第１の部分は１ビットの情報を
    含む、請求項２０に記載のメモリ。
22. 【請求項２２】 前記第２の位置情報の前記第２の部分は１ビットの情報を
    含む、請求項２０に記載のメモリ。
23. 【請求項２３】 前記第１の読出出力に結合されて前記第１の読出出力にバ
    イアスをかけ、第１の値にする読出バイアストランジスタをさらに含む、請求項
    ２０に記載のメモリ。
24. 【請求項２４】 読出動作が前記第１の主アレイで行なわれて前記第１の読
    出出力が第２の値に引かれる場合、前記第１のＣＡＭセルは消去される、請求項
    ２３に記載のメモリ。
25. 【請求項２５】 読出動作が前記第１の主アレイで行なわれて前記第１の読
    出出力が前記第１の値のままである場合、前記第１のＣＡＭセルはプログラミン
    グされる、請求項２３に記載のメモリ。
26. 【請求項２６】 読出動作が前記第２の主アレイで行なわれて前記第１の読
    出出力が前記第２の値に引かれる場合、前記第２のＣＡＭセルは消去される、請
    求項２３に記載のメモリ。
27. 【請求項２７】 読出動作が前記第２の主アレイで行なわれて前記第１の読
    出出力が前記第１の値のままである場合、前記第２のＣＡＭセルはプログラミン
    グされる、請求項２３に記載のメモリ。
28. 【請求項２８】 メモリにおいて、メモリセルの主アレイ内の動作しないメ
    モリセルをメモリセルの冗長アレイ内の第２のメモリセルで置換する方法であっ
    て、 一連のデュアルポートＣＡＭステージの情報を記憶するステップを含み、前記
    情報は前記動作しないメモリセルの位置に関し、前記方法はさらに、 前記主アレイ内のメモリセルの１つ以上の位置に対応する動作アドレスを、前
    記一連のデュアルポートＣＡＭステージの情報と比較して、メモリセルの前記１
    つ以上の位置が前記動作しないメモリセルの位置を含むかどうか判断するステッ
    プと、 メモリセルの前記１つ以上の位置が前記動作しないメモリセルの前記位置を含
    む場合、前記動作アドレスで前記第２のメモリセルの前記位置にアクセスするス
    テップと、 メモリセルの前記１つ以上の位置が前記動作しないメモリセルの前記位置を含
    まない場合、前記動作アドレスでメモリセルの前記１つ以上の位置にアクセスす
    るステップとを含む、方法。
29. 【請求項２９】 前記動作アドレスは書込アドレスである、請求項２８に記
    載の方法。
30. 【請求項３０】 前記動作アドレスは読出アドレスである、請求項２８に記
    載の方法。