JPH0773683A - 連想記憶装置 - Google Patents
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- JPH0773683A JPH0773683A JP22075193A JP22075193A JPH0773683A JP H0773683 A JPH0773683 A JP H0773683A JP 22075193 A JP22075193 A JP 22075193A JP 22075193 A JP22075193 A JP 22075193A JP H0773683 A JPH0773683 A JP H0773683A
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Abstract
(57)【要約】
【目的】１ビット当りの回路素子数，占有面積を低減し
て大容量化を容易とし、電源がオフとなっても記憶内容
の破壊がなく、かつ検索データに対するドントケア状態
を可能として適用範囲の拡大をはかる。 【構成】各メモリセルＭＣを、電気的に書込み消去可能
な不揮発性のメモリトランジスタＭＴ１，ＭＴ２で構成
する。ビット線駆動回路２を、書込み（登録）モード時
には書込み用のデータＤｗ１のレベルに従ってこれらメ
モリトランジスタＭＴ１，ＭＴ２の一方を書込み状態と
し、検索モード時には検索データＤｓ１のレベルに従っ
てメモリトランジスタＭＴ１，ＭＴ２の一方を活性化
（ゲート電圧の印加）する回路とする。各メモリセル列
それぞれと対応接続する一致検出線ＥＤＬ１を設ける。
対応メモリセル列の活性化状態のメモリトランジスタＭ
Ｔ１，ＭＴ２のオン，オフ電流を各メモリセル列ごとに
検知する一致検出回路５を設ける。
て大容量化を容易とし、電源がオフとなっても記憶内容
の破壊がなく、かつ検索データに対するドントケア状態
を可能として適用範囲の拡大をはかる。 【構成】各メモリセルＭＣを、電気的に書込み消去可能
な不揮発性のメモリトランジスタＭＴ１，ＭＴ２で構成
する。ビット線駆動回路２を、書込み（登録）モード時
には書込み用のデータＤｗ１のレベルに従ってこれらメ
モリトランジスタＭＴ１，ＭＴ２の一方を書込み状態と
し、検索モード時には検索データＤｓ１のレベルに従っ
てメモリトランジスタＭＴ１，ＭＴ２の一方を活性化
（ゲート電圧の印加）する回路とする。各メモリセル列
それぞれと対応接続する一致検出線ＥＤＬ１を設ける。
対応メモリセル列の活性化状態のメモリトランジスタＭ
Ｔ１，ＭＴ２のオン，オフ電流を各メモリセル列ごとに
検知する一致検出回路５を設ける。
Description
【０００１】
【産業上の利用分野】本発明は連想記憶装置に関し、特
に与えられた検索データに一致するデータを記憶してい
るアドレスやそのアドレスのデータを出力する機能を有
する連想記憶装置に関する。
に与えられた検索データに一致するデータを記憶してい
るアドレスやそのアドレスのデータを出力する機能を有
する連想記憶装置に関する。
【０００２】
【従来の技術】通常の半導体記憶装置がメモリセルのア
ドレスを指定してその記憶データの読出し，書込みを行
うのに対し、連想記憶装置は、検索データを入力してこ
れと記憶データとが一致したメモリセル群を探し出し、
このメモリセル群に属する記憶データやアドレスを出力
する。
ドレスを指定してその記憶データの読出し，書込みを行
うのに対し、連想記憶装置は、検索データを入力してこ
れと記憶データとが一致したメモリセル群を探し出し、
このメモリセル群に属する記憶データやアドレスを出力
する。
【０００３】このような連想記憶装置については、既に
多数の提案が論文や特許公報に公表されている。例え
ば、“アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ），ＶＯ
Ｌ．ＳＣ−２０，ＮＯ．５，１９８５年の「アン ８キ
ロビット コンテントアドレサブル アンド リエント
ラント メモリ（Ａｎ８−ｋｂｉｔ Ｃｏｎｔｅｎｔ−
Ａｄｄｒｅｓｓａｂｌｅ ａｎｄ Ｒｅｅｎｔｒａｎｔ
Ｍｅｍｏｒｙ）」”、また、情報処理学会誌の「情報
処理」第３２巻，第１２号，第１２３９頁〜第１２４８
頁、平成３年１２月発行の「集積回路からみた機能メモ
リの現状と展望」や米国特許第４，５３８，２４３号、
あるいは特開昭５６−７１８８６号公報、特開昭６２−
１６５７９４号公報、特開昭６２−２９３５９６号公
報、特開昭６３−２６６６９７号公報、特開平１−１８
４７９０号公報などがある。これら文献に記載されてい
る連想記憶装置は、データを格納する記憶素子毎に一致
検出回路を設けた構成をとっている。
多数の提案が論文や特許公報に公表されている。例え
ば、“アイイーイーイー ジャーナル オブ ソリッド
ステート サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ Ｏ
Ｆ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ），ＶＯ
Ｌ．ＳＣ−２０，ＮＯ．５，１９８５年の「アン ８キ
ロビット コンテントアドレサブル アンド リエント
ラント メモリ（Ａｎ８−ｋｂｉｔ Ｃｏｎｔｅｎｔ−
Ａｄｄｒｅｓｓａｂｌｅ ａｎｄ Ｒｅｅｎｔｒａｎｔ
Ｍｅｍｏｒｙ）」”、また、情報処理学会誌の「情報
処理」第３２巻，第１２号，第１２３９頁〜第１２４８
頁、平成３年１２月発行の「集積回路からみた機能メモ
リの現状と展望」や米国特許第４，５３８，２４３号、
あるいは特開昭５６−７１８８６号公報、特開昭６２−
１６５７９４号公報、特開昭６２−２９３５９６号公
報、特開昭６３−２６６６９７号公報、特開平１−１８
４７９０号公報などがある。これら文献に記載されてい
る連想記憶装置は、データを格納する記憶素子毎に一致
検出回路を設けた構成をとっている。
【０００４】上記文献等に記載されている代表的な従来
の連想記憶装置の一例を図４に示す。
の連想記憶装置の一例を図４に示す。
【０００５】この連想記憶装置は、対をなす第１及び第
２のビット線ＢＬ１，ＢＬ２と、ソースを共に基準電位
点（接地電位点）に接続しゲートを互いに相手方のドレ
インに接続するＮ型のトランジスタＴＮ１１，ＴＮ１
２、ソースを共に電源電位点に接続しドレインをトラン
ジスタＴＮ１１，ＴＮ１２のドレインにゲートをトラン
ジスタＴＮ１１，ＴＮ１２のゲートにそれぞれ対応して
接続するＰ型のトランジスタＴＰ１１，ＴＴＰ１２、並
びにソース，ドレインの一方をトランジスタＴＮ１１，
ＴＮ１２のドレインに他方を第１及び第２のビット線Ｂ
Ｌ１，ＢＬ２にそれぞれ対応して接続するＮ型のトラン
ジスタＴＮ１３，ＴＮ１４を備えたフリップフロップ型
のメモリセルＭＣａと、メモリセルＭＣａのトランジス
タＴＮ１３，ＴＮ１４のゲートに接続し選択レベルのと
きこのトランジスタＴＮ１３，ＴＮ１４をオンにしてメ
モリセルＭＣａの記憶節点（Ｎ１，Ｎ２、トランジスタ
ＴＮ１１，ＴＮ１２のドレイン）をビット線ＢＬ１，Ｂ
Ｌ２に接続するワード線ＷＬ１と、一致検出線ＥＤＬ１
と、ソースを共に基準電位点に接続しゲートをビット線
ＢＬ１，ＢＬ２にそれぞれ対応して接続するＮ型のトラ
ンジスタＴＮ１５，ＴＮ１６、並びにソースをトランジ
スタＴＮ１５，ＴＮ１６のドレインにそれぞれ対応して
接続しゲートをメモリセルＭＣａの記憶節点Ｎ１，Ｎ２
にそれぞれ対応して接続しドレインを共に一致検出線Ｅ
ＤＬに接続するＮ型のトランジスタＴＮ１７，ＴＮ１８
を備えビット線ＢＬ１，ＢＬ２に伝達された検索データ
がメモリセルＭＣａに記憶されているデータと一致した
とき一致検出線ＥＤＬ１を基準電位点と切離し不一致の
とき基準電位点に接続する一致検出回路５ａとを有する
構成となっている。すなわち、メモリセルＭＣａと一致
検出回路５ａとは１対１で設けられている。また、この
メモリセルＭＣａは、メモリ容量と見合った数だけ行方
向，列方向にマトリクス状に配列されてメモリセルアレ
イを形成し、同一行のメモリセルＭＣａの一致検出線
（ＥＤＬ１）は共通となっている。そして、所定の行の
検索データが入力されてその行の記憶データと比較さ
れ、これらデータが一致したとき一致検出信号ＥＤが高
レベル（接地電位レベルでない）となり、その行の記憶
データ又はアドレスが出力される。
２のビット線ＢＬ１，ＢＬ２と、ソースを共に基準電位
点（接地電位点）に接続しゲートを互いに相手方のドレ
インに接続するＮ型のトランジスタＴＮ１１，ＴＮ１
２、ソースを共に電源電位点に接続しドレインをトラン
ジスタＴＮ１１，ＴＮ１２のドレインにゲートをトラン
ジスタＴＮ１１，ＴＮ１２のゲートにそれぞれ対応して
接続するＰ型のトランジスタＴＰ１１，ＴＴＰ１２、並
びにソース，ドレインの一方をトランジスタＴＮ１１，
ＴＮ１２のドレインに他方を第１及び第２のビット線Ｂ
Ｌ１，ＢＬ２にそれぞれ対応して接続するＮ型のトラン
ジスタＴＮ１３，ＴＮ１４を備えたフリップフロップ型
のメモリセルＭＣａと、メモリセルＭＣａのトランジス
タＴＮ１３，ＴＮ１４のゲートに接続し選択レベルのと
きこのトランジスタＴＮ１３，ＴＮ１４をオンにしてメ
モリセルＭＣａの記憶節点（Ｎ１，Ｎ２、トランジスタ
ＴＮ１１，ＴＮ１２のドレイン）をビット線ＢＬ１，Ｂ
Ｌ２に接続するワード線ＷＬ１と、一致検出線ＥＤＬ１
と、ソースを共に基準電位点に接続しゲートをビット線
ＢＬ１，ＢＬ２にそれぞれ対応して接続するＮ型のトラ
ンジスタＴＮ１５，ＴＮ１６、並びにソースをトランジ
スタＴＮ１５，ＴＮ１６のドレインにそれぞれ対応して
接続しゲートをメモリセルＭＣａの記憶節点Ｎ１，Ｎ２
にそれぞれ対応して接続しドレインを共に一致検出線Ｅ
ＤＬに接続するＮ型のトランジスタＴＮ１７，ＴＮ１８
を備えビット線ＢＬ１，ＢＬ２に伝達された検索データ
がメモリセルＭＣａに記憶されているデータと一致した
とき一致検出線ＥＤＬ１を基準電位点と切離し不一致の
とき基準電位点に接続する一致検出回路５ａとを有する
構成となっている。すなわち、メモリセルＭＣａと一致
検出回路５ａとは１対１で設けられている。また、この
メモリセルＭＣａは、メモリ容量と見合った数だけ行方
向，列方向にマトリクス状に配列されてメモリセルアレ
イを形成し、同一行のメモリセルＭＣａの一致検出線
（ＥＤＬ１）は共通となっている。そして、所定の行の
検索データが入力されてその行の記憶データと比較さ
れ、これらデータが一致したとき一致検出信号ＥＤが高
レベル（接地電位レベルでない）となり、その行の記憶
データ又はアドレスが出力される。
【０００６】この連想記憶装置（第１の例）では、検索
データと記憶データとの一致，不一致のいずれか一方の
検索結果しか出力されないため、固定長のデータしか取
扱うことができないが、パターンマッチング処理や文字
列照合処理の分野においては、可変長のデータを取扱う
ため、検索データのレベルにかかわらず「一致」を示す
ような情報を格納する機能、すなわちドントケア（Ｄｏ
ｎ′ｔ ｃａｒｅ）機能が必要となる。
データと記憶データとの一致，不一致のいずれか一方の
検索結果しか出力されないため、固定長のデータしか取
扱うことができないが、パターンマッチング処理や文字
列照合処理の分野においては、可変長のデータを取扱う
ため、検索データのレベルにかかわらず「一致」を示す
ような情報を格納する機能、すなわちドントケア（Ｄｏ
ｎ′ｔ ｃａｒｅ）機能が必要となる。
【０００７】図５はドントケア機能を備えた従来の連想
記憶装置の一例（第２の例）を示す回路図である。
記憶装置の一例（第２の例）を示す回路図である。
【０００８】この連想記憶装置は、図４に示された第１
の例に、トランジスタＴＮ２０，ＴＮ２１及びインバー
タＩＶ１３，ＩＶ１４から成るドントケア用メモリセル
ＤＭＣと、このドントケア用メモリセルＤＭＣに記憶デ
ータの書込み制御を行うマスクワード線ＭＷＬと、一致
検出回路５ａと一致検出線ＥＤＬ１との間に設けられド
ントケア用メモリセルＤＭＣの記憶データのレベルに応
答してオン，オフするトランジスタＴＮ１９とを付加
し、ドントケアのときにはトランジスタＴＮ１９をオフ
とする構成となっている。なお、メモリセルＭＣａのイ
ンバータＩＶ１１，ＩＶ１２は図４に示されたトランジ
スタＴＮ１１，ＴＰ１１／ＴＮ１２，ＴＮ１２の部分を
示し、ドントケア用メモリセルＤＭＣのインバータＩＶ
１３，ＩＶ１４もインバータＩＶ１１，ＩＶ１２と同様
の構成となっている。また、一致検出回路５ｂは、接地
線と一致検出線ＥＤＬ１との関係が逆になっているが、
その機能は図４の一致検出回路５ａと全く同じである。
の例に、トランジスタＴＮ２０，ＴＮ２１及びインバー
タＩＶ１３，ＩＶ１４から成るドントケア用メモリセル
ＤＭＣと、このドントケア用メモリセルＤＭＣに記憶デ
ータの書込み制御を行うマスクワード線ＭＷＬと、一致
検出回路５ａと一致検出線ＥＤＬ１との間に設けられド
ントケア用メモリセルＤＭＣの記憶データのレベルに応
答してオン，オフするトランジスタＴＮ１９とを付加
し、ドントケアのときにはトランジスタＴＮ１９をオフ
とする構成となっている。なお、メモリセルＭＣａのイ
ンバータＩＶ１１，ＩＶ１２は図４に示されたトランジ
スタＴＮ１１，ＴＰ１１／ＴＮ１２，ＴＮ１２の部分を
示し、ドントケア用メモリセルＤＭＣのインバータＩＶ
１３，ＩＶ１４もインバータＩＶ１１，ＩＶ１２と同様
の構成となっている。また、一致検出回路５ｂは、接地
線と一致検出線ＥＤＬ１との関係が逆になっているが、
その機能は図４の一致検出回路５ａと全く同じである。
【０００９】この連想記憶装置では、ドントケア用メモ
リセルＤＭＣに低レベルのデータを記憶しておきトラン
ジスタＴＮ１９を常にオフとしておくことにより、検索
データ及びメモリセルＭＣａの記憶データに関係なく一
致検出線ＥＤＬ１が常に接地電位点から切離されるの
で、一致検出信号ＥＤは常に「一致」を示す。また、高
レベルのデータを記憶しておきトランジスタＴＮ１９を
常にオンとしておくことにより、第１の例と同様に、一
致検出信号ＥＤは、検索データをメモリセルＭＣａの記
憶データとの比較結果に従って一致または不一致を示
す。
リセルＤＭＣに低レベルのデータを記憶しておきトラン
ジスタＴＮ１９を常にオフとしておくことにより、検索
データ及びメモリセルＭＣａの記憶データに関係なく一
致検出線ＥＤＬ１が常に接地電位点から切離されるの
で、一致検出信号ＥＤは常に「一致」を示す。また、高
レベルのデータを記憶しておきトランジスタＴＮ１９を
常にオンとしておくことにより、第１の例と同様に、一
致検出信号ＥＤは、検索データをメモリセルＭＣａの記
憶データとの比較結果に従って一致または不一致を示
す。
【００１０】
【発明が解決しようとする課題】上述した従来の連想記
憶装置は、第１の例ではメモリセルＭＣａと一致検出回
路５ａとが１対１対応となっており、これらの回路素子
（トランジスタ）数も１ビット当り１０個と多いため、
大容量化が困難である上ドントケア機能がなく適用範囲
が制限されるという欠点があり、第２の例ではドントケ
ア機能を有するもののその分、第１の例より１ビット当
りの回路素子数が増加し（１７個）、更に大容量化が困
難であるという欠点がある。また、これらの例ではメモ
リセルＭａ及びドントケア用メモリセルがフリップフロ
ップ型となっているので、電源断により記憶内容が破壊
されるため、やはり適用範囲が制限されるという欠点が
ある。
憶装置は、第１の例ではメモリセルＭＣａと一致検出回
路５ａとが１対１対応となっており、これらの回路素子
（トランジスタ）数も１ビット当り１０個と多いため、
大容量化が困難である上ドントケア機能がなく適用範囲
が制限されるという欠点があり、第２の例ではドントケ
ア機能を有するもののその分、第１の例より１ビット当
りの回路素子数が増加し（１７個）、更に大容量化が困
難であるという欠点がある。また、これらの例ではメモ
リセルＭａ及びドントケア用メモリセルがフリップフロ
ップ型となっているので、電源断により記憶内容が破壊
されるため、やはり適用範囲が制限されるという欠点が
ある。
【００１１】本発明の目的は、回路素子を低減して大容
量化が容易となり、かつドントケア機能付き、不揮発性
メモリとして適用範囲が拡大できる連想記憶装置を提供
することにある。
量化が容易となり、かつドントケア機能付き、不揮発性
メモリとして適用範囲が拡大できる連想記憶装置を提供
することにある。
【００１２】
【課題を解決するための手段】本発明の連想記憶装置
は、電気的に書込み消去可能な不揮発性の第１及び第２
のメモリトランジスタをそれぞれ備え行，列マトリクス
状に配列された複数のメモリセル、これら複数のメモリ
セルの各列とそれぞれ対応して設けられ対応する列の第
１及び第２のメモリトランジスタそれぞれのソース，ド
レインのうちの一方と接続する複数のワード線、前記複
数のメモリセルの各列とそれぞれ対応して設けられ対応
する列の第１及び第２のメモリトランジスタそれぞれの
ソース，ドレインのうちの他方と接続する複数の一致検
出線、並びに前記複数のメモリセルの各行とそれぞれ対
応して設けられ対応する行の第１のメモリトランジスタ
それぞれのゲート及び第２のメモリトランジスタそれぞ
れのゲートと対応して接続する複数の対をなす第１及び
第２のビット線を備えたメモリセルアレイと、登録モー
ド時には前記複数の対をなす第１及び第２のビット線と
それぞれ対応する書込み用のデータのレベルに従って対
応する第１及び第２のビット線のうちの一方に書込み用
のゲート電圧を供給し、検索モード時には前記複数の対
をなす第１及び第２のビット線とそれぞれ対応する検索
データのレベルに従って対応する第１及び第２のビット
線のうちの一方に検索用のゲート電圧を供給するビット
線駆動回路と、前記複数のワード線のうちの選択状態の
ワード線に前記登録モード及び検索モードに応答したレ
ベルの電圧を供給するワード線電圧発生回路と、前記検
索モード時に前記複数の一致検出線に流れる電流を各列
ごとに検出して対応する列の各メモリセルの記憶データ
と前記検索データとの一致，不一致を検出する一致検出
回路とを有している。また、検索データに対して一致，
不一致が検出可能な状態とするときには対応するメモリ
セルの第１及び第２のメモリトランジスタのうちの一方
を書込み用のデータに従って書込み状態とし、前記検索
データに対してドントケア状態とするときには対応する
メモリセルの第１及び第２のメモリトランジスタ両方を
書込み状態とするようにして構成される。
は、電気的に書込み消去可能な不揮発性の第１及び第２
のメモリトランジスタをそれぞれ備え行，列マトリクス
状に配列された複数のメモリセル、これら複数のメモリ
セルの各列とそれぞれ対応して設けられ対応する列の第
１及び第２のメモリトランジスタそれぞれのソース，ド
レインのうちの一方と接続する複数のワード線、前記複
数のメモリセルの各列とそれぞれ対応して設けられ対応
する列の第１及び第２のメモリトランジスタそれぞれの
ソース，ドレインのうちの他方と接続する複数の一致検
出線、並びに前記複数のメモリセルの各行とそれぞれ対
応して設けられ対応する行の第１のメモリトランジスタ
それぞれのゲート及び第２のメモリトランジスタそれぞ
れのゲートと対応して接続する複数の対をなす第１及び
第２のビット線を備えたメモリセルアレイと、登録モー
ド時には前記複数の対をなす第１及び第２のビット線と
それぞれ対応する書込み用のデータのレベルに従って対
応する第１及び第２のビット線のうちの一方に書込み用
のゲート電圧を供給し、検索モード時には前記複数の対
をなす第１及び第２のビット線とそれぞれ対応する検索
データのレベルに従って対応する第１及び第２のビット
線のうちの一方に検索用のゲート電圧を供給するビット
線駆動回路と、前記複数のワード線のうちの選択状態の
ワード線に前記登録モード及び検索モードに応答したレ
ベルの電圧を供給するワード線電圧発生回路と、前記検
索モード時に前記複数の一致検出線に流れる電流を各列
ごとに検出して対応する列の各メモリセルの記憶データ
と前記検索データとの一致，不一致を検出する一致検出
回路とを有している。また、検索データに対して一致，
不一致が検出可能な状態とするときには対応するメモリ
セルの第１及び第２のメモリトランジスタのうちの一方
を書込み用のデータに従って書込み状態とし、前記検索
データに対してドントケア状態とするときには対応する
メモリセルの第１及び第２のメモリトランジスタ両方を
書込み状態とするようにして構成される。
【００１３】
【作用】本発明においては、各メモリセルを、電気的に
書込み消去可能な不揮発性のメモリトランジスタ２個で
構成し、一致検出回路を１メモリセル列に１つ設けた構
成となっているので、１ビット当りの回路素子数を大幅
に低減することができ、大容量化が容易となる。また、
不揮発性のメモリトランジスタを使用しているので、電
源がオフとなっても記憶内容が破壊されることがなく、
更に２つのメモリトランジスタを書込み状態とすること
により検索データに対するドントケア状態が可能となる
ので、適用範囲を拡大することができる。
書込み消去可能な不揮発性のメモリトランジスタ２個で
構成し、一致検出回路を１メモリセル列に１つ設けた構
成となっているので、１ビット当りの回路素子数を大幅
に低減することができ、大容量化が容易となる。また、
不揮発性のメモリトランジスタを使用しているので、電
源がオフとなっても記憶内容が破壊されることがなく、
更に２つのメモリトランジスタを書込み状態とすること
により検索データに対するドントケア状態が可能となる
ので、適用範囲を拡大することができる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１６】この実施例は、浮遊ゲートを有する電界効
果トランジスタによる電気的に書込み消去可能な不揮発
性の第１及び第２のメモリトランジスタＭＴ１，ＭＴ２
をそれぞれ備え行，列マトリクス状に配列された複数の
メモリセルＭＣ（１個のみ表示）、これら複数のメモリ
セルＭＣの各列とそれぞれ対応して設けられ対応する列
の第１及び第２のメモリトランジスタＭＴ１，ＭＴ２そ
れぞれのドレインと接続する複数のワード線ＷＬ１（１
本のみ表示）、複数のメモリセルＭＣの各列とそれぞれ
対応して設けられ対応する列の第１及び第２のメモリト
ランジスタＭＴ１，ＭＴ２それぞれのソースと接続する
複数の一致検出線ＥＤＬ１（１本のみ表示）、並びに複
数のメモリセルＭＣの各行とそれぞれ対応して設けられ
対応する行の第１のメモリトランジスタＭＴ１それぞれ
のゲート及び第２のメモリトランジスタＭＴ２それぞれ
のゲートと対応して接続する複数の対をなす第１及び第
２のビット線ＢＬ１１，ＢＬ１２（１対のみ表示）を備
えたメモリセルアレイ１と、ゲート電圧発生回路２１、
及びインバータＩＶ１と論理ゲートＧ１，Ｇ２とトラン
ジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２とを含む論理ゲ
ート回路２２を備えモード信号ＭＤにより登録モードの
時には複数の対をなす第１及び第２のビット線（ＢＬ１
１，ＢＬ１２等）とそれぞれ対応する書込み用のデータ
（Ｄｗ１等）のレベルに従って対応する第１及び第２の
ビット線（ＢＬ１１，ＢＬ１２等）のうちの一方に書込
み用のゲート電圧Ｖｇを供給し、検索モードの時には複
数の対をなす第１及び第２のビット線（ＢＬ１１，ＢＬ
１２等）とそれぞれ対応する検索データ（Ｄｓ１等）の
レベルに従って対応する第１及び第２のビット線（ＢＬ
１１，ＢＬ１２等）のうちの一方に検索用のゲート電圧
Ｖｇを供給し消去信号ＥＲの反転信号を受けて消去モー
ド時には第１及び第２のビット線（ＢＬ１１，ＢＬ１２
等）を共に接地電位とするビット線駆動回路２と、複数
のワード線（ＷＬ１等）のうちの選択状態のワード線
（ＷＬ１等）に登録モード及び検索モードに応答したレ
ベルの電圧Ｖｄを供給するためのワード線電圧発生回路
３と、ワード線電圧発生回路３からの電圧Ｖｄを、消去
信号ＥＲがインアクティブレベルの消去モード以外のと
きはワード線（ＷＬ１等）に供給し消去モードのときは
その供給を停止するトランジスタＴＰ３と、消去信号Ｅ
Ｒの反転信号をビット線駆動回路２等に供給するインバ
ータＩＶ２と、トランジスタＴＮ５〜ＴＮ７を備え検索
モード時に複数の一致検出線（ＥＤＬ１等）に流れる電
流をそれぞれ検出して対応する列の各メモリセルの記憶
データと検索データとの一致，不一致を検出するカレン
トミラー回路型の一致検出回路５と、トランジスタＴＮ
３，ＴＮ４，ＴＰ４を備え消去信号ＥＲの反転信号及び
書込み信号ＷＲに従って一致検出線ＥＤＬ１を、消去モ
ード時には消去電圧にすると共に一致検出回路５と切離
し、書込み時（登録時）には接地電位とし、検索時には
一致検出回路５と接続する消去回路４とを有する構成と
なっている。
果トランジスタによる電気的に書込み消去可能な不揮発
性の第１及び第２のメモリトランジスタＭＴ１，ＭＴ２
をそれぞれ備え行，列マトリクス状に配列された複数の
メモリセルＭＣ（１個のみ表示）、これら複数のメモリ
セルＭＣの各列とそれぞれ対応して設けられ対応する列
の第１及び第２のメモリトランジスタＭＴ１，ＭＴ２そ
れぞれのドレインと接続する複数のワード線ＷＬ１（１
本のみ表示）、複数のメモリセルＭＣの各列とそれぞれ
対応して設けられ対応する列の第１及び第２のメモリト
ランジスタＭＴ１，ＭＴ２それぞれのソースと接続する
複数の一致検出線ＥＤＬ１（１本のみ表示）、並びに複
数のメモリセルＭＣの各行とそれぞれ対応して設けられ
対応する行の第１のメモリトランジスタＭＴ１それぞれ
のゲート及び第２のメモリトランジスタＭＴ２それぞれ
のゲートと対応して接続する複数の対をなす第１及び第
２のビット線ＢＬ１１，ＢＬ１２（１対のみ表示）を備
えたメモリセルアレイ１と、ゲート電圧発生回路２１、
及びインバータＩＶ１と論理ゲートＧ１，Ｇ２とトラン
ジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２とを含む論理ゲ
ート回路２２を備えモード信号ＭＤにより登録モードの
時には複数の対をなす第１及び第２のビット線（ＢＬ１
１，ＢＬ１２等）とそれぞれ対応する書込み用のデータ
（Ｄｗ１等）のレベルに従って対応する第１及び第２の
ビット線（ＢＬ１１，ＢＬ１２等）のうちの一方に書込
み用のゲート電圧Ｖｇを供給し、検索モードの時には複
数の対をなす第１及び第２のビット線（ＢＬ１１，ＢＬ
１２等）とそれぞれ対応する検索データ（Ｄｓ１等）の
レベルに従って対応する第１及び第２のビット線（ＢＬ
１１，ＢＬ１２等）のうちの一方に検索用のゲート電圧
Ｖｇを供給し消去信号ＥＲの反転信号を受けて消去モー
ド時には第１及び第２のビット線（ＢＬ１１，ＢＬ１２
等）を共に接地電位とするビット線駆動回路２と、複数
のワード線（ＷＬ１等）のうちの選択状態のワード線
（ＷＬ１等）に登録モード及び検索モードに応答したレ
ベルの電圧Ｖｄを供給するためのワード線電圧発生回路
３と、ワード線電圧発生回路３からの電圧Ｖｄを、消去
信号ＥＲがインアクティブレベルの消去モード以外のと
きはワード線（ＷＬ１等）に供給し消去モードのときは
その供給を停止するトランジスタＴＰ３と、消去信号Ｅ
Ｒの反転信号をビット線駆動回路２等に供給するインバ
ータＩＶ２と、トランジスタＴＮ５〜ＴＮ７を備え検索
モード時に複数の一致検出線（ＥＤＬ１等）に流れる電
流をそれぞれ検出して対応する列の各メモリセルの記憶
データと検索データとの一致，不一致を検出するカレン
トミラー回路型の一致検出回路５と、トランジスタＴＮ
３，ＴＮ４，ＴＰ４を備え消去信号ＥＲの反転信号及び
書込み信号ＷＲに従って一致検出線ＥＤＬ１を、消去モ
ード時には消去電圧にすると共に一致検出回路５と切離
し、書込み時（登録時）には接地電位とし、検索時には
一致検出回路５と接続する消去回路４とを有する構成と
なっている。
【００１７】次に、この実施例の動作の説明の前に、メ
モリトランジスタＴＭ１，ＴＭ２を形成する浮遊ゲート
を有する電界効果トランジスタの動作について図２
（Ａ）〜（Ｃ）を参照して説明する。なお、この電界効
果トランジスタの詳細は、電子情報通信学会技術研究報
告（ＩＣＤ９１−１３４）等に述べられている。
モリトランジスタＴＭ１，ＴＭ２を形成する浮遊ゲート
を有する電界効果トランジスタの動作について図２
（Ａ）〜（Ｃ）を参照して説明する。なお、この電界効
果トランジスタの詳細は、電子情報通信学会技術研究報
告（ＩＣＤ９１−１３４）等に述べられている。
【００１８】書込み，登録は、ゲートＧとドレインＤに
高電圧（例えば、ゲートＧにＶｐｐ＝１２Ｖ、ドレイン
ＤにＶｄ＝６Ｖ）を印加して、ドレイン接合付近で発生
したホットエレクトロンを浮遊ゲートに注入する事によ
って行う。電子が浮遊ゲートに蓄積されるとゲートＧか
らみたしきい電圧は高くなる。この記憶状態が記憶値
“０”（又は“１”）を格納している状態（書込み状
態）である。消去はソースＳに高電圧（例えば、Ｖｐｐ
＝１２Ｖ）を印加し、ゲートＧを接地電位ＧＮＤとする
事により、浮遊ゲート内の電子をトンネル効果を用いて
ソースＳに引き抜く事で行う。電子が浮遊ゲートから引
き抜かれるとゲートＧからみたしきい電圧は低くなり、
論理値“１”（又は“０”）を記憶している状態とな
る。消去されている状態は、“１”（“０”）を記憶し
ている状態である（未書込みの状態もほぼ同じ）。読出
し，検索はゲートＧに電源電圧Ｖｃｃ（例えば、５Ｖ）
を印加し、ドレインＤに約１Ｖを印加して行う。この時
に流れる電流の大小が、記憶情報“１”，“０”に対応
する。
高電圧（例えば、ゲートＧにＶｐｐ＝１２Ｖ、ドレイン
ＤにＶｄ＝６Ｖ）を印加して、ドレイン接合付近で発生
したホットエレクトロンを浮遊ゲートに注入する事によ
って行う。電子が浮遊ゲートに蓄積されるとゲートＧか
らみたしきい電圧は高くなる。この記憶状態が記憶値
“０”（又は“１”）を格納している状態（書込み状
態）である。消去はソースＳに高電圧（例えば、Ｖｐｐ
＝１２Ｖ）を印加し、ゲートＧを接地電位ＧＮＤとする
事により、浮遊ゲート内の電子をトンネル効果を用いて
ソースＳに引き抜く事で行う。電子が浮遊ゲートから引
き抜かれるとゲートＧからみたしきい電圧は低くなり、
論理値“１”（又は“０”）を記憶している状態とな
る。消去されている状態は、“１”（“０”）を記憶し
ている状態である（未書込みの状態もほぼ同じ）。読出
し，検索はゲートＧに電源電圧Ｖｃｃ（例えば、５Ｖ）
を印加し、ドレインＤに約１Ｖを印加して行う。この時
に流れる電流の大小が、記憶情報“１”，“０”に対応
する。
【００１９】次にこの実施例の動作について説明する。
【００２０】ワード線電圧発生回路３は、メモリトラン
ジスタＴＭ１，ＴＭ２のドレインに登録モード（書込み
動作）時に約６Ｖ、検索モード（読出し動作）時に約１
Ｖを印加するためのドレイン電圧Ｖｄを発生し、トラン
ジスタＴＰ３のソースに供給する。登録モード時の約６
Ｖ、あるいは消去検索モード時の約１Ｖのドレイン電圧
Ｖｄは、トランジスタＴＰ３を介してメモリトランジス
タＴＭ１，ＴＭ２のドレインに印加される。消去モード
時には、アクティブレベルの消去信号ＥＲが入力される
ので、トランジスタＴＰ３が非導通となる。このため、
メモリトランジスタＴＭ１，ＴＭ２のドレインは開放状
態になる。消去モード以外では消去信号ＥＲはインアク
ティブレベルであるのでトランジスタＴＰ３は導通状態
である。
ジスタＴＭ１，ＴＭ２のドレインに登録モード（書込み
動作）時に約６Ｖ、検索モード（読出し動作）時に約１
Ｖを印加するためのドレイン電圧Ｖｄを発生し、トラン
ジスタＴＰ３のソースに供給する。登録モード時の約６
Ｖ、あるいは消去検索モード時の約１Ｖのドレイン電圧
Ｖｄは、トランジスタＴＰ３を介してメモリトランジス
タＴＭ１，ＴＭ２のドレインに印加される。消去モード
時には、アクティブレベルの消去信号ＥＲが入力される
ので、トランジスタＴＰ３が非導通となる。このため、
メモリトランジスタＴＭ１，ＴＭ２のドレインは開放状
態になる。消去モード以外では消去信号ＥＲはインアク
ティブレベルであるのでトランジスタＴＰ３は導通状態
である。
【００２１】ビット線駆動回路２のゲート電圧発生回路
２１は、登録モード時に約１２Ｖの電圧を発生し、検索
モード時に約５Ｖの電圧を発生し、トランジスタＴＰ
１，ＴＰ２のソースに供給する。登録モード時に、この
約１２Ｖの電圧は、データ入力端子から供給される登録
データ（Ｄｗ１）が“０”の時にトランジスタＴＰ１を
介してメモリトランジスタＴＭ１のゲートに印加され
る。一方、登録データ（Ｄｗ１）が“１”の時はトラン
ジスタＴＰ２が導通し、メモリトランジスタＴＭ２のド
レインに約１２Ｖが印加される。検索モード時の約５Ｖ
の電圧は、データ入力端子に入力された検索データ（Ｄ
ｓ１）が“０”のときに、トランジスタＴＰ１を介して
メモリトランジスタＴＭ１のゲートに印加され、登録デ
ータ（Ｄｗ１）が“１”の時はトランジスタＴＰ２が導
通し、第２のメモリトランジスタＴＭ２のドレインに印
加される。消去モード時には、アクティブレベルの消去
信号ＥＲがインバータＩＶ２に入力されるので、論理ゲ
ートＧ１，Ｇ２の出力はデータ（ＤＷ１，Ｄｓ１）に関
係なく“１”となる。このため、トランジスタＴＮ１，
ＴＮ２が導通し、メモリトランジスタＴＭ１，ＴＭ２の
ゲートは接地電位点になる。
２１は、登録モード時に約１２Ｖの電圧を発生し、検索
モード時に約５Ｖの電圧を発生し、トランジスタＴＰ
１，ＴＰ２のソースに供給する。登録モード時に、この
約１２Ｖの電圧は、データ入力端子から供給される登録
データ（Ｄｗ１）が“０”の時にトランジスタＴＰ１を
介してメモリトランジスタＴＭ１のゲートに印加され
る。一方、登録データ（Ｄｗ１）が“１”の時はトラン
ジスタＴＰ２が導通し、メモリトランジスタＴＭ２のド
レインに約１２Ｖが印加される。検索モード時の約５Ｖ
の電圧は、データ入力端子に入力された検索データ（Ｄ
ｓ１）が“０”のときに、トランジスタＴＰ１を介して
メモリトランジスタＴＭ１のゲートに印加され、登録デ
ータ（Ｄｗ１）が“１”の時はトランジスタＴＰ２が導
通し、第２のメモリトランジスタＴＭ２のドレインに印
加される。消去モード時には、アクティブレベルの消去
信号ＥＲがインバータＩＶ２に入力されるので、論理ゲ
ートＧ１，Ｇ２の出力はデータ（ＤＷ１，Ｄｓ１）に関
係なく“１”となる。このため、トランジスタＴＮ１，
ＴＮ２が導通し、メモリトランジスタＴＭ１，ＴＭ２の
ゲートは接地電位点になる。
【００２２】消去回路４は、消去モード時にアクティブ
レベルの消去信号ＥＲによりトランジスタＴＰ４が導通
し、メモリトランジスタＴＭ１，ＴＭ２のソースに約１
２Ｖの電圧（Ｖｐｐ）を印加する。登録モード時にはア
クティブレベルの書込み信号ＷＲが入力され、トランジ
スタＴＮ３が導通し、メモリトランジスタＴＭ１，ＴＭ
２のソースを接地電位とする。検索モード時はトランジ
スタＴＮ４のみが導通する。
レベルの消去信号ＥＲによりトランジスタＴＰ４が導通
し、メモリトランジスタＴＭ１，ＴＭ２のソースに約１
２Ｖの電圧（Ｖｐｐ）を印加する。登録モード時にはア
クティブレベルの書込み信号ＷＲが入力され、トランジ
スタＴＮ３が導通し、メモリトランジスタＴＭ１，ＴＭ
２のソースを接地電位とする。検索モード時はトランジ
スタＴＮ４のみが導通する。
【００２３】一致検出回路５はカレントミラー型の電流
増幅器を構成する。この一致検出回路５は、検索モード
時にメモリトランジスタＴＭ１，ＴＭ２のソースからト
ランジスタＴＮ４を介して接地電位点へと流れ込む電流
を増幅して、一致検出信号ＥＤとして出力する。
増幅器を構成する。この一致検出回路５は、検索モード
時にメモリトランジスタＴＭ１，ＴＭ２のソースからト
ランジスタＴＮ４を介して接地電位点へと流れ込む電流
を増幅して、一致検出信号ＥＤとして出力する。
【００２４】この実施例の登録動作はメモリトランジス
タＴＭ１，ＴＭ２への書込み動作であり、検索動作はメ
モリトランジスタＴＭ１，ＴＭ２の読出し動作となる。
データ入力端子に“０”の登録データ（Ｄｗ１）を入力
して登録動作を行うと、ビット線ＢＬ１にのみ約１２
Ｖ、ワード線ＷＬ１に約６Ｖが印加され、メモリトラン
ジスタＴＭ１，ＴＭ２のソースが接地電位点になる。こ
のため、メモリトランジスタＴＭ１にのみ書込みがなさ
れ、このメモリトランジスタＴＭ１のしきい電圧が５Ｖ
以上に高められる。メモリトランジスタＴＭ２のしきい
電圧は、ゲートに１２Ｖが印加されないため、消去状態
の低いしきい電圧の１Ｖ程度を維持する。メモリセルＭ
Ｃのこの記憶状態は記憶データ“０”を記憶しているこ
とを示す。一方、“１”の登録データ（Ｄｗ１）が入力
されると、メモリトランジスタＴＭ２のみ書込まれ、そ
のしきい電圧が５Ｖ以上に高められる。メモリセルＭＣ
のこの記憶状態は記憶データ“１”を記憶していること
を示す。
タＴＭ１，ＴＭ２への書込み動作であり、検索動作はメ
モリトランジスタＴＭ１，ＴＭ２の読出し動作となる。
データ入力端子に“０”の登録データ（Ｄｗ１）を入力
して登録動作を行うと、ビット線ＢＬ１にのみ約１２
Ｖ、ワード線ＷＬ１に約６Ｖが印加され、メモリトラン
ジスタＴＭ１，ＴＭ２のソースが接地電位点になる。こ
のため、メモリトランジスタＴＭ１にのみ書込みがなさ
れ、このメモリトランジスタＴＭ１のしきい電圧が５Ｖ
以上に高められる。メモリトランジスタＴＭ２のしきい
電圧は、ゲートに１２Ｖが印加されないため、消去状態
の低いしきい電圧の１Ｖ程度を維持する。メモリセルＭ
Ｃのこの記憶状態は記憶データ“０”を記憶しているこ
とを示す。一方、“１”の登録データ（Ｄｗ１）が入力
されると、メモリトランジスタＴＭ２のみ書込まれ、そ
のしきい電圧が５Ｖ以上に高められる。メモリセルＭＣ
のこの記憶状態は記憶データ“１”を記憶していること
を示す。
【００２５】図３はこの実施例の検索動作説明図であ
る。記憶データ“０”は、メモリトランジスタＴＭ１の
しきい電圧が高く、ＴＭ２のしきい電圧が低い状態を示
す。また、記憶データ“１”は、メモリトランジスタＴ
Ｍ２のしきい電圧が高く、ＴＭ１のしきい電圧が低い状
態を示す。検索動作時に、“０”の検索データ（Ｄｓ
１）が入力されると、メモリトランジスタＴＭ１のゲー
トに約５Ｖの電圧が印加され、ＴＭ２には印加されな
い。“１”の検索データ（Ｄｓ１）が入力された場合に
は、メモリトランジスタＴＭ２のゲートにのみ５Ｖの電
圧が印加され、ＴＭ１には印加されない。
る。記憶データ“０”は、メモリトランジスタＴＭ１の
しきい電圧が高く、ＴＭ２のしきい電圧が低い状態を示
す。また、記憶データ“１”は、メモリトランジスタＴ
Ｍ２のしきい電圧が高く、ＴＭ１のしきい電圧が低い状
態を示す。検索動作時に、“０”の検索データ（Ｄｓ
１）が入力されると、メモリトランジスタＴＭ１のゲー
トに約５Ｖの電圧が印加され、ＴＭ２には印加されな
い。“１”の検索データ（Ｄｓ１）が入力された場合に
は、メモリトランジスタＴＭ２のゲートにのみ５Ｖの電
圧が印加され、ＴＭ１には印加されない。
【００２６】記憶データ“０”の記憶状態でワード線Ｗ
Ｌ１に約１Ｖを印加し、検索データ“０”が入力される
と、メモリトランジスタＴＭ１のゲートにのみ５Ｖが印
加されるがしきい電圧が高いのでメモリトランジスタＴ
Ｍ１の非導通（オフ）、０Ｖのゲート電圧が印加されて
いるＴＭ２も非導通（オフ）となる。このため、メモリ
セルＭＣにセル電流が流れない（×印）。この記憶状態
で検索データ“１”が入力されると、しきい電圧が低く
ゲートに５Ｖが印加されるメモリトランジスタＴＭ２が
導通する。このＴＭ２を介してメモリセルＭＣにセル電
流が流れる（○印）。
Ｌ１に約１Ｖを印加し、検索データ“０”が入力される
と、メモリトランジスタＴＭ１のゲートにのみ５Ｖが印
加されるがしきい電圧が高いのでメモリトランジスタＴ
Ｍ１の非導通（オフ）、０Ｖのゲート電圧が印加されて
いるＴＭ２も非導通（オフ）となる。このため、メモリ
セルＭＣにセル電流が流れない（×印）。この記憶状態
で検索データ“１”が入力されると、しきい電圧が低く
ゲートに５Ｖが印加されるメモリトランジスタＴＭ２が
導通する。このＴＭ２を介してメモリセルＭＣにセル電
流が流れる（○印）。
【００２７】記憶データ“１”の記憶状態でワード線Ｗ
Ｌ１に約１Ｖを印加し、検索データ“０”が入力される
と、メモリトランジスタＴＭ１のゲートにのみ５Ｖが印
加され、しきい電圧が低いメモリトランジスタＴＭ１が
導通（オン）、０Ｖのゲート電圧が印加されているＴＭ
２は非導通（オフ）となる。このため、メモリセルＭＣ
にセル電流が流れる（○印）。この記憶状態で検索デー
タ“１”が入力されると、ゲートに０Ｖが印加されるメ
モリトランジスタＴＭ１が非導通、ゲートに５Ｖが印加
されてもしきい電圧が高いメモリトランジスタＴＭ２は
非導通となる。このためメモリセルＭＣにセル電流が流
れない（×印）。
Ｌ１に約１Ｖを印加し、検索データ“０”が入力される
と、メモリトランジスタＴＭ１のゲートにのみ５Ｖが印
加され、しきい電圧が低いメモリトランジスタＴＭ１が
導通（オン）、０Ｖのゲート電圧が印加されているＴＭ
２は非導通（オフ）となる。このため、メモリセルＭＣ
にセル電流が流れる（○印）。この記憶状態で検索デー
タ“１”が入力されると、ゲートに０Ｖが印加されるメ
モリトランジスタＴＭ１が非導通、ゲートに５Ｖが印加
されてもしきい電圧が高いメモリトランジスタＴＭ２は
非導通となる。このためメモリセルＭＣにセル電流が流
れない（×印）。
【００２８】このように、メモリセルＭＣの記憶データ
に一致する検索データ（Ｄｓ１）が供給された場合には
セル電流が流れず、記憶データと異なる検索データ（Ｄ
ｓ１）が入力されるとセル電流が流れる。すなわち、セ
ル電流の大きさにより検索データ（Ｄｓ１）に一致する
記憶データが格納されているか否かを判断できる。
に一致する検索データ（Ｄｓ１）が供給された場合には
セル電流が流れず、記憶データと異なる検索データ（Ｄ
ｓ１）が入力されるとセル電流が流れる。すなわち、セ
ル電流の大きさにより検索データ（Ｄｓ１）に一致する
記憶データが格納されているか否かを判断できる。
【００２９】以上の説明では、メモリセルＭＣ内のメモ
リトランジスタＴＭ１，ＴＭ２のいずれか一方のみを書
込み状態とすることで登録動作を行っていた。しかし、
本発明では、“１”，“０”のデータを順次書込むこと
により、メモリトランジスタＴＭ１，ＴＭ２の両方を書
込み状態とすることも可能である。この場合、両メモリ
トランジスタＴＭ１，ＴＭ２のしきい電圧が５Ｖ以上に
高まり、検索データ（Ｄｓ１）に関わらず一致検出線
（ＥＤＬ１）に電流が流れず、「一致」を示す。この記
憶状態がドントケアの記憶状態であり、例えば一列のメ
モリセルＭＣのうちの所定のメモリセルをドントケア状
態で記憶させる事により、種々のビット長のデータ、す
なわち可変長データの登録検索が可能となる。また、メ
モリトランジスタＴＭ１，ＴＭ２を共に消去状態にして
おく事により、検索データに関わらず一致検出線に不一
致を示す電流が検索動作時に流れる。これは消去後の初
期状態であり、全てのワードで不一致を示す。
リトランジスタＴＭ１，ＴＭ２のいずれか一方のみを書
込み状態とすることで登録動作を行っていた。しかし、
本発明では、“１”，“０”のデータを順次書込むこと
により、メモリトランジスタＴＭ１，ＴＭ２の両方を書
込み状態とすることも可能である。この場合、両メモリ
トランジスタＴＭ１，ＴＭ２のしきい電圧が５Ｖ以上に
高まり、検索データ（Ｄｓ１）に関わらず一致検出線
（ＥＤＬ１）に電流が流れず、「一致」を示す。この記
憶状態がドントケアの記憶状態であり、例えば一列のメ
モリセルＭＣのうちの所定のメモリセルをドントケア状
態で記憶させる事により、種々のビット長のデータ、す
なわち可変長データの登録検索が可能となる。また、メ
モリトランジスタＴＭ１，ＴＭ２を共に消去状態にして
おく事により、検索データに関わらず一致検出線に不一
致を示す電流が検索動作時に流れる。これは消去後の初
期状態であり、全てのワードで不一致を示す。
【００３０】また、この実施例では一致検出回路５をメ
モリトランジスタＴＭ１，ＴＭ２のソース側に設けた
が、ドレイン側に設ける事も可能であり、メモリトラン
ジスタに流れる電流やドレイン電圧を検出できる種々の
構成が可能である。
モリトランジスタＴＭ１，ＴＭ２のソース側に設けた
が、ドレイン側に設ける事も可能であり、メモリトラン
ジスタに流れる電流やドレイン電圧を検出できる種々の
構成が可能である。
【００３１】
【発明の効果】以上説明したように本発明は、各メモリ
セルを、電気的に書込み消去可能な不揮発性のメモリト
ランジスタ２個で構成し、書込み（登録）モード時には
書込み用のデータのレベルに従ってこれらメモリトラン
ジスタの一方を書込み状態とし、検索モード時には検索
データのレベルに従って上記メモリトランジスタの一方
を活性化（ゲート電圧の印加）し、各メモリセル列それ
ぞれと対応接続する一致検出線を設けて対応メモリセル
列の活性化状態のメモリトランジスタのオン，オフ電流
を各メモリセル列ごとに検知する構成としたので、１ビ
ット当りの回路素子数，占有面積を大幅に低減すること
ができるため大容量化が容易となり、電源がオフとなっ
ても記憶内容が破壊されることなく、また検索データに
対しドントケアな状態とすることができるため、適用範
囲を拡大することができる効果がある。
セルを、電気的に書込み消去可能な不揮発性のメモリト
ランジスタ２個で構成し、書込み（登録）モード時には
書込み用のデータのレベルに従ってこれらメモリトラン
ジスタの一方を書込み状態とし、検索モード時には検索
データのレベルに従って上記メモリトランジスタの一方
を活性化（ゲート電圧の印加）し、各メモリセル列それ
ぞれと対応接続する一致検出線を設けて対応メモリセル
列の活性化状態のメモリトランジスタのオン，オフ電流
を各メモリセル列ごとに検知する構成としたので、１ビ
ット当りの回路素子数，占有面積を大幅に低減すること
ができるため大容量化が容易となり、電源がオフとなっ
ても記憶内容が破壊されることなく、また検索データに
対しドントケアな状態とすることができるため、適用範
囲を拡大することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例のメモリセルの動作を説
明するためのメモリトランジスタの各電極への印加電圧
を示す図である。
明するためのメモリトランジスタの各電極への印加電圧
を示す図である。
【図３】図１に示された実施例の検索動作説明図であ
る。
る。
【図４】従来の連想記憶装置の第１の例を示す回路図で
ある。
ある。
【図５】従来の連想記憶装置の第２の例を示す回路図で
ある。
ある。
１ メモリセルアレイ ２ ビット線駆動回路 ３ ワード線電圧発生回路 ４ 消去回路 ５，５ａ，５ｂ 一致検出回路 ２１ ゲート電圧発生回路 ２２ 論理ゲート回路 ＢＬ１１，ＢＬ１２，ＢＬ１，ＢＬ２ ビット線 ＥＤＬ１ 一致検出線 Ｇ１，Ｇ２ 論理ゲート ＩＶ１〜ＩＶ３，ＩＶ１１〜ＩＶ１４ インバータ ＭＣ，ＭＣａ メモリセル ＭＴ１，ＭＴ２ メモリトランジスタ ＭＷＬ マスクワード線 ＴＮ１〜ＴＮ７，ＴＮ１１〜ＴＮ２１，ＴＰ１〜ＴＰ
４，ＴＰ１１，ＴＰ１２トランジスタ ＷＬ１ ワード線
４，ＴＰ１１，ＴＰ１２トランジスタ ＷＬ１ ワード線
Claims (2)
- 【請求項１】 電気的に書込み消去可能な不揮発性の第
１及び第２のメモリトランジスタをそれぞれ備え行，列
マトリクス状に配列された複数のメモリセル、これら複
数のメモリセルの各列とそれぞれ対応して設けられ対応
する列の第１及び第２のメモリトランジスタそれぞれの
ソース，ドレインのうちの一方と接続する複数のワード
線、前記複数のメモリセルの各列とそれぞれ対応して設
けられ対応する列の第１及び第２のメモリトランジスタ
それぞれのソース，ドレインのうちの他方と接続する複
数の一致検出線、並びに前記複数のメモリセルの各行と
それぞれ対応して設けられ対応する行の第１のメモリト
ランジスタそれぞれのゲート及び第２のメモリトランジ
スタそれぞれのゲートと対応して接続する複数の対をな
す第１及び第２のビット線を備えたメモリセルアレイ
と、登録モード時には前記複数の対をなす第１及び第２
のビット線とそれぞれ対応する書込み用のデータのレベ
ルに従って対応する第１及び第２のビット線のうちの一
方に書込み用のゲート電圧を供給し、検索モード時には
前記複数の対をなす第１及び第２のビット線とそれぞれ
対応する検索データのレベルに従って対応する第１及び
第２のビット線のうちの一方に検索用のゲート電圧を供
給するビット線駆動回路と、前記複数のワード線のうち
の選択状態のワード線に前記登録モード及び検索モード
に応答したレベルの電圧を供給するワード線電圧発生回
路と、前記検索モード時に前記複数の一致検出線に流れ
る電流を各列ごとに検出して対応する列の各メモリセル
の記憶データと前記検索データとの一致，不一致を検出
する一致検出回路とを有することを特徴とする連想記憶
装置。 - 【請求項２】 検索データに対して一致，不一致が検出
可能な状態とするときには対応するメモリセルの第１及
び第２のメモリトランジスタのうちの一方を書込み用の
データに従って書込み状態とし、前記検索データに対し
てドントケア状態とするときには対応するメモリセルの
第１及び第２のメモリトランジスタ両方を書込み状態と
するようにする請求項１記載の連想記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220751A JP2605595B2 (ja) | 1993-09-06 | 1993-09-06 | 連想記憶装置 |
| US08/288,190 US5455784A (en) | 1993-08-09 | 1994-08-09 | Associative memory device with small memory cells selectively storing data bits and don't care bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220751A JP2605595B2 (ja) | 1993-09-06 | 1993-09-06 | 連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773683A true JPH0773683A (ja) | 1995-03-17 |
| JP2605595B2 JP2605595B2 (ja) | 1997-04-30 |
Family
ID=16755973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220751A Expired - Lifetime JP2605595B2 (ja) | 1993-08-09 | 1993-09-06 | 連想記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605595B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
| JPH02237063A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体メモリ |
| JPH05189980A (ja) * | 1992-01-10 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
-
1993
- 1993-09-06 JP JP5220751A patent/JP2605595B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
| JPH02237063A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体メモリ |
| JPH05189980A (ja) * | 1992-01-10 | 1993-07-30 | Kawasaki Steel Corp | 連想メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187150A (ja) * | 2010-01-14 | 2011-09-22 | Soitec Silicon On Insulator Technologies | ＳｅＯＩの連想メモリでデータを比較するデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2605595B2 (ja) | 1997-04-30 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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