JPH0278098A

JPH0278098A - 内容参照メモリセル

Info

Publication number: JPH0278098A
Application number: JP3542889A
Authority: JP
Inventors: Kiyotaka Watabe; 毅代登渡部; Takahisa Eimori; 貴尚栄森; Hideaki Arima; 有馬　秀明; Natsuo Ajika; 夏夫味香; Yuichi Nakajima; 裕一中島; Shinichi Sato; 真一佐藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-02-23
Filing date: 1989-02-15
Publication date: 1990-03-19
Anticipated expiration: 2012-04-23
Also published as: JP2603125B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明はメモリセルに関し、特に、内容参照メモリセ
ルの改善に関するものである。

［従来の技術］第２８図はＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏｆＳｏｌ
ｉｄ　　５ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓｖｏ１．５ｃ
−７，Ｎｏ、５，０ｃｔｏｂｅｒ１９７２、ｐｐ、３６
４−３６９に示された内容参照メモリセルを示す回路図
である。第１の絶縁ゲート型電界効果トランジスタＭｗ
＋（この場合、ｎ−ＭＯＳ）ランジスタとする）の第１
の導通端子は第１のビット線ＢＬに接続されており、制
御端子（ゲート）はワード線ＷＬに接続されている。

同様に、第２のｎ−ＭＯＳ）ランジスタＭｗ２の第１の
導通端子は第２のビット線ＢＬに接続されていて、ゲー
トはワード線ＷＬに接続されている。

第３のｎ−ＭＯＳ）ランジスタＭ、１の第１の導通端子
は第１のビット線ＢＬに接続されており、ゲートは第１
のトランジスタＭｗ１の第２の導通端子に接続されてい
る。同様に、第４のｎ　−ＭＯＳトランジスタＭ５２の
第１の導通端子は第２のビット線ＢＬに接続されていて
、ゲートは第２のトランジスタＭｗ２の第２の導通端子
に接続されている。

第５のｎ−ＭＯＳ）ランジスタＭＤの第１の導通端子は
第３と第４のトランジスタＭ、、、Ｍ。

２のそれぞれの第２の導通端子へ共通に接続されており
、ゲートと第２の導通端子は共通してマツチ線ＭＬに接
続されている。

以上のように構成されている従来の内容参照メモリセル
において、今、メモリセルはｎ−ＭＯＳトランジスタで
構成されているので、第１のビットＩＢＬを“Ｈ”レベ
ルとし、第２のビット線百りを“Ｌ°レベルにする。こ
のときワード線ＷＬが“Ｈ”レベルになれば第１のトラ
ンジスタＭｗ、がオンするので、″Ｈ°レベルにある第
１のビット線ＢＬから第３のトランジスタＭｇ、のゲー
トに正電荷が蓄積され、これによって第３のトランジス
タＭ８．もオン状態となる。他方、ワード線ＷＬのＨ”
　レベルによって第２のトランジスタＭＷｚもオンする
が、第４のトランジスタＭ。

２のゲートは″Ｌ″レベルにある第２のビット線ＢＬに
接続されるので、第４のトランジスタＭＳ２はオフ状態
となる。この状態でワード線ＷＬを“Ｌ”レベルにすれ
ば情報（データ）の書込みが完了したことになる。今、
この記憶状態をデータ論理“１”とする。

次に、記憶されているデータを検索する場合、マツチ線
ＭＬを“Ｈ“レベルにプリチャージし、ビット線対ＢＬ
、ＢＬに参照したいデータを与える。今、仮にその参照
データとして“１”を与えるとすれば、第１のビット線
ＢＬが“Ｈ”レベルにされ、第２のビット線ＢＬが“Ｌ
″レベルされる。このとき、マツチ線ＭＬが“Ｈ”　レ
ベルなので第５のトランジスタＭＤがオンするが、前述
の記憶状態“１”では第３と第４のトランジスタＭＳ　
、、Ｍ、２がそれぞれオン状態とオフ状態にあるので、
マツチ線ＭＬは第１のビット線ＢＬと接続されて第２の
ビット線ＢＬと遮断されることになる。しかし、第１の
ビット線ＢＬが′Ｈ″レベルであるので、マツチ線ＭＬ
の“Ｈ“レベルはそのまま維持される。すなわち、マツ
チ線ＭＬのプリチャージレベル“Ｈ″が維持されたこと
によって、記憶されているデータが参照データと一致し
ていることを知ることができる。

他方、参照データとして“０”を与えるとき、第１のビ
ット線ＢＬは“Ｌ＃レベルにされ、第２のビット線ＢＬ
は“Ｈ”レベルにされる。このとき、オン状態にある第
５のトランジスタＭＤと第３のトランジスタＭ５．を通
して、′Ｈ０レベルにあるマツチ線ＭＬから“Ｌ”レベ
ルにある第１のビット線ＢＬに電荷が引き抜かれるので
、フローティング状態にあるマツチ線ＭＬは′Ｌ＃レベ
ルとなる。すなわち、マツチ線ＭＬのプリチャージレベ
ル′Ｈ”が“Ｌ”に変化したことによって、記憶されて
いるデータが参照データと不一致であることを知ること
ができる。

第２９図は特開昭６３−３１０９１に示された内容参照
メモリセルを示す回路図である。このメモリセルにおい
て、第１の不揮発性メモリトランジスタＭＦ、（たとえ
ば、フローティングゲート型アバランシェトランジスタ
）の第１の導通端子はワード線ＷＬ／マツチ線ＭＬに接
続され、コントロールゲートは第１のビット線ＢＬに接
続されており、そして、第２の導通端子は接地されてい
る。対称的に、第２の不揮発性メモリトランジスタＭＦ
２の第１の導通端子はワード線ＷＬ／マツチ線ＭＬに接
続され、コントロールゲートは第２のビット線「てに接
続されており、そして、第２の導通端子は接地されてい
る。

第２９図の内容参照メモリセルにおいて、今仮に第１の
ビット線ＢＬを′Ｈ”レベルにして第２のビット線ＢＬ
を″Ｌ″レベルにし、そしてワード線ＷＬを“Ｈ″レベ
ルすれば、第１のフローティングゲート型アバランシェ
トランジスタＭＦ、においてアバランシェブレークダウ
ンによって生じた電子が′Ｈ″レベルにあるコントロー
ルゲートに向かって引き寄せられ、フローティングゲー
トに電子が注入される。その結果、第１のフローティン
グゲート型アバランシェトランジスタＭＦ１のしきい値
電圧ｖＴＨが高くなる。他方、第２のフローティングゲ
ート型アバランシェトランジスタＭＦ　２のコントロー
ルゲートは′Ｌ２レベルにあるので、フローティングゲ
ートへの電子の注入が生ぜず、しきい値電圧ｖＴＨは低
いままに保たれる。こうして、１対の不揮発性メモリト
ランジスタＭＦ　、とＭＦ　２へ情報を書込むことがで
きる。

このような書込まれたデータを参照する場合、マツチ線
ＭＬを“Ｈ“レベルにプリチャージし、たとえば第１の
ビット線ＢＬを“Ｈ°レベルにして第２のビット線「ニ
ーを“Ｌ”レベルにする。そのとき、第１の不揮発性メ
モリトランジスタＭＦ、は、そのしきい値電圧ＶＴＲが
高くなっているので導通しない。また、第２の不揮発性
メモリトランジスタＭＦ２は、そのしきい値電圧ＶＴ、
ｌが低いままであるが、コントロールゲートの電位が′
Ｌ”レベルになっているので導通しない。すなわち、第
１と第２の不揮発性メモリトランジスタがどちらも非導
通状態にあって、マツチ線ＭＬの″Ｈルベルが維持され
る。これによって、ビット線対ＢＬ、ＢＬに与えられた
内容参照データが、記憶されているデータと一致してい
ることがわかる。

逆に第１のビット線ＢＬを１Ｌ“レベルし、第２の°ビ
ット線「Ｔを“Ｈ“レベルにすれば、第２の不揮発性メ
モリトランジスタＭｆ　２が導通状態となる。したがっ
て、この第２の不揮発性メモリトランジスタＭＦ２を通
してマツチ線ＭＬから電荷が引き抜かれ、マツチ線ＭＬ
が“Ｌ”レベルに変化する。これによって、第１と第２
のビット線対ＢＬ、ＢＬに与えられた内容参照データが
、記憶されているデータと不一致であったことかわる。

［発明が解決しようとする課題］第２８図の内容参照メモリセルでは絶縁ゲート型電界効
果トランジスタのゲートに電荷を蓄えて記憶データを保
持させるので、再書込み（リフレッシュ）を行なう必要
があり、さらに電力が遮断されれば記憶データが失われ
るという課題がある。

他方、第２９図の内容参照メモリセルにおいては電力が
遮断されても記憶データは保持されるが、そのメモリセ
ルに記憶されたデータを直接ビット線対から読出すこと
ができない。すなわち、第２９図の内容参照メモリセル
はＲＡＭセル（ランダムアクセスメモリセル）として使
用することができないという課題がある。

以上のような先行技術の課題に鑑みみ、本発明の目的は
、電力が遮断されても記憶データが保持されかつそのデ
ータを直接ビット線対から読出すことができ、さらに消
費電力が小さく動作速度の速い内容参照メモリセルを提
供することである。

［課題を解決するための手段］本発明の１つの態様による内容参照メモリセルは、ビッ
ト線対の第１のビット線に接続された第１の導通端子、
ワード線に接続された制御端子。

および第２の導通端子を有する第１の絶縁ゲート型電界
効果トランジスタと一ビツト線対の第２のビット線に接
続された第１の導通端子、ワード線に接続された制御端
子、および第２の導通端子を有する第２の絶縁ゲート型
電界効果トランジスタと、；第１のビット線に接続され
た第１の導通端子、第２の絶縁ゲート型電界効果トラン
ジスタの第２の導通端子に接続された制御端子、および
第２の導通端子を有する第１の不揮発性メモリトランジ
スタと；第２のビット線に接続された第１の導通端子、
第１の絶縁ゲート型電界効果トランジスタの第２の導通
端子に接続された制御端子、および第２の導通端子を有
する第２の不揮発性メモリトランジスタと；第１と第２
の不揮発性メモリトランジスタのそれぞれの第２の導通
端子へ共通に接続された第１の導通端子、およびマツチ
線へ共通に接続された制御端子と第２の導通端子を有す
る第３の絶縁ゲート型電界効果トランジスタを含んでい
る。

本発明のもう１つの態様による内容参照メモリセルにお
いては、第１と第２の不揮発性メモリトランジスタの各
々の第１の導通端子はビット線対のうちの対応する１つ
に直接接続されているのではなくて、ワード線によって
導通制御される１つの絶縁ゲート型電界効果トランジス
タを介して接続されている。

本発明のさらにもう１つの態様による内容参照メモリセ
ルにおいては、１対のビット線のみならず１対のワード
線を備えており、１対の不揮発性メモリトランジスタに
記憶されたデータをビット線対からのみならずワード線
対からも読出すことができる。

本発明のさらにもう１つの態様による内容参照メモリセ
ルは、２つの不揮発性メモリトランジスタと４つの絶縁
ゲート型電界効果トランジスタからなる不揮発性ＳＲＡ
Ｍ（スタティックランダムアクセスメモリ）を備えてお
り、さらに、マツチ線と一定電位との間で直列に接続さ
れた第５および第６の絶縁ゲート型電界効果トランジス
タを６ｆ＆え、第５の絶縁ゲート型電界効果トランジス
タは第１のビット線に接続された制御端子を有し、かつ
第６の絶縁ゲート型電界効果トランジスタは不揮発性Ｓ
ＲＡＭセル内の１つのデータノードに接続された制御端
子を有しており、さらにまた、マツチ線と一定電位との
間で直列に接続された第７および第８の絶縁ゲート型電
界効果トランジスタを備え、第７の絶縁ゲート型電界効
果トランジスタは第２のビット線に接続された制御端子
を有し、かつ第８の絶縁ゲート型電界効果トランジスタ
は不揮発性ＳＲＡＭセル内のもう１つのデータノードに
接続された制御端子を有している。

本発明のさらにもう１つの態様による内容参照メモリセ
ルは、１対の不揮発性メモリトランジスタと４つの絶縁
ゲート型電界効果トランジスタからなるＳＲＡＭと：マ
ッチ線へ共通に接続された第１の導通端子と制御端子、
および第２の導通端子を有する第５の絶縁ゲート型電界
効果トランジスタと；第１と第２の導通端子、およびＳ
　ＲＡＭセル内の第１のデータノードに接続された制御
端子を有する第６の絶縁ゲート型電界効果トランジスタ
と；第１と第２の導通端子、および不揮発性ＳＲＡＭセ
ル内の第２のデータノードに接続された制御端子を有す
る第７の絶縁ゲート型電界効果トランジスタとを備え：
第６と第７の絶縁ゲート型電界効果トランジスタのそれ
ぞれの第１の導通端子は第５の絶縁ゲート型電界効果ト
ランジスタの第２の導通端子へ共通に接続されており、
第６と第７の絶縁ゲート型電界効果トランジスタのそれ
ぞれの第２の導通端子はビット線対のうちの互いに異な
るビット線に接続されている。

［作用］　　　゛本発明による内容参照メモリセルにおいては、不揮発性
メモリトランジスタが記憶データを保持するので、リフ
レッシュ動作が不要であって消費電力が小さくかつ動作
速度が速く、かつ電力が遮断されても記憶データが消失
しない。さらに、１対の不揮発性メモリトランジスタの
各々の導通端子がビット線対のうちの対応する１つへ電
気的に接続されるので、記憶されているデータを直接ビ
ット線対から読出すことができる。

［発明の実施例］第１図は本発明の一実施例による内容参照メモリセルを
示す回路図である。この図において、第１の絶縁ゲート
型電界効果トランジスタＭｗ。

（今の場合、ｎ−ＭＯＳトランジスタとする）の第１の
導通端子は第１のビット線ＢＬに接続されており、ゲー
トはワード線ＷＬに接続されている。

同様に、第２のｎ−ＭＯＳ）ランジスタＭ、□の第１の
導通端子は第２のビット線「１に接続されていて、ゲー
トはリード線ＷＬに接続されている。

第１の不揮発性メモリトランジスタとしてのフローティ
ングゲート型アバランシェトランジスタＭＦ　、の第１
の導通端子は第１のビット線ＢＬに接続されており、コ
ントロールゲートは第２のｎ−ＭＯＳ）ランジスタＭｗ
２の第２の導通端子に接続されている。同様に、第２の
フローティングゲート型アバランシェトランジスタＭｆ
　２の第１の導通端子は第２のビット線ＢＬに接続され
ていて、コントロールゲートは第１のｎ−ＭＯＳトラン
ジスタＭＷ１の第２の導通端子に接続されている。

第３のｎ−ＭＯＳ）ランジスタＭＤの第１の導通端子は
第１と第２のフローティングゲート型アバランシェトラ
ンジスタＭＦ１　、Ｍｌ　２のそれぞれの第２の導通端
子へ共通に接続されており、ゲートと第２の導通端子は
共通してマツチ線ＭＬに接続されている。

以上のように構成された内容参照メモリセルにおいて、
各信号線における“Ｈ“レベルは通常は５Ｖとされる。

しかし、データの書込時におけるマツチ線ＭＬにおいて
のみ、その“Ｈ″レベルドライバなどによって１０Ｖに
引上げられている。

Ｌ”レベルはいずれの場合もＯＶ　（ＧＮＤ電位）であ
るとする。

今、仮にデータ“１”を書込むために第１のビット線Ｂ
Ｌを“Ｈ”レベル（５Ｖ）とし、第２のビット線ＢＬを
“Ｌルベル（ＯＶ）にしたとする。このときワード線Ｗ
Ｌを″Ｈ＃レベル（５Ｖ）とし、マツチ線ＭＬを“Ｈ＃
レベル（ＩＯＶ）にすれば、フローティングゲート型ア
バランシェトランジスタＭＦ　２のソース書ドレイン間
でアバランシェブレイクダウンを生じ、フローティング
ゲートに電子が注入される。これによって、第２のフロ
ーティングゲート型アバランシェトランジスタＭｆ　２
は、そのしきい電圧ＶＴＨが高くなってオフ状態となる
。

第２図を参照して、この第２のフローティングゲート型
アバランシェトランジスタＭ「２の一例が断面図で示さ
れており、フローティングゲートに電子が注入される過
程が図解されている。このフローティングゲート型アバ
ランシェトランジスタにおいて、ｐ−３ｉ基板１の主面
には、それぞれソースとドレインになるｎ十拡散領域２
ａ、２ｂが形成されている。これらのソース２ａとドレ
イン２ｂは、絶縁層３にあけられたコンタクトホールを
介して、それぞれ第１と第２の導通端子として働くソー
ス電極５ａとドレイン電極５ｂに接続されている。ソー
ス・ドレイン間のチャンネル領域上の絶縁層領域３ａ内
にはフローティングゲート４が設けられており、さらに
その上に絶縁層を介してコントロールゲート６が設けら
れている。

第１の導通端子５ａは“Ｌ“レベル（ＯＶ）にある第２
のビット線ＢＬに接続されており、第２の導通端子らｂ
はオン状態の第３のｎ−ＭＯＳトランジスタＭＯを介し
て“Ｈ″レベルＩＯＶ）にあるマツチ線ＭＬに接続され
ている。すなわち、ドレイン電位Ｖｏ＝１０Ｖとなって
おり、ソース・ドレイン間の電位差は１０Ｖとなる。コ
ントロールゲート電極６はオン状態にある第１のｎ　−
ＭＯＳ）ランジスタＭｗ、を介して“Ｈ″レベル５ｖ）
に接続されている。すなわちゲート電位Ｖに−５Ｖであ
る。また、ｐ−３ｉ基板１はＧＮＤ電位にされている。

このとき、ソース書ドレイン間にアバランシェブレイク
ダウンが生じ、図中の矢印で示したように、正孔はｐ−
３ｉ基板１側に抜け、電子がフローティングゲート４内
に注入されて蓄積される。この蓄積された電子による電
界効果によって、このフローティングゲート型アバラン
シェトランジスタＭＦ２はそのしきい値電圧ｖＴＨが高
くなってオフ状態となるのである。

第１図に戻って、第１のフローティングゲート型アバラ
ンシェトランジスタＭＦ　、の第２の導通端子には第３
のｎ−ＭＯＳ）ランジスタＭ□を介してマツチ線ＭＬの
１０Ｖが印加されるが、第１の導通端子に第１のビット
線ＢＬの５■が接続されるので、ソース・ドレイン間の
電位差は５Ｖとなる。さらに、コントロールゲートには
第２のｎ−ＭＯＳトランジスタＭｗ２を介して第２のビ
ット線ＢＬのＯＶが接続されるので、第１のフローティ
ングゲート型アバランシェトランジスタＭＦ１において
は、電子のアバランシェ注入が生じず、オン状態を維持
する。

このように、第１と第２のフローティングゲート型アバ
ランシェトランジスタＭＦ　、、ＭＦ　２をそれぞれオ
ン状態とオフ状態にした後にワード線ＷＬを“Ｌ”レベ
ルにすれば、メモリセルにデータ“１”が書込まれたこ
とになる。但し、書込まれたデータの消去には紫外線を
用いる。

書込まれているデータを読出すとき、ビット線対ＢＬ、
ＢＬをディスチャージした後にマツチ線ＭＬを“Ｈ゛レ
ベルし、第３のｎ−ＭＯＳ）ランジスタＭＤをオン状態
にする。このとき、仮にデータ“１”が書込まれている
とすれば、“Ｈ“レベルにあるマツチ線ＭＬは、オン状
態にある第３のｎ−ＭＯ３ｈランジスタＭ。と第１のフ
ローティングゲート型アバランシェトランジスタＭ。

、を介して第１のビット線ＢＬに接続されるが、オフ状
態にある第２のフローティングゲート型アバランシェト
ランジスタＭＦ　２によって第２のビット線ＢＬからは
遮断されている。これによって、第１のビット線ＢＬの
みの電位が上昇し、ビット線対ＢＬ、ＢＬ間の電位差を
センスすることによってデータを読出すことができる。

記憶されているデータを検索する場合、マツチ線ＭＬを
“Ｈ＃レベルにプリチャージし、ビット線対ＢＬ、ＢＬ
に参照したいデータを与える。今、仮にその参照データ
として“１″を与えるとすれば、第１のビット線ＢＬが
′Ｈ”レベルにされ、第２のビット線ＢＬが“Ｌ“レベ
ルにされる。このとき、マツチ線ＭＬがプリチャージさ
れているので第３のｎ−ＭＯＳ）ランジスタＭＤがオン
するが、記憶されているデータが“１″であれば第１と
第２のフローティングゲート型アバランシェトランジス
タＭ、、、Ｍ、　２がそれぞれオン状態とオフ状態にあ
るので、マツチ線ＭＬは第１のビット線ＢＬに接続され
て第２のビット線ＢＬと遮断されることになる。しかし
、第１のビット線ＢＬが“Ｈ″レベルあるので、マツチ
線ＭＬの“Ｈ”　レベルはそのまま維持される。すなわ
ち、マツチ線ＭＬのプリチャージレベル“Ｈ＃が維持さ
れたことによって、記憶されているデータが参照データ
と一致していることを知ることができる。

また、もしデータ″１”が記憶されているときに参照デ
ータ″０°を与えれば、第１のビット線ＢＬが“Ｌ“レ
ベルで第２のビット線ＢＬが“Ｈ”レベルにされるので
、′Ｈ＃レベルにあるマツチ線ＭＬから第３のｎ−ＭＯ
Ｓ）ランジスタＭＯと第１のフローティングゲート型ア
バランシェトランジスタＭＦ、を通して第１のビット線
ＢＬに電荷が引き抜かれ、マツチ線ＭＬが“Ｌ”レベル
になる。マツチ線ＭＬの“Ｈ＃レベルがＬ”レベルに変
化したことによって、記憶されているデータが参照デー
タと不一致であったことを知ることができる。

このようなメモリセルを複数個含むメモリセルアレイに
おいて、成るビット線対ＢＬ、ＢＬの両方の線を“Ｈ”
レベルにすれば、記憶されているデータにかかわらずマ
ツチ線ＭＬの′Ｈ”レベルが維持されるので、このメモ
リビットはドントケア状態、すなわち無視して、他のメ
モリビットのデータのみを検索できることになる。

以上の実施例において、フローティングゲート型アバラ
ンシェトランジスタが記憶データを保持する例を述べた
が、このフローティングゲート型アバランシェトランジ
スタの代わりにＭＮＯＳ（ｍｅｔａｌ　　ｎ１ｔｒｉｄ
ｅ　　ｏｘｉｄｅ　　５ｉ１ｉｃｏｎ）型トランジスタ
を同等に用いることができる。

第３図はＭＮＯＳ型トランジスタの一例を示す断面図で
ある。第３図のＭＮＯＳ型トランジスタは第２図のフロ
ーティングゲート型アバランシェトランジスタに類似し
ているが、チャンネル領域上に酸化膜１０．窒化膜１１
およびコントロールゲート６が順次積層されている。こ
れらの層１０゜１１および６は絶縁膜７によって覆われ
ており、コントロールゲート６は絶縁膜７にあけられた
コンタクトホールを介°してゲート電極５ｃに接続され
ている。このＭＮＯＳ型トランジスタは酸化膜１０と窒
化膜１１の界面付近に電子を蓄積することができ、フロ
ーティングゲート型アバランシェトランジスタと同様に
動作させることができる。

第１図の実施例において、不揮発性メモリトランジスタ
Ｍ１　、、Ｍ、　２としてＦＬＯＴＯＸ　（フローティ
ングゲートトンネルオキサイド）型トランジスタをも用
いることができる。その場合、データの書込時はすべて
の“Ｈ”レベルをたとえば１０ｖとし、データの続出時
および検索時にはすベての“Ｈ”レベルをたとえば５ｖ
とすればよい。

また、ＦＬＯＴＯＸ型トランジスタに書込まれたデータ
は電気的に消去することができる。

第４図を参照して、ＦＬＯＴＯＸ型トランジスタの一例
が断面図で示されており、フローティングゲートに電子
が注入される過程が図解されている。このＦＬＯＴＯＸ
型トランジスタにおいて、ｐ−Ｓｔ基板１の主面には、
それぞれ第１と第２の導通端子として働く２つのｎ＋拡
散領域２ａ。

２ｂが形成されており、絶縁層３によって覆われている
。２つのｎ＋拡散領域２ａ、２ｂ間のチャンネル領域と
ｎ＋拡散領域２ａの上方に、絶縁層を介してフローティ
ングゲート４が設けられており、さらにその上に絶縁層
を介してコントロールゲート６が設けられている。第２
の導通端子２ｂに接続されるマツチ線ＭＬがフローティ
ング状態であって、第１の導通端子２ａに第２のビット
線ＢＬのＯＶが接続された状態において、コントロール
ゲート６に第１のビット線ＢＬの１０ｖが印加されれば
、極めて薄くされた絶縁層の領域３ｂを通して、電子が
矢印ｅで示したようにｎ＋拡散領域２ａからフローティ
ングゲート４内にトンネリングして蓄積される。この蓄
積された電子による電界効果によって、このＦＬＯＴＯ
Ｘ型トランジスタはそのしきい値電圧ＶＴＮが高くなっ
てオフ状態となるのである。

第５図と第６図は本発明の他の２つの実施例を示す回路
図である。これらの実施例によるメモリセルは、第１図
のメモリセルと全く等価な回路を有している。しかし、
これらのメモリセルを半導体装置として実現する場合に
、互いに交差する配線が実施例間で異なることになる。

集積回路のレイアウトにおいて、どの配線が交差するか
はチップ面積の大小に影響するので、場合に応じて上述
の実施例のうち適切なものを選択すればよい。

第７図は本発明のさらにもう１つの実施例を示す回路図
である。このメモリセルは第１図のメモリセルにおける
第１と第２のｎ−ＭＯＳ）ランジスタＭｙ　４．Ｍｙ　
２をそれぞれ第１と第２のｐ−ＭＯＳ）ランジスタＭｗ
、’、Ｍｗ２’　に置き換えたものである。したがって
、データを書込むときにワード線を″Ｌ＃レベル（Ｏｖ
）とし、読出時および検索時に“Ｈ”レベル（５Ｖ）と
してやれば、第１のメモリセルと同様に動作する。

第８図は本発明のさらにもう１つの実施例を示す回路図
である。このメモリセルは第１図のメモリセルに類似し
ているが、第１の不揮発性メモリトランジスタＭＦ　、
の第１の導通端子は直接第１のビット線ＢＬに接続され
ておらず、第１のｎ−ＭＯＳトランジスタＭｗ、を介し
て接続されている。同様に、第２の不揮発性メモリトラ
ンジスタＭｆ　２の第１の導通端子も直接第２のビット
線百りに接続されておらず、第２のｎ−ＭＯＳ）ランジ
スタＭＷ□を介して接続されている。第８図のメモリセ
ルと、ワード線ＷＬを′Ｈ２レベルにすることによって
第１図のメモリセルと同等に動作することが明らかであ
ろう。

第９図は本発明のさらにもう１つの実施例を示す回路図
である。第９図のメモリセルは第７図のメモリセルに類
似しているが、第１の不揮発性メモリトランジスタＭＦ
、の第１の導通端子はｐチャンネル型の第１のＭＯＳ）
ランジスタＭ、、’を介して第１のビット線ＢＬに接続
されており、第２の不揮発性メモリトランジスタＭＦ２
の第１の導通端子もｐチャンネル型の第２のＭＯＳトラ
ンジスタＭｗ２′を介して第２のビット線「Ｔに接続さ
れている。第９図のメモリトランジスタと、ワード線Ｗ
Ｌを′Ｌ”レベルにすることによって、第７図のメモリ
セルと同様に動作することが明らかであろう。

第１０図は本発明のさらにもう１つの実施例を示す回路
図である。このメモリセルは、第８図のメモリセルにお
ける第２のｎ−ＭＯＳトランジスタＭＷ□をｐ−ＭＯＳ
トランジスタＭｙ　２　’　に置き換えたものであり、
それに伴って、そのｐ−ＭＯＳトランジスタＭｗ２’の
ゲートが接続される第２のワード線ＷＬを備えている。

第１０図のメモリセルと、第２のワード線ＷＬを“Ｌ”
レベルにすることによって、第８図のメモリセルと同様
に動作することが明らかであろう。

第１１図は本発明のさらにもう１つの実施例を示す回路
図である。第１１図のメモリセルは第１０図のメモリセ
ルと類似しているが、第１の不揮発性メモリトランジス
タＭＦ＋の第１の導通端子が直接第１のビット線ＢＬに
接続されており、第２の不揮発性メモリトランジスタＭ
Ｆ　２の第１の導通端子も直接第２のビット線■に接続
されている。

第１２図は本発明のさらにもう１つの実施例を示す回路
図である。第１２図のメモリセルは第８図のメモリセル
に類似しているが、第２のｎ　−ＭＯＳトランジスタＭ
８□のゲート端子は第２のワード線ＷＬに接続されてい
る。また第１２図のメモリセルは、第１のワード線ＷＬ
に接続された第１の導通端子、第１のビット線ＢＬに接
続された制御端子、および第１の不揮発性メモリトラン
ジスタＭＦ　、の第１の導通端子に接続された第２の導
通端子を有する第４のｎ−ＭＯＳ）ランジスタＭＢ＋を
含み、かつ第２のワード線Ｗτに接続された第１の導通
端子、第２のビット線ＢＬに接続された制御端子、およ
び第２の不揮発性メモリトランジスタＭｆ　２の第１の
導通端子に接続された第２の導通端子を有する第５のｎ
−ＭＯＳ）ランジスタＭａ２を含んでいる。さらに、第
１２図のメモリセルは、第１と第２の不揮発性メモリト
ランジスタＭｆ　、、Ｍｆ　２の第２の導通端子へ共通
に接続された第１の導通端子、および第２のマツチ線Ｍ
Ｌ２へ共通に接続されたゲート端子と第２の導通端子を
有する第６のｎ−ＭＯＳトランジスタＭＤ　２を含んで
いる。

このような構造を有する第１２図のメモリセルにおいて
、第２のワード線Ｗτへ第１のワード線ＷＬと同じ信号
を与えれば、第８図のメモリセルと同°様に、ビット線
対ＢＬ、Ｂτから第１と第２の不揮発性メモリトランジ
スタＭＦ　、、ＭＦ　２へデータを書込みかつそこから
読出し得ることが理解されよう。また、ビット線対ＢＬ
、ＢＬへ内容参照データを与えれば、第１のマツチ線Ｍ
Ｌ、のプリチャージされた電位が変化するか否かによっ
て、記憶されているデータが参照データと一致している
か否かを判断できることも理解されよう。

ところで、第１２図のメモリセルにおいて、ビット線対
ＢＬ、ＢＬとワード線ＷＬ、ＷＬは互いに対称な関係に
あり、ワード線対ＷＬ、ＷＬからも第１と第２の不揮発
性メモリトランジスタＭ。

、、ＭＦＺ内へデータを書込むことができ、かつそこか
ら読出し得ることも理解されよう。また、ワード線対Ｗ
Ｌ、ＷＬへ内容参照データを与えるとき、プリチャージ
された第２のマツチ線ＭＬ２の電位が変化するか否かに
よって、記憶されているデータが参照データと一致して
いるか否かを知り得ることも理解されよう。

第１３図は本発明のさらにもう１つの実施例を示す回路
図である。第１３図のメモリセルは第１２図のメモリセ
ルと類似しているが、第１と第２のｎ−ＭＯＳ）ランジ
スタＭｗ）、Ｍｙ　２および第４と第５のｎ−ＭＯＳ）
ランジスタＭＢ、、ＭＢ２がそれぞれｐ−ＭＯＳトラン
ジスタＭ　Ｗ　＋　’　＋ＭＷ□’、ＭＢ、’、および
Ｍ８２′に置き換えられている。第１３図のメモリセル
においてと、ワード線対ＷＬ、Ｗ丁またはビット線対Ｂ
Ｌ、ＢＬへ適切な信号電位を与えることによって、第１
２図のメモリセルと同様な動作がなされ得ることが理解
されよう。

第１４図は本発明のさらにもう１つの実施例を示す回路
図である。この内容参照メモリセルはＩＢＭ　　Ｔｅｃ
ｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒｅ　　Ｂｕｌｌ’
ｅｔｉｎ、Ｖｏｌ、２６．Ｎｏ、１゜Ｊｕｎｅ　　１９
８３．Ｉ）ｐ、１９１−１９２に示された不揮発性ＳＲ
ＡＭセル１００を含んでいる。

この不揮発性ＳＲＡＭセル１００において、第１のｎ−
ＭＯＳ）ランジスタＴ１の第１の導通端子は第１のビッ
ト線ＢＬに接続されており、ゲートはワード線ＷＬに接
続され、第２の導通端子は第１のデータノードＮ１に接
続されている。第１の不揮発性メモリトランジスタＴＦ
１の第１の導通端子は第１のデータノードＮ１に接続さ
れ、コントロールゲートはプログラミング線Ｖｐに接続
されており、そして第２の導通端子は電源線ＶＤに接続
されている。同様に、第２のｎ−ＭＯＳ）うンジスタＴ
２の第１の導通端子は第２のビット線ＢＬに接続され、
ゲートはワード線ＷＬに接続されており、第２の導通端
子は第２のデータノードＮ２に接続されている。第２の
不揮発性メモリトランジスタＴＦ２の第１の導通端子は
第２のデータノードＮ２に接続され、コントロールゲー
トはプログラミング線ＶＰに接続されており、そして第
２の導通端子は電源線Ｖ、に接続されている。

さらに、第３のｎ−ＭＯＳ）ランジスタＴ３の第１の導
通端子は第１のデータノードＮ１に接続され、ゲートは
第２のデータノードＮ２に接続されており、そして第２
の導通端子は接地線に接続されている。また、第４のｎ
−ＭＯＳトランジスタＴ４の第１の導通端子は第２のデ
ータノードＮ２に接続されており、ゲートは第１のデー
タノード、　　　Ｎｌに接続され、そして第１の導通端
子は接地線に接続されている。

第１５図はＳＲＡＭセル１００における不揮発性メモリ
トランジスタＴＦＩ、ＴＦ２として用い得るＦＬＯＴＯ
Ｘ型トランジスタの断面図を概略的に示している。第１
５図のＦＬＯＴＯＸ型トランジスタは第４図のものと類
似しているが、フローティングゲート４と基板１との間
に薄くされた絶縁層領域３ｂを有しておらず、その代わ
りに、フローティングゲート４とコントロールゲート６
との間に薄くされた絶縁層の領域３ｃを有している。

不揮発性ＳＲＡＭセル１００における通常の書込みや読
出しの動作において、ＦＬＯＴＯＸ型トランジスタＴＦ
Ｉ、ＴＦ２はそれらのフローティングゲートが帯電して
おらず、通常のデプレッション負荷として働く。それら
の負荷トランジスタＴＦＩ、ＴＦ２のコントロールゲー
トは接地電位（ＯＶ）にされている。しかし、電力遮断
が差し迫ったとき、通常は５ｖである電源電圧ｖ０がプ
ログラミング電位の約１５Ｖに上昇する。今仮に、第１
のデータノードＮ１が“Ｈ°レベル（５Ｖ）であって、
第２のデータノードＮ２が“Ｌ”レベル（ＯＶ）にある
とすれば、第１のＦＬＯＴＯＸ型トランジスタＴＦＩの
プログラミングゲート６からフローティングゲート４内
へ電子が注入され、そのフローティングゲート４は負に
帯電する。他方、第２のデータノードＮ２は接地電位に
あるので、第２のＦＬＯＴＯＸ型トランジスタＴＦ２の
フローディングゲートへは電子の注入が生じず、通常の
中性状態にある。これによって、データは第１と第２の
ＦＬＴＯＸ型トランジスタＴＩ、　Ｔ２のフローティン
グゲートに不揮発的に保持される。

電力が復帰したとき、まずワード線ＷＬを“Ｈ”レベル
にしかつビット線対ＢＬ、ＢＬを“Ｌ”レベルにするこ
とによって、第１と第２のデータノードＮ１とＮ２が“
Ｌ″レベルされる。次に、電源線ｖ０とプログラミング
線Ｖｐの両方を１５Ｖに上昇させる。第１のＦＬＴＯＸ
型トランジスタＴＦＩは、そのフローティングゲートが
負に帯電しているので非導通状態になる傾向にある。他
方、第２のＦＬＴＯＸ型トランジスタＴＦ２は、そのフ
ローティングゲートが中性状態にあるので、導通状態と
なる傾向にある。したがって、第１のデータノードＮ１
は接地電位に留まり、第２のデータノードＮ２はプログ
ラミング電位に向けて帯電する。こうして、電力遮断前
に第１と第２のデータノードＮ１，２に蓄えられていた
データと逆のデータが蓄えられる。そして電源電圧ｖｏ
が５Ｖに戻され、第１のＦＬＯＴＯＸ型トランジスタＴ
１のフローティングゲート４からプログラミングゲート
６へ電子が引抜かれ、そのフローティングゲートは中性
状態に戻る。その後に、プログラミング線ＶＦが接地電
位に戻される。これによって、不揮発性ＳＲＯＭセル１
００は通常の読出し書込みが可能となる。なお、電力復
帰後に第１と第２のデータノードＮｌ、Ｎ２に蓄えられ
た反転デー夕は、−度読出してインバータを介して再書
込みすることによって、容易に元のデータに戻すことが
できる。

第１４図の内容参照メモリセルは、不揮発性ＳＲＡＭセ
ル１００に加えて４つのｎ−ＭＯＳ）ランジスタＴ５−
７８からなる内容参照回路２００をさらに含んでいる。

第５のｎ−ＭＯＳ）ランジスタＴ５の第１の導通端子は
マ・ツチ線ＭＬに接続されており、ゲートは第１のビッ
ト線ＢＬに接続されている。第６のｎ−ＭＯＳトランジ
スタＴ６の第１の導通端子は第５のｎ−ＭＯＳ）ランジ
スタＴ５の第２の導通端子に接続され、ゲートは第２の
データノードＮ２に接続されており、そして第２の導通
端子は接地線に接続されている。対称的に、第７のｎ−
ＭＯＳ）ランジスタＴ７の第１の導通端子はマツチＩＭ
Ｌに接続され、ゲートは第２のビット線■に接続されて
いる。第８のｎ−ＭＯＳトランジスタＴ８の第１の導通
端子は第７のｎ−ＭＯＳ）ランジスタＴ７の第２の導通
端子に接続され、ゲートは第１のデータノードＮ１に接
続されており、そして第２の導通端子は接地線に接続さ
れている。

以上のように構成された内容参照メモリセルにおいて検
索動作を行なう場合、まずビット線対ＢＬ、Ｂτを“Ｌ
”　レベルにプリディスチャージし、第５と第７のｎ−
ＭＯＳ）ランジスタＴ５．　Ｔ７を非導通状態にして、
その後にマツチ線ＭＬをプリチャージする。今、仮にＳ
ＲＡＭセル１００に記憶されているデータを“１″とす
る。すなわち、第１のデータノードＮ１が“Ｈ”レベル
であって、第２のデータノードＮ２が“Ｌ°レベルであ
るとすれば、第６のｎ−ＭＯＳ）ランジスタＴ６は非導
通状態であって、第８のｎ−ＭＯＳトランジスタＴ８は
導通状態となっている。そこで、ビット線対ＢＬ、百τ
−に“１”の参照データ（すなわち、“Ｈ＃レベルのＢ
Ｌ、　　“Ｌ″レベルＢＬ）を与えれば、第５のｎ−Ｍ
ＯＳ）ランジスタＴ５が導通状態となって、第７のｎ−
ＭＯＳ）ランジスタＴ７が非導通状態となる。すなわち
、第６のｎ　−ＭＯＳトランジスタＴ６と第７のｎ−Ｍ
ＯＳ）ランジスタＴ７が非導通状態であるので、プリチ
ャージされたマツチ線の電位が維持される。これによっ
て、ビット線対ＢＬ、ＢＬに与えられた参照データがＳ
ＲＡＭセル１００内に記憶されたデータと一致している
ことがわかる。

逆に、ビット線対ＢＬ、Ｂ丁に“０”の参照データ（す
なわち、“Ｌ”レベルのＢＬ、　　“Ｈ”レベルのＢＬ
）を与えれば、第５のｎ−ＭＯＳ）ランジスタＴ５が非
導通状態となり、第７のｎ　−ＭＯＳトランジスタＴ７
が導通状態となる。すなわち、第７と第８のｎ−ＭＯＳ
）ランジスタＴ７゜Ｔ８の双方が導通状態となるので、
マツチ線ＭＬから接地線へ電荷が引抜かれ、マツチ線Ｍ
Ｌは接地電位となる。これによって、ビット線対ＢＬ。

ＢＬに与えられた参照データがＳＲＡＭセル１００内に
記憶されたデータと不一致であったことがわかる。

ところで、第１４図の内容参照メモリセルにおいて、ビ
ット線対ＢＬ、ＢＬに内容参照データが与えられている
とき、第５と第７のｎ−ＭＯＳ）ランジスタＴ５．Ｔ７
のいずれか一方が必ず導通状態となっている。したがっ
て、参照データと記憶されているデータが一致した場合
においてと、第５と第６のｎ−ＭＯＳ）ランジスタＴ５
．　Ｔ６の間に形成される寄生容量１２または第７と第
８のｎ−ＭＯＳ）ランジスタＴ７．Ｔ８の間に形成され
る寄生容量１３のいずれかへ、プリチャージされたマツ
チ線ＭＬの電荷の一部が流入する。したがって、マツチ
線ＭＬの電位が低下し、内容参照のエラーを生じるおそ
れがある。

第１６図は本発明のさらにもう１つの実施例を示す回路
図である。第１６図のメモリセルは第１４図のメモリセ
ルに類似しているが、第５のｎ　−ＭＯＳトランジスタ
７１５ａのゲートが第２のデータノードＮ２に接続され
ており、第６のｎ−ＭＯＳトランジスタＴ６のゲートが
第１のビット線ＢＬに接続されている。また対称的に、
第７のｎ−ＭＯＳトランジスタＴ７ａのゲートが第１の
データノードＮ１に接続されており、第８のｎ　−ＭＯ
Ｓトランジスタ７８ａのゲートが第２のビット線Ｙτに
接続されている。第１６図のメモリセルにおいてデータ
“１ｍが記憶されている場合（すなわち、“Ｈルーベル
のデータノードＮｌ、　　“Ｌ“レベルのデータノード
Ｎ２）、第７のｎ−ＭＯＳトランジスタＴ７ａが導通状
態となっているので、マツチ線ＭＬをプリチャージする
間に寄生容量１３も同時にプリチャージされることにな
る。したかって、ビット線ＢＬ、Ｂτに与えられた参照
データがＳＲＡＭセル１００内に記憶されたデータと一
致していたときにマツチ線ＭＬからさらに寄生容量１３
へ電荷が流入することはない。すなわち、データが一致
したときにマツチ線ＭＬの電位の部分的な低下が生じず
、内容参照の誤動作が防止される。

第１７図は本発明のさらにもう１つ実施例を示す回路図
である。第１７図のメモリセルは第１４図のメモリセル
と類似しているが、ＳＲＡＭセル１００内の第１と第２
のトランスファゲートＴ１’、Ｔ２’がｐ−ＭＯＳトラ
ンジスタで構成されている。また、第５ないし第８のＭ
ＯＳトランジスタＴ５’　−Ｔ８’　　もｐチャンネル
型である。第１７図のメモリセルにおいて、トランスフ
ァゲートＴｌ’　、Ｔ２’を活性化するためにはワード
線ＷＬを′Ｌ”レベルにすればよいことが理解されよう
。また、内容参照動作をさせる場合、マツチ線ＭＬは接
地電位にブリディスチャージされ、第６と第８のＭＯＳ
トランジスタＴ６’　、Ｔ８’の第２の導通端子は電源
電圧ＶＣＣに接続されている。したがって、第１７図の
メモリセルも第１４図のメモリセルと同様に動作し得る
ことが理解されよう。

第１８図は本発明のさらにもう１つの実施例を示す回路
図である。第１８図のメモリセルは第１６図のメモリセ
ルに類似しているが、第１と第２のトランスファゲート
ＴＩ’　、Ｔ２’がｐ　−ＭＯＳトランジスタで構成さ
れており、第５ないし第８のＭＯＳ）ランジスタＴ５’
　−Ｔ８’　　もｐチャンネル型である。第１８図のメ
モリセルも第１６図のメモリセルと同様に動作させ得る
ことが理解されよう。

ところで、ＳＲＡＭセル１００内の１対のトランスファ
ゲートがｎチャンネル型のＭＯＳトランジスタで構成さ
れている場合、それらのトランジスタのバックゲート効
果を考慮すれば、読出し後のビット線ＢＬ、ＢＬ間に大
きな電位差を得るためには、読出し開始前にビット線対
ＢＬ、ＢＬを電源電位′Ｈ”レベルにプリチャージして
おくことが望ましい。逆に、１対のトランスファゲート
がｐチャンネル型のＭＯＳトランジスタで構成されてい
る場合、読出し後にビット線対ＢＬ、　　ＢＬの間に大
きな電位差を得るためには、読出し開始前にビット線対
ＢＬ、ＢＬがブリディスチャージされていることが望ま
しい。一方、内容参照回路２００内においてビット線に
よって導通状態が制御される１対のＭＯＳトランジスタ
がｎチャンネル型とのき、内容参照開始前にはビット線
対ＢＬ。

ＢＬが接地電位にブリディスチャージされていなければ
ならない。なぜならば、内容参照開始前にプリチャージ
されたマツチ線ＭＬの電位を維持しなければならないか
らである。逆に、ビット線対ＢＬ、ＢＬによって導通状
態が制御されるこれら１対のＭＯＳトランジスタがｐチ
ャンネル型である場合、内容参照開始前にはビット線対
ＢＬ、ＢＬを“Ｈ″レベルプリチャージしなければなら
ない。なぜならば、内容参照開始前にブリディスチャー
ジされたマツチ線ＭＬの電位を維持しなければならない
からである。

すなわち、ＳＲＡＭセル１００内の１対のトランスファ
ゲートのＭＯＳトランジスタと内容参照回路２００内に
おいてビット線において導通状態が制御される１対のＭ
ＯＳ）ランジスタとがどちらもｎチャンネル型である場
合、データの読出し時にはビット線対をプリチャージし
なければならず、内容参照動作時にはビット線対をブリ
ディスチャージしなければならない。逆に、ＳＲＡＭセ
ル１００内の１対のトランスファゲートのＭＯＳトラン
ジスタと内容参照回路２００内においてビット線対ＢＬ
、Ｂτによって導通状態が制御される１対のＭＯＳトラ
ンジスタとがいずれもｐチャンネル型である場合、デー
タ読出し時にはビット線対ＢＬ、ＢＬがブリディスチャ
ージされ、内容参照動作時にはプリチャージされなけれ
ばならない。

第１９図は本発明のさらにもう１つの実施例を示す回路
図である。第１９図のメモリセルは第１８図のメモリセ
ルに類似しているが、ＳＲＡＭセル１００内の１対のト
ランスファゲートＴＩ、Ｔ２がｎチャンネル型のＭＯＳ
）ランジスタで構成されている。一方、内容参照回路内
の４つのＭＯＳトランジスタはｐチャンネル型である。

したがって、この内容参照メモリセルにおいて、データ
を読出すときはビット線対ＢＬ、ＢＬがプリチャージさ
れ、内容参照時においてもビット線対ＢＬ。

１丁はプリチャージされる。すなわち、動作モードの変
化に応じてビット線対ＢＬ、ＢＬのプリチャージとプリ
ディスチャージを繰返す必要がなく、消費電力の削減お
よび動作速度の改善をもたらすことができる。

第２０図は本発明のさらにもう１つの実施例を示す回路
図である。第２０図のメモリセルは第１９図のメモリセ
ルと類似しているが、第５と第７のＭＯＳトランジスタ
Ｔ５ｂ、Ｔ７ｂがｎチャンネル型である。そのことに伴
って、第５のＭＯＳトランジスタＴ５ｂのゲートは第１
のデータノードＮ１に接続され、第７のＭＯＳトランジ
スタＴ７ｂのゲートは第２のデータノードＮ２に接続さ
れている。第２０図のメモリセルも第１９図のメモリセ
ルと同様に動作することが理解されよう。

第２１図は本発明のさらにもう１つの実施例を示す回路
図である。第２１図のメモリセルは第１６図のメモリセ
ルと類似しているが、ＳＲＡＭセル１００内の１対のト
ランスファゲートＴ１′。

Ｔ２’がｐチャンネル型のＭＯＳ）ランジスタで構成さ
れている。第２１図のメモリセルも第１６図のメモリセ
ルと同様に動作させ得ることが理解されよう。

第２２図は本発明のさらにもう１つの実施例を示す回路
図である。第２２図のメモリセルにおいては、第５と第
７のＭＯＳトランジスタＴ５ｂ’。

Ｔ７ｂ’がｐチャンネル型である。それに伴って、第５
のＭＯＳ）ランジスタＴ５ｂ’のゲートが第１のデータ
ノードＮ１に接続され、第７のＭＯＳトランジスタＴ７
ｂ’のゲートが第２のデータノードＮ２に接続されてい
る。第２２図のメモリセルも第２１図のメモリセルと同
様に動作させ得ることが理解されよう。

第２３図は本発明のさらにもう１つの実施例を示す回路
図である。第２３図のメモリセルにおいては、内容参照
回路２００がわずか３つのＭＯＳトランジスタで構成さ
れている。すなわち、第５のｎ−ＭＯ３ｈランジスタＴ
５ｃの第１の導通端子とゲートが共通してマツチ線ＭＬ
に接続されており、その第２の導通端子は第６と第７の
ｎ　−ＭＯＳトランジスタＴ６ｃ、Ｔ７ｃの第１の導通
端子へ共通に接続されている。第６のｎ−ＭＯＳトラン
ジスタＴ６ｃのゲートは第１のデータノードＮ１に接続
されており、第２の導通端子は第１のビット線ＢＬに接
続されている。第７のｎ　−ＭＯＳトランジスタＴ７ｃ
のゲートは第２のデータノードＮ２に接続されており、
第２の導通端子は第２のビット線ＢＬに接続されている
。

このメモリセルにおいて１対のトランスファゲートＴｌ
、Ｔ２はｎＭＯｓ）ランジスタで構成されているので、
データの読出し開始前にビット線対ＢＬ、ＢＬをプリチ
ャージすることが望ましい。

一方、内容参照時において、今仮に“１″のデータ（“
ＨルーベルのノードＮｌ、　　”Ｌ’　レベルのノード
Ｎ２）が蓄えられているとすれば、第６のｎ−Ｍ、Ｏ８
）ランジスタＴ６ｃが導通状態にあり、第７のｎ−ＭＯ
Ｓ）ランジスタＴ７ｃが非導通状、態にある。したがっ
て、内容参照開始前において、ビット線対ＢＬ、ＢＬは
読出し開始前と同様にプリチャージすればよい。すなわ
ち、ビット線対ＢＬ、ＢＬを動作モードに応じてプリチ
ャージとプリディスチャージを切換える必要がない。し
たがって、消費電力の削減と動作速度の改善を図ること
ができる。

内容参照時においてビット線対ＢＬ、ＢＬがプリチャー
ジされた後に、マツチ線ＭＬをプリチャージする。今仮
にビット線対ＢＬ、ＢＬへ１゛の参゛照データ（“Ｈ°
レベルのＢＬ、　　“Ｌ″レベルＢＬ）を与えれば、第
６のｎ−ＭＯＳ）ランジスタＴ６ｃは導通状態にあるが
、第１のビット線ＢＬが“Ｈ”レベルにあるので、マツ
チ線ＭＬのプリチャージされた電位が保持される。これ
によって、内容参照データと記憶されていたデータが一
致していることがわかる。

一方、参照データ“０″を与えれば、第１のビット線Ｂ
Ｌが“Ｌ”　レベルになるので、マツチ線ＭＬから第５
と第６のｎ−ＭＯＳ）ランジスタＴ５ｃ、Ｔ６ｃを介し
て第１のビット線ＢＬへ電荷が引抜かれる。これによっ
て、マツチ線ＭＬの電位が低下し、内容参照データが記
憶されているデータと不一致であったことがわがる。

第２４図は本発明のさらにもう１つの実施例を示す回路
図である。第２４図のメモリセルは第２°３図のメモリ
セルと類似しているが、１対のトランスファゲートＴＩ
’　、Ｔ２’がｎ−ＭＯＳ）ランジスタで構成されてお
り、さらに内容参照回路内の３つのＭＯＳトランジスタ
Ｔ５ｃ’　、Ｔ６ｃ’　、Ｔ７ｃ’がｐチャンネル型で
ある。このメモリセルにおいては、読出し時にビット線
対ＢＬ。

ＢＬをブリディスチャージしてワード線ＷＬを“Ｌ”レ
ベルにすればよい。また、内容参照開始前には、ビット
線対ＢＬ、ＢＬをブリディスチャージしてマツチ線ＭＬ
を”Ｌルベルにすればよいことが理解されよう。すなわ
ち、第２４図のメモリセルにおいてと、動作モードに応
じてビット線対ＢＬ、ＢＬのプリチャージとブリディス
チャージを切換える必要がない。

第２５図は本発明のさらにもう１つの実施例を示す回路
図である。第２５図のメモリセルは第２３図のメモリセ
ルと類似しているが、内容参照回路２００内の３つのＭ
ＯＳトランジスタＴ５ｃ’　。

Ｔ６ｃ’　、Ｔ７ｃ’　のみがｐチャンネル型である。

このメモリセルにおいては、読出し開始前にはビット線
対ＢＬ、ＢＬをプリチャージすることが望ましいが、内
容参照開始前にはビット線対ＢＬ。

ＢＬをブリディスチャージしなければならないことが理
解されよう。したがって、第２５図のメモリセルにおい
ては、動作モードに応じてビット線対ＢＬ、ＢＬのプリ
チャージとブリディスチャージを切換えねばならず、第
２３図のメモリセルと比べて消費電力と動作速度の観点
において若干不利である。

第２６図は本発明のさらにもう１つの実施例を示す回路
図である。第２６図のメモリセルは第２３図のメモリセ
ルと類似しているが、第６と第７のＭＯＳトランジスタ
Ｔ６ｄ’　、Ｔ７ｄ’がｐチャンネル型である。このこ
とに伴って、第６のＭＯＳトランジスタＴ６ｄ’の第２
の導通端子は第２のビット線ＢＬに接続されており、第
７のＭＯＳトランジスタＴ７ｄ’の第２の導通端子が第
１のビット線ＢＬに接続されている。このメモリセルに
おいては、データの読出し前にはビット線対ＢＬ、ＢＬ
をプリチャージすることが望ましく、内容参照開始前に
はビット線対ＢＬ、ＢＬをプリチャージしなければなら
ないことが理解されよう。

すなわち、第２６図のメモリセルにおいては、第２３図
のメモリセルにおけると同様に、動作モードに応じてビ
ット線対ＢＬ、ＢＬのプリチャージとブリディスチャー
ジを切換える必要がない。

第２７図は本発明のさらにもう１つの実施例を示す回路
図である。第２７図のメモリセルは第２４図のメモリセ
ルと類似しているが、第６と第７のＭＯＳトランジスタ
Ｔ６ｄ、Ｔ７ｄがｎチャンネル型である。そのことに伴
って、第６のＭＯＳトランジスタＴ６ｄの第２の導通端
子は第２のビット線ＢＬに接続されており、第７のＭｏ
ｓトランジスタＴ７ｄの第２のビット線は第１のビット
線ＢＬに接続されている。このメモリセルにおいては、
データの読出し前にはビット線対ＢＬ、ＢＬをブリディ
スチャージすることが望ましく、内容参照開始前にはビ
ット線対ＢＬ、Ｂτをブリディスチャージしなければな
らないことが理解されよう。すなわち、このメモリセル
においてと、第２４図のメモリセルにおけると同様に、
動作モードに応じてビット線対ＢＬ、ＢＬのプリチャー
ジとブリディスチャージを切換える必要がない。

以上の実施例において示されたメモリセルにおいて、書
込みの際のビット線電圧を可変にしたり、書込み時間を
可変にすることによってメモリセルごとの重みづけを行
なうことができ、それによって曖昧さを許す連想システ
ムに適したメモリセルにすることが可能である。

［発明の効果］以上のように、本発明によれば、電力が遮断されても記
憶データを保持しかつ記憶されているデータを直接ビッ
ト線対から読出すことができる内容参照メモリセルを提
供することができる。さらに、本発明による内容参照メ
モリセルは低消費電力かつ高速で動作することができる
。

【図面の簡単な説明】

第１図は、本発明の一実施例による内容参照メモリセル
の回路図である。第２図ないし第１図は、種々の不揮発性メモリトランジ
スタの構造を概略的に示す断面図である。第５図ないし第１４図は、本発明のさらに種々の実施例
を示す回路図である。第１５図は、さらにもう１つの不揮発性半導体メモリセ
ルの構造を概略的に示す断面図である。第１６図ないし第２７図は、本発明のさらに種々の実施
例を示す回路図である。第２８図と第２９図は、先行技術による内容参照メモリ
セルを示す回路図である。図において、ＭＦ　、とＭＦ　２は不揮発性メモリトラ
ンジスタ、Ｍｗ、、Ｍｗ２．Ｍ（、はＭＯＳトランジス
タ、ＢＬとＢＬはビット線対、ＷＬはワード線、そして
ＭＬはマツチ線を示す。なお、各図において、同一符号は同一内容または相当部
分を示す。

Claims

【特許請求の範囲】

（１）ビット線対の第１のビット線に接続された第１の
導通端子、ワード線に接続された制御端子、および第２
の導通端子を有する第１の絶縁ゲート型電界効果トラン
ジスタと、前記ビット線対の第２のビット線に接続された第１の導
通端子、ワード線に接続された制御端子、および第２の
導通端子を有する第２の絶縁ゲート型電界効果トランジ
スタと、前記第１のビット線に接続された第１の導通端子、前記
第２の絶縁ゲート型電界効果トランジスタの前記第２の
導通端子に接続された制御端子、および第２の導通端子
を有する第１の不揮発性メモリトランジスタと、前記第２のビット線に接続された第１の導通端子、前記
第１の絶縁ゲート型電界効果トランジスタの前記第２の
導通端子に接続された制御端子、および第２の導通端子
を有する第２の不揮発性メモリトランジスタと、前記第１と第２の不揮発性メモリトランジスタのそれぞ
れの前記第２の導通端子へ共通に接続された第１の導通
端子、およびマッチ線へ共通に接続された制御端子と第
２の導通端子を有する第３の絶縁ゲート型電界効果トラ
ンジスタを含むことを特徴とする内容参照メモリセル。
（２）ビット線対の第１のビット線に接続された第１の
導通端子、ワード線に接続された制御端子、および第２
の導通端子を有する第１の絶縁ゲート型電界効果トラン
ジスタと、前記ビット線対の第２のビット線に接続された第１の導
通端子、前記ワード線に接続された制御端子、および第
２の導通端子を有する第２の絶縁ゲート型電界効果トラ
ンジスタと、前記第１の絶縁ゲート型電界効果トランジスタの前記第
２の導通端子に接続された第１の導通端子、前記第２の
絶縁ゲート型電界効果トランジスタの前記第２の導通端
子に接続された制御端子、および第２の導通端子を有す
る第１の不揮発性メモリトランジスタと、前記第２の絶縁ゲート型電界効果トランジスタの前記第
２の導通端子に接続された第１の導通端子、前記第１の
絶縁ゲート型電界効果トランジスタの前記第２の導通端
子に接続された制御端子、および第２の導通端子を有す
る第２の不揮発性メモリトランジスタと、前記第１と第２の不揮発性メモリトランジスタのそれぞ
れの前記第２の導通端子へ共通に接続された第１の導通
端子、およびマッチ線へ共通に接続された制御端子と第
２の導通端子を有する第３の絶縁ゲート型電界効果トラ
ンジスタを含むことを特徴とする内容参照メモリセル。
（３）ビット線対の第１のビット線に接続された第１の
導通端子、ワード線対の第１のワード線に接続された制
御端子、および第２の導通端子を有する第１の絶縁ゲー
ト型電界効果トランジスタと、前記第１のワード線に接続された第１の導通端子、前記
第１のビット線に接続された制御端子、および第２の導
通端子を有する第２の絶縁ゲート型電界効果トランジス
タと、前記ビット線対の第２のビット線に接続された第１の導
通端子、前記ワード線対の第２のワード線に接続された
制御端子、および第２の導通端子を有する第３の絶縁ゲ
ート型電界効果トランジスタと、前記第２のワード線に接続された第１の導通端子、前記
第２のビット線に接続された制御端子、および第２の導
通端子を有する第４の絶縁ゲート型電界効果トランジス
タと、前記第１と第２の絶縁ゲート型電界効果トランジスタの
それぞれの前記第２の導通端子へ共通に接続された第１
の導通端子、前記第３と第４の絶縁ゲート型電界効果ト
ランジスタのそれぞれの前記第２の導通端子へ共通に接
続された制御端子、および第２の導通端子を有する第１
の不揮発性メモリトランジスタと、前記第３と第４の絶縁ゲート型電界効果トランジスタの
それぞれの前記第２の導通端子へ共通に接続された第１
の導通端子、前記第１と第２の絶縁ゲート型電界効果ト
ランジスタのそれぞれの前記第２の導通端子へ共通に接
続された制御端子、および第２の導通端子を有する第２
の不揮発性メモリトランジスタと、前記第１と第２の不揮発性メモリトランジスタのそれぞ
れの前記第２の導通端子へ共通に接続された第１の導通
端子、および前記ワード線対に並行な第１のマッチ線へ
共通に接続された制御端子と第２の導通端子を有する第
５の絶縁ゲート型電界効果トランジスタと、前記第１と第２の不揮発性メモリトランジスタのそれぞ
れの前記第２の導通端子へ共通に接続された第１の導通
端子、および前記ビット線対に並行な第２のマッチ線へ
共通に接続された制御端子と第２の導通端子を有する第
６の絶縁ゲート型電界効果トランジスタを含むことを特
徴とする内容参照メモリセル。
（４）ビット線対の第１のビット線に接続された第１の
導通端子、第１のデータノードに接続された第２の導通
端子、およびワード線に接続された制御端子を有する第
１の絶縁ゲート型電界効果トランジスタと、前記ビット線対の第２のビット線に接続された第１の導
通端子、第２のデータノードに接続された第２の導通端
子、および前記ワード線に接続された制御端子を有する
第２の絶縁ゲート型電界効果トランジスタと、前記第１のデータノードに接続された第１の導通端子、
電源線に接続された第２の導通端子、およびプログラミ
ング線に接続された制御端子を有する第１の不揮発性メ
モリトランジスタと、前記第２のデータノードに接続さ
れた第１の導通端子、前記電源線に接続された第２の導
通端子、および前記プログラミング線に接続された制御
端子を有する第２の不揮発性メモリトランジスタと、前
記第１のデータノードに接続された第１の導通端子、接
地線に接続された第２の導通端子、および前記第２のデ
ータノードに接続された制御端子を有する第３の絶縁ゲ
ート型電界効果トランジスタと、前記第２のデータノードに接続された第１の導通端子、
前記接地線に接続された第２の導通端子、および前記第
１のデータノードに接続された制御端子を有する第４の
絶縁ゲート型電界効果トランジスタと、マッチ線と一定電位との間で直列に接続された第５およ
び第６の絶縁ゲート型電界効果トランジスタを備え、前
記第５の絶縁ゲート型電界効果トランジスタは前記第１
のビット線に接続された制御端子を有し、かつ前記第６
の絶縁ゲート型電界効果トランジスタは前記第２のデー
タノードに接続された制御端子を有し、さらに、前記マッチ線と前記一定電位との間で直列に接続された
第７および第８の絶縁ゲート型電界効果トランジスタを
備え、前記第７の絶縁ゲート型電界効果トランジスタは
、前記第２のビット線に接続された制御端子を有し、か
つ前記第８の絶縁ゲート型電界効果トランジスタは前記
第１のデータノードに接続された制御端子を有している
ことを特徴とする内容参照メモリセル。
（５）ビット線対の第１のビット線に接続された第１の
導通端子、第１のデータノードに接続された第２の導通
端子、およびワード線に接続された制御端子を有する第
１の絶縁ゲート型電界効果トランジスタと、前記ビット線対の第２のビット線に接続された第１の導
通端子、第２のデータノードに接続された第２の導通端
子、および前記ワード線に接続された制御端子を有する
第２の絶縁ゲート型電界効果トランジスタと、前記第１のデータノードに接続された第１の導通端子、
電源線に接続された第２の導通端子、およびプログラミ
ング線に接続された制御端子を有する第１の不揮発性メ
モリトランジスタと、前記第２のデータノードに接続さ
れた第１の導通端子、前記電源線に接続された第２の導
通端子、および前記プログラミング線に接続された制御
端子を有する第２の不揮発性メモリトランジスタと、前
記第１のデータノードに接続された第１の導通端子、接
地線に接続された第２の導通端子、および前記第２のデ
ータノードに接続された制御端子を有する第３の絶縁ゲ
ート型電界効果トランジスタと、前記第２のデータノードに接続された第１の導通端子、
前記接地線に接続された第２の導通端子、および前記第
１のデータノードに接続された制御端子を有する第４の
絶縁ゲート型電界効果トランジスタと、マッチ線へ共通に接続された第１の導通端子と制御端子
、および第２の導通端子を有する第５の絶縁ゲート型電
界効果トランジスタと、第１と第２の導通端子、および前記第１のデータノード
に接続された制御端子を有する第６の絶縁ゲート型電界
効果トランジスタと、第１と第２の導通端子、および前記第２のデータノード
に接続された制御端子を有する第２の絶縁ゲート型電界
効果トランジスタを備え、前記第６と第７の絶縁ゲート型電界効果トランジスタの
それぞれの前記第１の導通端子は前記第５の絶縁ゲート
型電界効果トランジスタの前記第２の導通端子へ共通に
接続されており、前記第６と第７の絶縁ゲート型電界効
果トランジスタのそれぞれの前記第２の導通端子は前記
ビット線対のうちの互いに異なるビット線に接続されて
いることを特徴とする内容参照メモリセル。