CZ9703860A3 - Spínací obvod záporného napětí - Google Patents

Description

Oblast techniky

Představovaný vynález se týká oblasti integrovaných obvodů. Přesněji se tento vynález týká napěťového spínacího obvodu, který připojuje záporné napětí k trvalé paměti, čímž umožňuje záporné hradlové vymazání trvalé paměti.

Dosavadní stav techniky

Dosavadní vymazatelné a elektricky programovatelné flash paměti typu readonly (flash EPROM) používají typicky paměťové buňky, které obsahují elektricky izolovaná hradla (t.j. plovoucí hradla). Informace je v paměťových buňkách uložena ve formě náboje na plovoucích hradlech. Obr.l představuje strukturu jedné takovéto paměťové buňky 10. Paměťová buňka 10 obsahuje odčerpanou oblast 13 a zdrojovou oblast 14 na substrátu 15. Zdrojová oblast 14 a odčerpaná oblast 13 jsou asymetricky dotované arzénovým dotantem a zdrojová oblast 14 je dále dotovaná fosforovým dotantem. Polysi1ikonové plovoucí hradlo 12 je obecně umístěno nad a mezi těmito oblastmi a je izolováno od těchto oblastí izolační vrstvou 16. Plovoucí hradlo je po zkompletování zcela obklopeno izolačními vrstvami a tím elektricky plave. Druhé hradlo (t.j. řídící hradlo) 11 je umístěno nad plovoucím hradlem 12, které je vyrobeno ze druhé vrstvy polysilikonu. Druhá izolační vrstva 17 odděluje plovoucí hradlo 12 od řídícího hradla 11.

Jak je možno vidět z obr.2A, paměťová buňka 10 je programována (t.j. negativním nabíjením plovoucího hradla) připojením hradlového programovacího napětí o hodnotě přibližně +12 Voltů na řídící hradlo 11, odčerpávacího programovacího napětí o hodnotě přibližně +7 Voltů k odčerpané oblasti 13 a připojením zdrojové oblasti 14 k zemi. Za těchto podmínek dochází ke kanálovému elektronovému • · vstřiku oxidovou vrstvou 1.6. Elektrony Usazené na plovoucím hradle 12 paměťové buňky 10 vyvolají zvýšení prahového napětí paměťové buňky 10.. Paměťová buňka 10 je nyní programována tak, aby měla programované prahové napětí V^p.

Pro vymazání buňky 10 odčerpaná oblast 13 plave, řídící hradlo 11 je uzemněno a na zdrojovou oblast 14 je přivedeno vymazávací napětí o hodnotě přibližně +12 Voltů, jak je vidět na obr.2B. Za těchto podmínek je náboj tunelovým efektem přemístěn od plovoucího hradla do zdrojové oblasti 14. Tím jsou odstraněny elektrony usazené na plovoucím hradle 12 paměťové buňky 10, což způsobí pokles prahového napětí paměťové buňky 10. Paměťová buňka je nyní vymazána tak, že má vymazané prahové napětí V_TE

Pro čtení obsahu buňky 10 je na řídící hradlo 11 přivedeno napětí menší než napětí, které by způsobilo přenos náboje na plovoucí hradlo 12 (t.j. SVoltů) a na odčerpanou oblast 13 je přivedeno další napětí (t.j. 1 Volt). Přitom je snímán proud procházející zařízením, který určuje, zda plovoucí hradlo 12 je nebo není negativně nabito.

Rychlost vymazání paměťové buňky 10 je závislá na vymazávací schopnosti paměťové buňky 10 a na vymazávacím napětí přivedeném na zdrojovou oblast paměťové buňky 10. Typicky, čím větší vymazávací napětí je přivedeno na zdrojovou oblast paměťové buňky 10, tím rychleji je paměťová buňka 10 vymazána. Jednou z nevýhod dosavadního stavu techniky je to, že když vymazávací napětí přivedené na zdrojovou oblast paměťové buňky 10 přesáhne určitý napěťový práh (t.j. 12 Voltů), přechod mezi zdrojovou oblastí a hradlem paměťové buňky 10 se dostane do průrazné oblasti, ve které jsou v plovoucím hradle 12 paměťové buňky 10 generovány horké otvory. Toto vede ke snížení životnosti paměťové buňky. Z tohoto důvodu vymazávací napětí typicky vynucuje omezení zvýšení vymazávací rychlosti paměťové buňky 10. Dále, je-li přechod mezi zdrojovou oblastí a hradlem paměťové buňky 10 v průrazném stavu, vymazávací rychlost paměťové buňky 10 se nezvyšuje se zvyšováním vymazávacího

napětí .

Podstata vynálezu

Jednou z vlastností představovaného vynálezu je poskytnutí napěťového spínacího obvodu pro připojení záporných napětí (t.j. menších než nula Voltů) k integrovanému obvodu.

Další vlastností představovaného vynálezu je umožnění záporného hradlového vymazání paměťových buněk trvalé paměti.

Další vlastností představovaného vynálezu je poskytnutí záporného napěťového spínacího obvodu, který minimalizuje spotřebu energie.

Další vlastností představovaného vynálezu je poskytnutí záporného napěťového spínacího obvodu, který generuje záporné napětí z kladného napětí (t.j. z napětí většího než nula Voltů).

Je popsán napěťový spínací obvod, který obsahuje spínací obvod pro volitelné připojení prvního napětí na výstup spínacího obvodu. První napětí má hodnotu podstatně menší než nula Voltů. Ke spínacímu obvodu je připojen řídící obvod tak, aby řídil připojování prvního napětí spínacího obvodu k jeho výstupu vygenerováním druhého napětí, které má hodnotu menší než je hodnota prvního napětí, ze třetího napětí, jehož hodnota je podstatně větší než nula Voltů.

Řídící obvod výše popsaného napěťového Spínacího obvodu obsahuje v jednom provedení kondenzátor, který má svůj první vývod a druhý vývod připojený k hradlu spínacího tranzistoru spínacího obvodu přes uzlový bod. K prvnímu vývodu kondenzátoru je připojen nabíjecí obvod pro připojení kořidenzátoru ke třetímu napětí a pro přiojení prvního vývodu kondenzátoru k zemi poté, co je kondenzátor nabit na hodnotu třetího napětí. Připojovací obvod je určen k připojení uzlového bodu k zemi poté, co nabíjecí obvod ······ ··· ···· ·· ·♦ ···· ·· ·· nabije kondenzátor na třetí napětí a pro odpojení uzlového bodu od země poté, co nabíjecí obvod připojí první vývod kondenzátoru k zemi, takže je vygenerováno druhé napětí a aplikováno na spínací obvod.

Řídící obvod výše zmíněného napěťového spínacího obvodu obsahuje v dalším provedení první kondenzátor mající první a druhý vývod a druhý kondenzátor mající první a druhý vývod. K oběma prvním vývodům prvního a druhého kondenzátoru je připojen první logický obvod pro střídavé připojování prvního vývodu prvního a druhého kondenzátoru (1) ke třetímu napětí a (2) k zemi. K oběma druhým vývodům prvního a druhého kondenzátoru je připojen druhý logický obvod a spínací obvod pro střídavé připojování druhého vývodu prvního a druhého kondenzátoru ke spínacímu obvodu tak, aby bylo vygenerováno druhé napětí a aplikováno na spínací obvod. Když druhý logický obvod připojí druhý vývod prvního kondenzátoru ke spínacímu obvodu a druhý vývod druhého kondenzátoru k zemi, první logický obvod připojí první vývod prvního kondenzátoru k zemi a první vývod druhého kondenzátoru ke třetímu napětí.

Přehled obrázků na výkresech

Vynález bude dále popsán s odkazem na připojené výkresy, na nichž představuje obr.l flash EPROM buňku s plovoucím hradlem podle dosavadního stavu techniky, obr.2A a obr.2B představují dosavadní stav techniky programování a vymazávání flash EPROM buňky s plovoucím hradlem podle obr.l, obr.3 ukazuje uspořádání vymazávání flash EPROM buňky s plovoucím hradlem záporným hradlovým napětím, obr.4 ukazuje flash EPROM obsahující ovladače slovních řádků (wordline driver), které aplikují záporné hradlové napětí na hradla paměťových buněk v reakci na V_gw záporný napěťový signál během vymazávání flash EPROM, obr.5 představuje obvod jednoho z ovladačů slovních řádků a řídící obvod pro vygenerování V_gw signálu z obr.4 v souladu s jedním provedením představovaného vynálezu, obr.6 ukazuje tvar různých signálů vygenerovaných obvody z obr.5, obr.7 ukazuje řídící obvod z obr.4 podle dalšího provedení představovaného vynálezu a obr.8 ukazuje tvar různých signálů vygenerovaných obvodem podle obr.7.

Příklady provedení vynálezu

Obr.3 představuje uspořádání vymazávání flash EPROM buňky 20 záporným napětím. Jak je možno vidět na obr.3, na hradlo paměťové buňky 20 je aplikováno záporné napětí (t.j. -8 Voltů) namísto uzemění. Dále, na zdrojovou oblast paměťové buňky 20 je aplikováno kladné napětí, které je podstatně menší než je typická hodnota -12 Voltů vymazávacího napětí (t.j. +6 Voltů). Tímto způsobem je zvýšeno napětí na hradle a na zdrojové oblasti paměťové buňky 20 (t.j. větší než 12 Voltů), aniž by se přechod mezi zdrojovou oblastí a hradlem paměťové buňky 20 dostal do průrazné oblasti. Tento způsob vymazávání je označován jako záporné hradlové vymazání. Záporné hradlové vymazávání zvyšuje rychlost vymazání, přičemž zabraňuje tomu, aby se přechod mezi zdrojovou oblastí a hradlem paměťové buňky dostal do průrazné oblasti a tím aby nedošlo ke snížení ž ivotnosti paměťové buňky.

Aby bylo možno připojit záporné napětí k hradlům paměťových buněk flash EPROM během vymazávání flash EPROM, je vyžadován spínací obvod pro záporné napětí. Jak bude dále popsáno detailněji, spínací obvod záporného napětí podle jednoho z provedení představovaného vynálezu vygeneruje jiné (t.j. druhé) záporné napětí, jehož hodnota je nižší než hodnota prvního záporného napětí, které má být připojeno k hradlům paměťových buněk během operace vymazávání. Spínací obvod záporného napětí vygeneruje druhé záporné napětí z kladného napětí, takže flash EPROM nevyžaduje dva zdroje záporného napětí pro záporné hradlové • ·

vymazání. Dále, spínací obvod záporného napětí nespotřebovává v podstatě energii a může být vyroben použitím známé CMOS technologie. Přesněji, spínací obvod záporného napětí nespotřebovává žádnou energii, je-li první záporné napětí vyřazeno (t.j. je-li hodnota prvního záporného napětí nula Voltů).

Stručně, spínací obvod záporného napětí podle jednoho z provedení představovaného vynálezu obsahuje spínací tranzistor připojený k prvnímu zápornému napětí. Spínací tranzistor, jestliže je sepnut, připojuje první záporné napětí k hradlům paměťových buněk. Spínací obvod záporného napětí dále obsahuje řídící obvod pro vygenerování druhého záporného napětí, které je připojeno na vstup spínacího tranzistoru tak, aby byl spínací tranzistor sepnut. Druhé záporné napětí je vygenerováno z kladného napětí. V jednom provedení, obsahuje řídící obvod kondenzátor, nabíjecí obvod pro střídavé připojování prvního konce kondenzátoru ke kladnému napětí nebo k zemi, a připojovací obvod pro připojování druhého konce kondenzátoru (1) k zemi, je-li první vývod kondenzátoru připojen nabíjecím obvodem ke kladnému napětí a (2) k hradlu spínacího tranzistoru, je-li první vývod kondenzátoru připojen nabíjecím obvodem k zemi. V jiném provedení obsahuje řídící obvod dva kondenzátory připojené k prvnímu logickému obvodu (t.j.obvodu pro vygenerování časového signálu) a k druhému logickému obvodu (t.j.křížově-připojovánému obvodu). První a druhý logický obvod způsobují na kondenzátorech střídavé generování Záporného napětí určeného pro spínání spínacího tranzistoru. Spínací obvod záporného napětí bude detailněji popsán níže ve spoj ení s obr.4 -8.

S odkazem na obr.4 je zobrazena flash EPROM 30 obsahující paměťové pole 40 a X dekódovací obvod 31 se spínacím obvodem záporného napětí (zobrazen na obr.5 a obr.7) podle jednoho z provedení představovaného vynálezu. Paměťové pole 40 obsahuje flash EPROM paměťové buňky s plovoucím hradlem 42a až 42o, které jsou umístěny na ♦ · · průsečících slovních řádků WLO až WLn a bitových řádků 41a až 41e. Dále, zdrojová oblast každé paměťové buňky 42a až 42o je připojena ke společnému zdrojovému vodiči 43. Společný zdrojový vodič 43 je selektivně připojován k různým napětím pomocí zdrojového spínacího obvodu (není zobrazen na obr. 4) .

Flash EPROM 3 0 může být použita v jakémkoliv typu počítačového systému nebo systému pro zpracování dat. Počítačovým systémem může být např. osobní počítač, přenosný počítač, osobní databanka, minipočítač, pracovní stanice, mainframe, multiprocesorový počítač nebo kterýkoliv jiný typ počítačového systému- Dále, systémem vhodným pro použití flash EPROM 30 může být tiskárna, telefon, digitální záznamníkový systém nebo jakýkoliv další systém s ukládáním da t.

V jednom provedení používá flash EPROM 30 MOS obvody a všechny obvody paměti flash EPROM jsou umístěny na jednom polovodičovém substrátu.

Jak je možno vidět na obr.4, dekódovací obvod 31 je připojen ke každému ze slovních řádků WLO-WLn. Dekódovací obvod 31 obsahuje adresový dekóder 32., ovladače slovních řádků 33 až 33n. a řídící obvod 51. Každý z ovladačů slovních řádků 33-33n je připojen k jednomu ze slovních řádků WLO-WLn. Každý z ovladačů slovních řádků 33-33n přijímá volitelný signál od dekóderu 32. Ovladač slovních řádků 33 například přijímá XINO volitelný signál z dekóderu 32. Dále, každý z ovladačů slovních řádků 33-33n přijímá V_gw napěťový signál od řídícího obvodu 51. Jak bude popsáno níže, V_gw napěťový signál představuje záporné napětí pro řízení spínacího tranzistoru (není zobrazen), který je součástí každého ovladače slovních řádků 33-33n, a který připojuje záporné napětí V_G od záporného napěťového zdroje 35 k jednotlivým ovladačům slovních řádků 33-33n během vymazávací operace flash EPROM 30.. Řídící obvod 51 a spínací tranzistor v každém z ovladačů slovních řádků 33-33n tvoří spínací obvod záporného napětí podle představovaného • · • · vynálezu.

Obr.5 představuje celý spínací obvod záporného napětí podle jednoho provedení představovaného vynálezu, které bude detailněji popsáno níže. Obr. 7 představuje řídící obvod 51 z obr.4 podle jiného provedení představovaného vynálezu, které bude rovněž detailněji popsáno níže.

Vrátíme-li se zpět k obr.4, flash EPROM 30 obsahuje kromě paměťového pole 40 a dekódovacího obvodu 32 také další obvody. Flash EPROM 30 například obsahuje Y dekódovací obvod připojený k bitovým řádkům 41a-41e a na čipu umístěný řídící a stavový obvod, který řídí paměťové operace flash EPROM 30. Řídící a stavový obvod je spojen s dekódovacími obvody a paměťovým polem 40 pro řízení paměťových operací vzhledem k paměťovému poli 40. Jak Y dekódovací obvod tak i řídící a stavový obvod mohou být zavedeny známými obvody a jejich funkce jsou známé v tomto oboru. Řídící a stavový obvod pro řízení paměťových operací flash EPROM je např. popsán v U.S. patentových přihláškách č. 5,369,647 a 5,327,383. Do flash

EPROM paměti 30 mohou být zařazeny další známé obvody (např.

zdrojový spínací obvod)., které činí flash EPROM 30 operativní. Funkce a operace těchto dalších známých obvodů jsou rovněž známé v tomto oboru. Obr.4 tyto obvody neobsahuje, aby nebyl zbytečně zesložitěn popis představovaného vynálezu.

Paměťové pole 40 zobrazené na obr.4 může být uspořádáno do jistého počtu vymazávacích bloků seskupením jistého počtu bitových řádků nebo slovních řádků do jednoho bloku. V tomto případě jsou zdroje paměťových buněk uvnitř jednoho bloku připoj eny ke společnému napájecímu vedení bloku.

Pro rozdělení paměťového pole 40 do jistého počtu vymazávacích bloků mohou být použity různé známé blokové techniky. Různé blokové struktury jsou popsány např. v U.S. patentových přihláškách č. 5,065,364, 5,245,570 a 5,239,505.

Dekóder 32 může být zaveden pomocí libovolného známého dekódovacího obvodu. Během čtecí nebo programovací operace dekóder 32 přijímá a dekóduje řádkovou adresu flash EPROM 30

a vybere jeden z XINO-XINn volitelných signálů. Volitelný signál vybraný z XINO-XINn potom aktivuje jemu odpovídající ovladač slovních řádků, který připojí příslušné napětí na jemu odpovídající Slovní řádek. Jestliže flash EPROM 30 prochází vymazávací operací, dekóder 32 nepřijímá žádnou řádkovou adresu a neuplatňuje ani žádný z XINO-XINn volitelných signálů. Řídící obvod 51 nyní vygeneruje záporný napěťový signál V na všech ovladačích slovních řádků 33-33n, kterým sepne spínací tranzistor uvnitř každého z ovladačů slovních řádků 33-33n a tím připojí záporné napětí Vg od záporného napěťového zdroje 35 ke všem slovním řádkům WLO-WLn. Mezitím je na zdrojovou oblast všech paměťových buněk 42a-42o připojeno kladné vymazávací napětí V_SE pomocí napájecího vedení 43. Za těchto podmínek jsou všechny paměťové buňky uvnitř paměťového pole 40 vymazány.

V jednom provedení je hodnota záporného napětí Vg dodávaného záporným napěťovým zdrojem 35 přibližně -8.5

Voltů a hodnota kladného vymazávacího napětí Vg_E připojeného ke společnému napájecímu vedení 43 přibližně 6 Voltů.

Záporný napěťový zdroj 35 může dále obsahovat zápornou napěťovou nabíjecí pumpu pro vygenerování záporného napětí Vg. Touto zápornou napěťovou nabíjecí pumpou může být libovolná známá záporná napěťová nabíjecí pumpa.

Podle jednoho provedení představovaného vynálezu vygeneruje řídící obvod 51 záporný napěťový signál V_sw v okamžiku, kdy je to vyžadováno (t.j. když flash EPROM prochází vymazávací operací). Hodnota záporného napětí V_sw je menší než hodnota záporného napětí Vg, takže budou sepnuty spínací tranzistory ve všech ovladačích slovních řádků. Jestliže není vyžadováno záporné napětí Vg, řídící obvod .51 změní signál V_gw na kladné napětí (Vgg), čímž jsou vypnuty všechny spínací tranzistory a tím je odpojeno záporné napětí Vg od slovních řádků WLO-WLn.

Obr.5 ukazuje řídící Obvod 51 z obr.4 podle jednoho provedení představovaného vynálezu. Obr.7 ukazuje řídící obvod 70, který představuje jiné provedení řídícího obvodu ···· · · · ♦ ···· ··· · · ♦ · · ♦ · • · · · · · · · · · · · · ···««· · · · ···· ·· ·· ···· ·· ·· z obr.4. Obvody zobrazené na obr.5 a obr.7 budou detailněji popsány níže.

Na obr.5 jsou zobrazeny řídící obvod. 51 z obr.4 a ovladač slovních řádků 50, Ovladačem slovních řádků může být kterýkoliv z ovladačů slovních řádků 33. až 33n z obr.4. Jak je možno vidět na obr.5, ovladač slovních řádků 50 obsahuje tranzistory 56a až 56c zapojené do série mezi napájecím napětím V_px a zemí. Tranzistory 56a a 56b jsou P-kanálové tranzistory, jejichž substráty jsou spojeny s napájecím napětím ν_ρχ. Tranzistor 56c je N-kanálový tranzistor. Tranzistory 56a a 56c tvoří společně invertor. Tranzistor 56b slouží jako izolační tranzistor pro izolovaný uzlový bod 57 od tranzistoru 56c v souhlasu se signálem BIAS_CLK. Hradla tranzistorů 56a a 56c přijímají volitelný signál XIN.j . Volitelným signálem XIN^ může být libovolný z volitelných signálů XINO-XINn (obr.4), Hradlo tranzistoru 56b přijímá řídící signál BIASCLK. V jednom provedení může být BIAS_CLK signálem periodický signál (t.j. hodinový signál). Uzlový bod 57 je výstupem ovladače slovních řádků 50 a zajišťuje výstupní napětí V_WL pro slovní řádek WLj. Slovním řádkem WL·^ může být opět libovolný ze slovních řádků WLO-WLn (obr.4).

Ovladač slovních řádků 50 obsahuje také P-kanálovy tranzistor 5 6d připojený mezi uzlový bod 57 a záporný napěťový zdroj 35. Tranzistor 56d představuje spínací tranzistor spínacího obvodu záporného napětí, který řídí připojování záporného napětí V_Q od záporného napěťového zdroje 35 na slovní řádek WL^ v uzlu 57. Hradlo spínacího tranzistoru 56d přijímá napěťový signál V_gw od řídícího obvodu 51. V_gw signál tak řídí spínání tranzistoru 5 6d. Tranzistor 56d má také substrát připojen na napětí V_pxNení-li požadavků na poskytování jak kladných tak i záporných napětí na slovním řádku WL, ovladač slovních řádků 50 pracuje jako invertor a tranzistor 56d je vypnut zatímco tranzistor 56b je sepnut řídícím signálem BIAS.CLK. Avšak, má-li být připojeno záporné napětí ke slovnímu řádku

WL-^ přes uzlový bod 57 od záporného napěťového zdroje 35, izolační tranzistor 56b je signálem BIAS_CLK vypnut tak, aby izoloval uzlový bod 57 od tranzistoru 56c, zatímco spínací tranzistor 56d je sepnut záporným napětím Vg_W, čímž je připojeno záporné napětí na slovní řádek WL^ přes uzlový bod 57.

Alternativně může být přidán k ovladači slovních řádků 50 další P-kanálovy spínací tranzistor. Dodatečný P-kanálový tranzistor může být zapojen mezi uzlový bod 57 a P-kanálový tranzistor 56a tak, aby izoloval uzlový bod od tranzistoru 56 a.

Jak je možno vidět na obr.5, tranzistor 56d slouží jako spínač záporného napětí Vg záporného napěťového zdroje 35 a nespotřebovává žádnou energii ani když připojuje záporné napětí k uzlovému bodu 57, ani když záporné napětí zdroje 35 k uzlovému bodu 57 nepřipojuje.

Řídící obvod 51 tvoří další část spínacího obvodu záporného napětí. Řídící obvod 51 generuje záporné napětí V_sw během vymazávací operace flash EPROM 30 (obr.4), čímž způsobí, že spínací tranzistor 56d připojí záporné napětí Vg ke slovnímu řádku WLj, . Jak je možno vidět na obr. 5, řídící obvod 51 obsahuje kondenzátor 54 mající jeden vývod (t.j.záporný vývod) připojen k uzlovému bodu 55 řídícího Obvodu 51. Kondenzátor 54 slouží jako napěťový měnič, který mění kladné napětí na záporné napětí. Uzlový bod 55 je také připojen k hradlu spínacího tranzistoru 56d.

Řídící obvod 51 dále obsahuje nabíjecí obvod 52 připojený ke druhému vývodu (t.j. kladnému vývodu) kondenzátoru 54. A dále řídící obvod 51 obsahuje připojovací obvod 53 připojený ke kondenzátoru 54 přes uzlový bod 55.

Nabíjecí obvod 52 obsahuje tranzistory 52a až 52d. Tranzistory 52a a 52b jsou P-kanálové a tranzistory 52c a 52d jsou N-kanálové. Kondenzátor 54 je připojen k nabíjecímu obvodu 52 v uzlovém bodě 52e. Tranzistory 52a a 52d tvoří invertor a tranzistory 52b a 52c omezují napěťové přetížení tranzistorů 52a a 52d. Tyto dva tranzistory (t.j. 52b a 52c) ·· ·· ·· 9999 • · · « ···· ····

9 9 9 9 9 9 99 9

9 9 9 9 9 9 · ·» · ·· ······ 9 ·· ·«·· 99 99 9999 9999 jsou stále sepnuté. Tranzistor 52a je řízen signálem V_gwp tak, aby připojil napětí V_pp k uzlovému bodu 52e a tranzistor 52 d je řízen signálem Vg^ tak, aby připojil k uzlovému bodu 52e zem. Signály V_gwp a V_gWN jsou uplatňovány střídavě.

V jednom provedení vynálezu je uplatňován signál V_g^, přičemž signál V_gwp není uplatňován, v okamžiku, kdy flash EPROM 30 (obr.4) prochází vymazávací operací, a signál V_gWN není uplatňován, přičemž signál VgWP Í^e uplatňován, v okamžiku, kdy flash EPROM 30 neprochází vymazávací operací. V jiném provedení vynálezu mohou být signály V_gwp a V_gWN uplatňovány střídavě během vymazávací operace flash EPROM 30, takže vymazávací operace představuje pulzní operaci.

V jednom provedení je napěťová hodnota V_gwp signálu, je-li uplatňován, přibližně 12 Voltů a napěťová hodnota signálu V_gpj_p, není-li uplatňován, je přibližně 3 Volty. V tomto případě je napěťová hodnota V_gwN signálu, je-li uplatňován, přibližně 3 Volty a není-li uplatňován, činí přibližně nula Voltů. V jednom provedení je hodnota napětí V_pp přibližně 12 Voltů a hodnota napětí V_cc činí přibližně 3 Volty.

Připojovací obvod 53 obsahuje také tranzistory 53a až 53d zapojené sériově mezi napětím V^ a Zemí. Tranzistory 53a-53c jsou P-kanálové a tranzistor 53d je N-kanálový. Tranzistory 53a a 53d jsou řízeny signálem V_REp a tranzistor 53b je stále sepnut. Tranzistor 53c je řízen signálem BIAS-CLK. Příslušné tranzistory 53a a 53d připojují uzlový bod 55 k zemi a k napětí V_cc, a tranzistor 53c slouží jako izolační tranzistor izolující uzlový bod 55 od země během řízení signálem BIAS-CLK. Tranzistory 53b a 53c také omezují napěťové přetížení příslušných tranzistorů 53a a 53d.

Funkcí nabíjecího obvodu 52 je (1) nabíjet kondenzátor 54 na napětí V_pp během připojení uzlového bodu 55 k zemi připojovacím obvodem 53, a poté (2) připojení uzlového bodu 52e k zemi v okamžiku, kdy připojovací obvod 53 izoluje uzlový bod 55 od země a připojuje ho k hradlu spínacího ·· *♦ ·0 ·· ·· ·· ·>·· ··«· 000« 0 0 0 00 0 0 00* • 0 000 0 ·· 00· 0 0 • •0000 0·· 00·· 1· Φ· ···· ·· ·· tranzistoru 56d a ke kondenzátoru 54. Tímto způsobem se stává napětí V_gw v uzlovém bodě 55 záporným. Toto záporné napětí potom sepne spínací tranzistor 56d. který připojí záporné napětí Vg k uzlovému bodu 57. Připojovací, obvod 53 poté připojí uzlový bod 55 k zemi, čímž je vypnut spínací tranzistor 56d. Funkce řídícího obvodu 51, který generuje záporné napětí ^vgW' Mude detailněji popsána níže rovněž ve spoj ení s obr.6.

Během operace a na počátku je uplatňován signál V_g^_p ^a signál V_gwN není uplatňován. Tím je sepnut tranzistor 52a a tranzistor 52d je vypnut. Výsledkem je připojení napětí V_pp ke kladnému vývodu kondenzátoru 54 uzlovým bodem 52e.

Mezitím je signál V_REE logicky nízký (lowj (t.j.zem). Uzlový bod 55 je tak připojen k napětí V_cc. Tím je kondenzátor 54 nabit na přibližně 9 Voltů (t.j.V_pp-V_cc). V tomto okamžiku je vypnut tranzistor 56d ovladače slovních řádků 50 a tím není uplatněn signál XIN^, a signál BIAS_CLK způsobí sepnutí tranzistorů 53c a 56b. Uzlový bod 57 je poté na napětí země.

V jednom provedení činí signál BIAS_CLK přibližně -3 Volty, je-li uplatňován, a není-li uplatňován, je na napětí země.

Následně signál V_REE přechází do logicky vysokého (high) stavu, čímž je sepnut tranzistor 53d a vypnut tranzistor 53a. Mezitím je signál BI.AS_CLK stále uplatňován. Toto způsobí připojení uzlového bodu 55 k zemi přes tranzistor 53d, dále nabíjení kondenzátoru 54 na napětí V_pp (t.j. V_pog je 12 Voltů), jak je možno vidět z obr.6.

V tomto okamžiku zůstává tranzistor 56d vypnut a tranzistor 56b je stále sepnut, což způsobí, že uzlový bod 57 zůstává na napětí země.

Dále přestává být uplatňován signál BIAS_CLK, čímž jsou vypnuty oba tranzistory 53c a 56b. V tomto okamžiku uzlový bod 55 plave, zatímco uzlový bod 57 zůstává stále na napětí země. Poté přestává být uplatňován signál V_gwp a je uplatňován signál V_gWN, což způsobí připojení uzlového bodu • to ♦ to • 9 • toto* toto·* · · to · • · · · V · · · · · • · · · · to · · ···· to • ••••to ♦·· ···· ·· ·· ···· ·· ·· e k zemi přes tranzistor 52d. Tím dochází ke změně napětí Vpos ^na kladném vývodu kondenzátoru 54 na hodnotu napětí země. Mezitím je odpojen uzlový bod 55 od země pomocí tranzistoru 53c, jak je popsáno výše. V tomto okamžiku je však na kondenzátoru 54 stále napěťový rozdíl přibližně 12 Voltů (t.j. ^vpos^vSW Í^e rovno 12 Voltů). Protože napětí VpQg má hodnotu napětí země, je nyní vygenerováno záporné napětí Vg_W a je přivedeno na hradlo tranzistoru 56d (viz. obr.6 v čase tl). Toto záporné napětí V_gw je zápornější než je hodnota napětí V_g, takže je sepnut tranzistor 56d, který vyvolá napětí Vg v uzlovém bodě 57.

Aby bylo odpojeno záporné napětí Vg od uzlového bodu 57 (t.j. po vymazávací operaci), je uplatněn signál VgwP ^a signál ^vgwN přestává být uplatňován. Tímto způsobem je uzlový bod 52e připojen na napětí ^vpp, čímž je vzápětí změněno napětí V_gpj na hodnotu napětí země a tím je vypnut tranzistor 56d. V tomto okamžiku oba uzlové body 55 a 57 plavou a napětí V^ v uzlovém bodě 57 zůstává na hodnotě záporného napětí Vg.

Poté je uplatněn signál BIAS_CLK, který způsobí připojení obou uzlových bodů 55 a 57 k zemi přes příslušné tranzistory 53d a 56c. V tomto okamžiku zůstává uzlový bod 57 na napětí země (viz. obr.6).

Nyní s odkazem na obr.7, řídící obvod 70 zahrnuje další provedení řídícího obvodu z obr.4. Obr.7 neukazuje obvod ovladače slovních řádků, který je zobrazen na obr.5. Jak je možno vidět z obr . 7., řídící obvod 70 obsahuje dva kondenzátory 90a a 90b, namísto jednoho kondenzátoru. Dále jev obvodu používán další záporný napěťový signál V^. V řídícím obvodu 70 je rovněž používán kladný napěťový signál ^vps·

V jednom provedení se záporné napětí mění mezi -8.5 Volty a nula Volty a signálem CLK je 40 MHz hodinový signál. Napětí V_ps se mění mezi přibližně nula Volty a 6 Volty.

Řídící obvod 70 obsahuje dvě obvodové části: generující hodinový signál a vytvářející záporné napětí. Část generující hodinový signál řídícího obvodu 70 obsahuje dvouvstupové NOR hradlo tvořené P-kanálovými tranzistory 71 a 72 a N-kanálovými tranzistory 73 a 74, a invertor tvořený

CMOS tranzistory 75 a 76. Signál CLK je přiveden na vstup

NOR hradla. Signál CLK je vygenerován v okamžiku, kdy má být sepnut spínací tranzistor (t.j. tranzistor 56d z obr.5). V tomto okamžiku je hodnota napětí V_ps 6 Voltů a hodnota napětí V_NN je -8.5 Voltu. V uzlovém bodě 71a vzniká výstupní signál NOR hradla a v uzlovém bodě 75a vzniká doplňkový signál výstupu NOR hradla.

Část generující hodinový signál řídícího obvodu 70 také obsahuje napěťový převodník tvořený tranzistory 79 až 82 pro převod napětí z na napětí V_pg. V_ps +6 Voltů, tranzistory a tranzistory. V operace a 80 a 82

78a doplňkových výstupů napěťového převodníku. Uzlový bod 78a je spojen s kladným vývodem kondenzátoru 90a přes invertor tvořený CMOS tranzistory 77 a 78. Uzlový bod 80a je spojen s kladným vývodem kondenzátoru 90b přes invertor tvořený CMOS tranzistory 83 a 84. Změny napěťových signálů mezi nula a 6

Volty v uzlových bodech 78a a 80a jsou potom posunuty na změny napětí mezi -6 a -12 Volty pomocí kondenzátorů 90a a 90b za pomoci části vytvářející záporné napětí řídícího obvodu 70.

Část vytvářející záporné napětí řídícího obvodu 70 obsahuje P-kanálový tranzistor 89 jako spínanou zátěž záporného vývodu kondenzátoru 90a a P-kanálový tranzistor 90 jako spínanou zátěž záporného vývodu kondenzátoru 90b. Když se hodnota napětí v uzlovém bodě 77a mění na +6 Voltů a napětí v uzlovém bodě 84a se mění na napětí země, tranzistor 89 je sepnut změnou napětí na jeho hradle na -12 Voltů, čímž je připojen záporný vývod kondenzátoru 90a na záporné napětí ^VNN ° hodnotě přibližně -8 Voltů. V tomto okamžiku bude kondenzátor 90a nabit na 14 Voltů. Když se potom napětí v • · a * • · · · ···· · · · · ··· ♦ · * · · · · _ 1£ _ ··««>* ♦ · ··· · ·

-*-^Ό · · · I j · · · · • · · * ·· ·· · e · · ·· ♦ * uzlovém bodě 77a mění na napětí země a napětí v uzlovém bodě 84a stoupá na +6 Voltů díky signálu CLK, napětí na záporném vývodu kondenzátoru 90a (t. j. v uzlovém bodě 100a) se mění na -12 Voltů. Toto je výsledné napětí, na které zůstane nabit kondenzátor 90a. Napětí -12 Voltů v uzlovém bodě 100a je potom transformováno do uzlového bodu 91a P-kanálovým .tranzistorem 87 s výsledným napěťovým poklesem přibližně 2 Volty. Tím vznikne záporné napětí V_gw o hodnotě přibližně -10 Voltů. Obr.8 představuje napěťové průběhy pro různá napětí.

Obdobně P-kanálové tranzistory 88 a 90 provádějí stejné operace na dalším doplňkovém hodinovém signálu vytvářeném v uzlovém bodě 80a. Uzlové body 100a a 100b pak poskytují záporné napětí V_gw v uzlovém bodě 91a (jak je možno vidět na obr.8).

Část vytvářející záporné napětí řídícího obvodu 70 také obsahuje odpojovači obvod tvořený P-kanálovým tranzistorem 91. Když má být spínací tranzistor vypnut (t.j. tranzistor 56d na obr.5), je vypnut hodinový signál CLK, napětí V_pg klesne na nula Voltů a napětí Vjqjj přejde na napětí země. Jakmile k tomu dojde, tranzistor 91 vytvoří v uzlovém bodě 91a napětí d V_px o hodnotě přibližně 3 Volty.

P-kanálové tranzistory 92 a 93 slouží jako omezovači tranzistory pro omezení úrovně napětí v uzlovém bodě 91a na hodnotu přibližně o dva Volty zápornější než je hodnota napětí V^.

Protože napětí V_gw v uzlovém bodě 91a nemá tendenci být ovlivňováno bludnou kapacitou, řídící obvod 70 může být použit pro relativně velké paměťové pole a může být zapojen tak, aby spínal relativně velký počet spínacích tranzistorů. Dále, kondenzátory 90a a 90b mají menší kapacitu. Pro vygenerování záporného napětí V_gw je však potřeba relativně více energie. Řídící obvod 70 dále nevyžaduje velké napětí V_pp pro vygenerování velkého záporného napětí V_g^. Tím jsou eliminovány tranzistory pro omezení napěťové přetížení v obvodu.

• * • · « · · · · 4>

Řídící obvod 51 zobrazeny na obr.5 je zvláště vhodný pro řízení relativně menšího paměťového pole. To je díky tomu, když je k uzlovému bodu 55 připojen relativně větší počet spínacích tranzistorů, pák může vzrůst hodnota bludně kapacity v uzlovém bodě 55. To může vyvolat úbytek záporného napětí V_gw v uzlovém bodě 55- Řídící obvod 70 zobrazený na obr.7 je však vhodný pro relativně velké paměťové pole. Řídící obvod 51 z obr.5 spotřebovávárelativně méně energie pro vygenerování záporného napětí V_gw než řídící obvod 70 z obr. 7. Řídící obvod 51 vyžaduje jediný a relativně velký kondenzátor. Řídící obvod 70 z obr.7 však vyžaduje dva relativně malé kondenzátory.

V uvedeném popisu byl vynález popsán s odkazem na jeho specifická provedení. Je však zřejmé, že mohou být vytvořeny různé modifikace a změny, aniž bychom odbočili od širšího rozsahu vynálezu. Popis a obrázky by proto měly být uvažovány spíše v ilustrativním než v omezujícím smyslu.

Tu 'ze&o-^

Claims (3)

1. PATENTOVÉ NÁROKY
2. 3. Napěťový spínací obvod, vyznačující se tím, že obsahuje spínací tranzistor (56d), mající výstup (57), vstup (56i) napojený na zdroj (35) prvního napětí (Vg) o hodnotě menší než nula Voltů a hradlo (56g) a dále obsahuje řídící obvod (70), mající výstup (70e) druhého napětí (Vsw) o hodnotě menší než hodnota prvního napětí (Vg), vstup (70i) pro příjem třetího napětí (Vps) o hodnotě větší než nula Voltů a alespoň dva periodicky měnitelné kondenzátory (90a,90b) ke generování druhého napětí (Vsw) ze třetího napětí (Vps), přičemž výstup (70e) řídícího obvodu (70) je spojený s hradlem (56g) spínacího tranzistoru (56d), pro ovládání spínacího tranzistoru (56d) ke spojování jeho vstupu (56i) sjeho výstupem (57) pomocí generovaného druhého napětí (Vsw) přiváděného z výstupu (70e) řídícího obvodu (70) k hradlu (56g) spínacího obvodu (56).

   5. Napěťový spínací obvod podle nároku 1, vyznačující se tím, že řídící obvod (70) dále obsahuje první logický obvod tvořený tranzistory (79,80,81,82), spojený s první stranou alespoň dvou periodicky měnitelných kondenzátorů (90a,90b), k periodickému přepojování první strany kondenzátorů (90a,90b) mezi vstupem (70i) pro příjem třetího napětí (Vps) a zemí a druhý logický obvod tvořený tranzistory (87,88,89,90), připojený k druhé straně alespoň dvou periodicky měnitelných kondenzátorů (90a,90b), k periodickému připojování první strany kondenzátorů (90a,90b) k výstupu (70c) řídícího obvodu (70).

   7. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že druhý logický obvod obsahuje do kříže spojené P-kanálové tranzistory (87,88,89,90).

   9. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že první logický obvod dále obsahuje hradlový obvod pro generování periodického signálu (CLK),
3. 4 4 sestávající z tranzistorů (71,72,73,74) a napěťový převodník tvořený tranzistory (79,80,81,82), připojený k hradlovému obvodu, ke vstupu (70i) řídícího obvodu (70) pro příjem třetího napětí (Vps), k zemi a k třetí straně alespoň dvou periodicky měnitelných kondenzátorů (90a,90b).

   11. Napěťový spínací obvod podle nároku 2, vyznačující se tím, že dále obsahuje odpojovači obvod (91) spojený s hradlem (56g) spínacího tranzistoru (56d) a omezovači obvod tvořený tranzistory (92,93) a spojený s hradlem (56g) spínacího tranzistoru (56d).