JPH04195887A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04195887A JPH04195887A JP2327733A JP32773390A JPH04195887A JP H04195887 A JPH04195887 A JP H04195887A JP 2327733 A JP2327733 A JP 2327733A JP 32773390 A JP32773390 A JP 32773390A JP H04195887 A JPH04195887 A JP H04195887A
- Authority
- JP
- Japan
- Prior art keywords
- redundancy
- cell
- static
- memory
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 36
- 230000003068 static effect Effects 0.000 claims abstract description 25
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000002950 deficient Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のメモリセルをマトリックス状（こ配列し
た半導体メモリに関する。
た半導体メモリに関する。
〔従来の技術）
半導体メモリの集積度は、３年に４侶の割合で増加して
おり、近年では１ＭビットダイブミックＲＡＭがすでに
量産化されており、また４ＭビットダイナミックＲＡＭ
も研究段階を終え市場に投入されようとしている。一方
、高集積化にともない、メモリチップ内に不良セルが含
まれる確率も増大する。このため１Ｍビット以上のダイ
ナミックＲＡＭでは、不良セルを冗長セルにおきかえる
ことにより収率の低下を防ぐことが一般に行なわれる様
になってきた。
おり、近年では１ＭビットダイブミックＲＡＭがすでに
量産化されており、また４ＭビットダイナミックＲＡＭ
も研究段階を終え市場に投入されようとしている。一方
、高集積化にともない、メモリチップ内に不良セルが含
まれる確率も増大する。このため１Ｍビット以上のダイ
ナミックＲＡＭでは、不良セルを冗長セルにおきかえる
ことにより収率の低下を防ぐことが一般に行なわれる様
になってきた。
第６図はこの種の冗長回路（以降、リダンダンシ回路と
記す）を含む半導体メモリの従来例であるダイナミック
ＲＡＭを示すブロック図である。
記す）を含む半導体メモリの従来例であるダイナミック
ＲＡＭを示すブロック図である。
ロウアドレスがリダンダンシ置換アドレス以外のとき、
メモリセルへのアクセスは以下の順序で行なわれる。Ｒ
ＡＳ活性化時、ロウアドレスがアドレスバッファ１にと
り込まれロウデコーダ２で対応覆−るワード線が選択さ
れる。その後タイミング発生器７により選択ワード線が
活性化づる。ロウアドレスがリダンダンシ置換アドレス
と一致したとき、リダンダンシデコーダ１１により［１
ウデコータ２で選択されたワード線の活性化を禁止し、
かわりにリダンダンシ用ワード線の活性化を行なう。こ
の様に、従来のりダンダンシ回路では、ワード単位、あ
るしはビット線単位のあきかえを行なっていた。
メモリセルへのアクセスは以下の順序で行なわれる。Ｒ
ＡＳ活性化時、ロウアドレスがアドレスバッファ１にと
り込まれロウデコーダ２で対応覆−るワード線が選択さ
れる。その後タイミング発生器７により選択ワード線が
活性化づる。ロウアドレスがリダンダンシ置換アドレス
と一致したとき、リダンダンシデコーダ１１により［１
ウデコータ２で選択されたワード線の活性化を禁止し、
かわりにリダンダンシ用ワード線の活性化を行なう。こ
の様に、従来のりダンダンシ回路では、ワード単位、あ
るしはビット線単位のあきかえを行なっていた。
上述した従来のりダンダンシ回路を含む半導体メモリは
、メモリセルのＭ換単位がワード単位。
、メモリセルのＭ換単位がワード単位。
あるしはビット線単位での置換えとなっているため、た
とえば１ビツトの不良メモリセルを置換するために１ワ
一ド分、あるいは１ビツト線分のメモリセルを置換しｔ
ｌりればならず、このための面積が必要以上に大きくな
る欠点があり、さらに置換した複数のメモリセルの中に
不良メモリセルが含まれているという危険性があるとい
う欠点もある。
とえば１ビツトの不良メモリセルを置換するために１ワ
一ド分、あるいは１ビツト線分のメモリセルを置換しｔ
ｌりればならず、このための面積が必要以上に大きくな
る欠点があり、さらに置換した複数のメモリセルの中に
不良メモリセルが含まれているという危険性があるとい
う欠点もある。
本発明は上記欠点に鑑み、置換セルをワード線甲位、ビ
ット線単位で置換せずビット単位で置換し、さらに置換
セルをスタチックセルで構成して上記の欠点のない半導
体メモリを提供づることを目的とする。
ット線単位で置換せずビット単位で置換し、さらに置換
セルをスタチックセルで構成して上記の欠点のない半導
体メモリを提供づることを目的とする。
〔課題を解決するための手段］
本発明の半導体メモリは、
スタチックメモリセルと、
マトリックス状に配置された複数のメモリセルのうち置
換を指定されたものがアクセスされたとき、アクセスさ
れたメモリセルに代えてそれに対応したスタチックメモ
リセルを選択してアクセスさせるリダンダンシデコーダ
と、 スタチックメモリセルが選択されると、前記複数のメモ
リセルが接続されたデータバスの該当覆るバスラインを
前記複数のメモリセルから選択されたスタチックメモリ
セルに切替接続するリダンダンシセレクタとを有する。
換を指定されたものがアクセスされたとき、アクセスさ
れたメモリセルに代えてそれに対応したスタチックメモ
リセルを選択してアクセスさせるリダンダンシデコーダ
と、 スタチックメモリセルが選択されると、前記複数のメモ
リセルが接続されたデータバスの該当覆るバスラインを
前記複数のメモリセルから選択されたスタチックメモリ
セルに切替接続するリダンダンシセレクタとを有する。
半導体メモリに不良セルが検出されると、検出されたセ
ルをリダンダンシデコーダがセル単位でスタチックメモ
リセルと置換し、アクセスされる際にはリダンダンシセ
レクタが置換されたスタチックメモリセルにアクセスを
させる。
ルをリダンダンシデコーダがセル単位でスタチックメモ
リセルと置換し、アクセスされる際にはリダンダンシセ
レクタが置換されたスタチックメモリセルにアクセスを
させる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体メモリの第１の実施例を示すブ
［Ｊツク図、第２図は第１図の実施例のりダンダンシデ
コーダ１１を詳細に示す回路図、第３図は第１図の実施
例のりダンダンシスタテイックセル１２およびリダンダ
ンシセレクタ１３を詳細に示す回路図、第４図は第１図
の実施例の動作を示すタイミングヤードである。
［Ｊツク図、第２図は第１図の実施例のりダンダンシデ
コーダ１１を詳細に示す回路図、第３図は第１図の実施
例のりダンダンシスタテイックセル１２およびリダンダ
ンシセレクタ１３を詳細に示す回路図、第４図は第１図
の実施例の動作を示すタイミングヤードである。
本実施例は第６図の従来例のりダンダンシデコーダ２１
．リダンダンシメモリセル２２の代りにリダンダンシデ
コーダ１１．リダンダンシスタティックセル１２を用い
、リダンダンシセレクタ１３を付加したものである。
．リダンダンシメモリセル２２の代りにリダンダンシデ
コーダ１１．リダンダンシスタティックセル１２を用い
、リダンダンシセレクタ１３を付加したものである。
リダンダンシデコーダ１１は、トランジスタＱ、Ｑ
、Ｑ 、Ｑ 、ＯＮ、２フユーズＰ
ＮＸＩ ＮＸ２ ＮＹＩＦＸ 、Ｆ
Ｘ 、Ｆｙ、ＦＹと、Ｄ型フリップフロップＤＦＦとか
らなっている。
、Ｑ 、Ｑ 、ＯＮ、２フユーズＰ
ＮＸＩ ＮＸ２ ＮＹＩＦＸ 、Ｆ
Ｘ 、Ｆｙ、ＦＹと、Ｄ型フリップフロップＤＦＦとか
らなっている。
トランジスタＱｐは、ゲートがプリチャージ信号φＰを
入力し、ソースが電源に、ドレインがラインＬにそれぞ
れ接続されている。トランジスタＱ 、Ｑ Ｑ
、ＱＨ，２はゲートがそれぞＮＸＩ Ｎ
Ｘ２． ＮＹｌ れアドレス１８号ＡＹ、ＡＸ、ＡＹ、ΔＹを入力し、ソ
ースはそれぞれフユーズＦＸ 、ＦＸ 、Ｆｙ。
入力し、ソースが電源に、ドレインがラインＬにそれぞ
れ接続されている。トランジスタＱ 、Ｑ Ｑ
、ＱＨ，２はゲートがそれぞＮＸＩ Ｎ
Ｘ２． ＮＹｌ れアドレス１８号ＡＹ、ＡＸ、ＡＹ、ΔＹを入力し、ソ
ースはそれぞれフユーズＦＸ 、ＦＸ 、Ｆｙ。
Ｆｙを介してラインしに接続され、トレインはアースに
それぞれ接続されている。Ｄ型フリップフロップＤＦＦ
はクロック信号φＣに同期してラインＬの論理とラッチ
出力端Ｑより信号φＳを出力する。リダンダンシスタチ
ックセル１２は信号φＳに同期してリダンダンシＩ１０
バスＲＢＵＳに接続される。リダンダンシセレクタ１３
は信号φＳの論理レベルに基づいて、データバスＤＢＵ
ＳをＩ１０バス４またはりダンダンシＩ１０バスＲＢＵ
Ｓに切替接Ｆｋする。
それぞれ接続されている。Ｄ型フリップフロップＤＦＦ
はクロック信号φＣに同期してラインＬの論理とラッチ
出力端Ｑより信号φＳを出力する。リダンダンシスタチ
ックセル１２は信号φＳに同期してリダンダンシＩ１０
バスＲＢＵＳに接続される。リダンダンシセレクタ１３
は信号φＳの論理レベルに基づいて、データバスＤＢＵ
ＳをＩ１０バス４またはりダンダンシＩ１０バスＲＢＵ
Ｓに切替接Ｆｋする。
次に第１図の実施例の動作について第４図を参照して説
明する。
明する。
制御信号ＲＡＳ、ＣＡＳの活性化により内部アドレス信
号△Ｘ、△Ｘ、ＡＹ、ΔＹが活性化する。
号△Ｘ、△Ｘ、ＡＹ、ΔＹが活性化する。
リダンダンシ置換アドレスはりダンダンシデコーダ１１
内のフユーズＦＸ 、ＦＸ 、Ｆｙ、Ｆｙの切断により
プログラムされる。プログシムされたアドレスと外部ア
ドレスＡｏ 、Ａ１−．Ａｎが一致づ“るとリダンダン
シデコーダ１１内のＤ−Ｆ／Ｆへの入力データはハイレ
ベルを保ちＣＡＳに同期して活性化する信号φＣにより
φＳロウレベルからハイレベルに遷移する。φＳが電源
レベルＶｃｃになると、リダンダンシＩ１０バスＲＢＵ
ＳとデータバスＤＢＵＳが接続されリダンダンシスタチ
ックセル１２からの読み出しデータがリダンダンＩ１０
バスＲＢＵＳを通じデータバスＤ Ｂ Ｕ Ｓに伝達さ
れる。この様にリダンダンシデータの読み出が可能とな
る。
内のフユーズＦＸ 、ＦＸ 、Ｆｙ、Ｆｙの切断により
プログラムされる。プログシムされたアドレスと外部ア
ドレスＡｏ 、Ａ１−．Ａｎが一致づ“るとリダンダン
シデコーダ１１内のＤ−Ｆ／Ｆへの入力データはハイレ
ベルを保ちＣＡＳに同期して活性化する信号φＣにより
φＳロウレベルからハイレベルに遷移する。φＳが電源
レベルＶｃｃになると、リダンダンシＩ１０バスＲＢＵ
ＳとデータバスＤＢＵＳが接続されリダンダンシスタチ
ックセル１２からの読み出しデータがリダンダンＩ１０
バスＲＢＵＳを通じデータバスＤ Ｂ Ｕ Ｓに伝達さ
れる。この様にリダンダンシデータの読み出が可能とな
る。
書き込み動作時は、デコーダバスＤＢＵＳから、リダン
ダンシＩ１０バスＲＢＵＳを通じてリダンダンシスタチ
ックセル１２に書き込まれる。
ダンシＩ１０バスＲＢＵＳを通じてリダンダンシスタチ
ックセル１２に書き込まれる。
外部アドレスがリダンダンシアドレスと一致しない場合
は、φＳは接地レベルを保ち、データバスＤＢＵＳはり
ダンダンシＩ１０バスＲＢＵＳと切り離され、Ｉ１０バ
ス４に接続される。これにより通常のメモリセルマ１〜
リックス６への目ぎ込み、読み出しが可能となる。
は、φＳは接地レベルを保ち、データバスＤＢＵＳはり
ダンダンシＩ１０バスＲＢＵＳと切り離され、Ｉ１０バ
ス４に接続される。これにより通常のメモリセルマ１〜
リックス６への目ぎ込み、読み出しが可能となる。
第５図は本発明の第２実施例を示すブロック図である。
本実施例では、擬似スタチックＲＡＭに対して本発明を
適用している。擬似スタチックＲＡＭの場合、メモリセ
ルのデータ保持時間が長時間必要となるため、データ保
持′Ｖｉ竹の悪いビットの救済要求が他のダイナミック
ＲＡＭに比べ強い。この様な場合、本発明では、置換セ
ルがスタチックセルであるため、完全に救済できるとい
う利点がある。
適用している。擬似スタチックＲＡＭの場合、メモリセ
ルのデータ保持時間が長時間必要となるため、データ保
持′Ｖｉ竹の悪いビットの救済要求が他のダイナミック
ＲＡＭに比べ強い。この様な場合、本発明では、置換セ
ルがスタチックセルであるため、完全に救済できるとい
う利点がある。
また、本発明のりダンダンシ回路に従来回路を並用して
も、本発明の効果はまったくそこなわれない。
も、本発明の効果はまったくそこなわれない。
以上説明したように本発明は、リダンダンシデコーダが
置換え必要なメモυに関し、セル単位でスタチックメモ
リセルに置換えを行うことにより、余分な置換セルをは
ふきチップ面積を減少できる効果があり、また置換セル
がスタチックセルであるため、データ保持特性の悪いビ
ットの救済について完全な置き換えが可能とできる効果
もある。
置換え必要なメモυに関し、セル単位でスタチックメモ
リセルに置換えを行うことにより、余分な置換セルをは
ふきチップ面積を減少できる効果があり、また置換セル
がスタチックセルであるため、データ保持特性の悪いビ
ットの救済について完全な置き換えが可能とできる効果
もある。
第１図は本発明の半導体メモリの第１の実施例を示すブ
ロック図、第２図は第１図の実施例のりダンダンシデコ
ーダ１１を詳細に示す回路図、第３図は第１図の実施例
のりダンダンシスタテイックセル１２およびリダンダン
シセレクタ１３を詳細に示す回路図、第４図は第１図の
実施例の動作を示すタイミングチャート、第５図は本発
明の第２の実施例を示すブロック図、第６図は従来例を
示すブロック図である。 １・・・アドレスバッファ、 ２・・・ロウデコーダ、 ３・・・カラムデコーダ、 ４・・・Ｉ１０バス、 ５・・・センスアンプ、 ６・・・メモリマトリクス、 ７・・・タイミングジェネレータ、 ８・・・入力バッファ、 ９・・・出力バッフ７． １１・・・リダンダンシデコーダ、 １２・・・リダンダンシスタチックセル、１３・・・リ
ダンダンシセレクタ。 情調出願人
ロック図、第２図は第１図の実施例のりダンダンシデコ
ーダ１１を詳細に示す回路図、第３図は第１図の実施例
のりダンダンシスタテイックセル１２およびリダンダン
シセレクタ１３を詳細に示す回路図、第４図は第１図の
実施例の動作を示すタイミングチャート、第５図は本発
明の第２の実施例を示すブロック図、第６図は従来例を
示すブロック図である。 １・・・アドレスバッファ、 ２・・・ロウデコーダ、 ３・・・カラムデコーダ、 ４・・・Ｉ１０バス、 ５・・・センスアンプ、 ６・・・メモリマトリクス、 ７・・・タイミングジェネレータ、 ８・・・入力バッファ、 ９・・・出力バッフ７． １１・・・リダンダンシデコーダ、 １２・・・リダンダンシスタチックセル、１３・・・リ
ダンダンシセレクタ。 情調出願人
Claims (1)
- 【特許請求の範囲】 １）複数のメモリセルをマトリックス状に配列した半導
体メモリにおいて、 スタチックメモリセルと、 前記複数のメモリセルのうち置換を指定されたものがア
クセスされたとき、アクセスされたメモリセルに代えて
それに対応したスタチックメモリセルを選択してアクセ
スさせるリダンダンシデコーダと、 スタチックメモリセルが選択されると、前記複数のメモ
リセルが接続されたデータバスの該当するバスラインを
前記複数のメモリセルから選択されたスタチックメモリ
セルに切替接続するリダンダンシセレクタとを有するこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327733A JPH04195887A (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327733A JPH04195887A (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04195887A true JPH04195887A (ja) | 1992-07-15 |
Family
ID=18202379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327733A Pending JPH04195887A (ja) | 1990-11-27 | 1990-11-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04195887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212796A (ja) * | 1994-11-17 | 1996-08-20 | Samsung Electron Co Ltd | 半導体メモリ装置の冗長回路及び冗長方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01285098A (ja) * | 1988-05-11 | 1989-11-16 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-11-27 JP JP2327733A patent/JPH04195887A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01285098A (ja) * | 1988-05-11 | 1989-11-16 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212796A (ja) * | 1994-11-17 | 1996-08-20 | Samsung Electron Co Ltd | 半導体メモリ装置の冗長回路及び冗長方法 |
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