JPH02210699A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02210699A JPH02210699A JP1031562A JP3156289A JPH02210699A JP H02210699 A JPH02210699 A JP H02210699A JP 1031562 A JP1031562 A JP 1031562A JP 3156289 A JP3156289 A JP 3156289A JP H02210699 A JPH02210699 A JP H02210699A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell
- bit
- defective
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000002950 deficient Effects 0.000 claims abstract description 43
- 230000015654 memory Effects 0.000 claims abstract description 40
- 230000007547 defect Effects 0.000 abstract description 4
- 238000007689 inspection Methods 0.000 abstract description 2
- 239000000872 buffer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- MOVRNJGDXREIBM-UHFFFAOYSA-N aid-1 Chemical compound O=C1NC(=O)C(C)=CN1C1OC(COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C(NC(=O)C(C)=C2)=O)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)COP(O)(=O)OC2C(OC(C2)N2C3=C(C(NC(N)=N3)=O)N=C2)CO)C(O)C1 MOVRNJGDXREIBM-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
簡単な構成でかつチップ面積の増大を招かずにワード線
／ビット線の区別なく欠陥セルを救済して救済効率を向
上できる半導体記憶装置を供給することを目的とし、 メモリセルに記憶したデータを外部アドレスに従って多
ビット出力として読み出すとともに、この読み出しに際
してメモリセルの行又は列のうち少なくとも一方のデー
タが不良であるとき、そのアドレスを記憶し、外部アド
レスと不良アドレスが一致すると、メモリセルの行又は
列のうち少なくとも一方のデータの一部以上を出力切換
手段にするように構成する。
／ビット線の区別なく欠陥セルを救済して救済効率を向
上できる半導体記憶装置を供給することを目的とし、 メモリセルに記憶したデータを外部アドレスに従って多
ビット出力として読み出すとともに、この読み出しに際
してメモリセルの行又は列のうち少なくとも一方のデー
タが不良であるとき、そのアドレスを記憶し、外部アド
レスと不良アドレスが一致すると、メモリセルの行又は
列のうち少なくとも一方のデータの一部以上を出力切換
手段にするように構成する。
本発明は、半導体記憶装置に係り、詳しくは、メモリセ
ルについて冗長構成を採用している半導体記憶装置に関
する。
ルについて冗長構成を採用している半導体記憶装置に関
する。
メモリＬＳＩの高密度化、大容量化に伴って、チップ全
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。そして６４にビット以上のＳ
ＲＡＭでは冗長構成の採用は一般的になりつつある。
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。そして６４にビット以上のＳ
ＲＡＭでは冗長構成の採用は一般的になりつつある。
すなわち、メモリチップの製造歩留りを実用的水準以上
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルをあらかじめチップ内に配置する方法
が用いられる。
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルをあらかじめチップ内に配置する方法
が用いられる。
このようなメモリ構成は冗長構成と称される。近時は、
ＳＲＡＭに限らず、ＤＲＡＭ、ＥＦＲＯＭ。
ＳＲＡＭに限らず、ＤＲＡＭ、ＥＦＲＯＭ。
マスクＲＯＭにもメモリセルの冗長が要求される傾向に
ある。
ある。
従来の冗長構成を採用した半導体メモリ、例えばＳＲＡ
Ｍとしては、第５図に示すようなものが知られている。
Ｍとしては、第５図に示すようなものが知られている。
同図において、１はメモリセルであり、ワード線および
ビット線の交点に多数のセルが配置されている。メモリ
セル１の側方にはワード線およびビット線の方向に沿っ
て２つのスペアセル２．３が設けられており、メモリセ
ル１の欠陥セルを救済する単位はワード線およびビット
線に沿った一行、−列のライン（メモリセル配列）で、
これを置換するためにスペアセル２．３には通常、数本
の予備ラインが用意されている。欠陥セルを含むライン
（以下、欠陥ラインという）と予備ラインとの置換は、
通常、予備ラインを選択する不良アドレス記憶部４にメ
モリセル１の欠陥アドレスを登録することで行われる。
ビット線の交点に多数のセルが配置されている。メモリ
セル１の側方にはワード線およびビット線の方向に沿っ
て２つのスペアセル２．３が設けられており、メモリセ
ル１の欠陥セルを救済する単位はワード線およびビット
線に沿った一行、−列のライン（メモリセル配列）で、
これを置換するためにスペアセル２．３には通常、数本
の予備ラインが用意されている。欠陥セルを含むライン
（以下、欠陥ラインという）と予備ラインとの置換は、
通常、予備ラインを選択する不良アドレス記憶部４にメ
モリセル１の欠陥アドレスを登録することで行われる。
メモリセル１のワード線もスペアセル２のワード線も共
に同一のロウデコーダ５に接続され、同様にビット線に
ついてもメモリセルｌおよびスペアセル３が同一のコラ
ムデコーダ６に接続される。
に同一のロウデコーダ５に接続され、同様にビット線に
ついてもメモリセルｌおよびスペアセル３が同一のコラ
ムデコーダ６に接続される。
そして、外部からアドレス信号がアドレスバッファ７に
入力すると、このアドレス信号は比較回路８にも送出さ
れ、比較回路８において外部アドレスと予め記憶（登録
）しておいた不良アドレスとが比較され、両者が一致す
ると、一致信号が制御回路９に出力される。制御回路９
はこの一致信号に基づいてメモリセル１の欠陥ラインを
スペアセル２又はスペアセル３のラインと交換するよう
なコード信号をロウデコーダ５およびコラムデコーダ６
に出力する。これにより、不良を起こしたメモリセル１
のワード線又はビット線がスペアセル２．３のラインと
交換され、その交換されたラインのデータは入出力アン
プ１０を介して外部に出力される。なお、不良箇所が無
い場合は、通常通り外部アドレスをデコードしてメモリ
セル１のデータが読み出される。
入力すると、このアドレス信号は比較回路８にも送出さ
れ、比較回路８において外部アドレスと予め記憶（登録
）しておいた不良アドレスとが比較され、両者が一致す
ると、一致信号が制御回路９に出力される。制御回路９
はこの一致信号に基づいてメモリセル１の欠陥ラインを
スペアセル２又はスペアセル３のラインと交換するよう
なコード信号をロウデコーダ５およびコラムデコーダ６
に出力する。これにより、不良を起こしたメモリセル１
のワード線又はビット線がスペアセル２．３のラインと
交換され、その交換されたラインのデータは入出力アン
プ１０を介して外部に出力される。なお、不良箇所が無
い場合は、通常通り外部アドレスをデコードしてメモリ
セル１のデータが読み出される。
ところで、マスクＲＯＭの冗長技術では上述したような
構成、すなわちスペアセルを本来のメモリセルの側方に
配置し、冗長デコーダも本来のデコーダと並べて設ける
という構成が採れない。これは、−船釣にマスクＲＯＭ
は多ビット出力であり、また、マスクＲＯＭでは製造段
階でのデータ固定を行うために、欠陥セルが見つかった
後では、スペアセルのデータの固定が事実上不可能なた
めである。この対策としてスペアセルを、例えばＰＲＯ
Ｍ１ｌ成としたものが考えられる。このようにすれば欠
陥メモリセルに書き込むべきデータをＰＲＯＭ構成のス
ペアセルに自在に書き込むことができる。
構成、すなわちスペアセルを本来のメモリセルの側方に
配置し、冗長デコーダも本来のデコーダと並べて設ける
という構成が採れない。これは、−船釣にマスクＲＯＭ
は多ビット出力であり、また、マスクＲＯＭでは製造段
階でのデータ固定を行うために、欠陥セルが見つかった
後では、スペアセルのデータの固定が事実上不可能なた
めである。この対策としてスペアセルを、例えばＰＲＯ
Ｍ１ｌ成としたものが考えられる。このようにすれば欠
陥メモリセルに書き込むべきデータをＰＲＯＭ構成のス
ペアセルに自在に書き込むことができる。
すなわち、具体的に仮にマスクＲＯＭについて冗長構成
を採るとすると、第６図のようにスペアセル１１を本来
のメモリセル１とは別に配置し、このスペアセル１１に
デコーダ１２．１３を設けて比較回路８からの一致信号
を制御回路１４で受けてデコ−ダ１２．１３を動作させ
、さらに制御回路１４からの制御信号に基づき出力切換
回路１５によりメモリセル１の出力とスペアセル１１の
出力とを切換で出力データを多ビットとして外部に読み
出すような構成とする必要がある。
を採るとすると、第６図のようにスペアセル１１を本来
のメモリセル１とは別に配置し、このスペアセル１１に
デコーダ１２．１３を設けて比較回路８からの一致信号
を制御回路１４で受けてデコ−ダ１２．１３を動作させ
、さらに制御回路１４からの制御信号に基づき出力切換
回路１５によりメモリセル１の出力とスペアセル１１の
出力とを切換で出力データを多ビットとして外部に読み
出すような構成とする必要がある。
しかしながら、マスクＲＯＭについて第６図のような構
成を採ると、冗長用のメモリセルに対しワード線方向又
はビット線方向の何れを救済するのかを指定しなければ
ならず、そのため予め指定した方向のラインしか救済で
きず、冗長システムとして十分でなく、救済効率が悪い
という問題点があった。
成を採ると、冗長用のメモリセルに対しワード線方向又
はビット線方向の何れを救済するのかを指定しなければ
ならず、そのため予め指定した方向のラインしか救済で
きず、冗長システムとして十分でなく、救済効率が悪い
という問題点があった。
一方、救済効率を上げるためにはスペアセルの容量を増
やしたり冗長構成を複雑にして対処することも考えられ
るが、チップの面積や制御の複雑化（結局コストアップ
）を招き好ましくない。
やしたり冗長構成を複雑にして対処することも考えられ
るが、チップの面積や制御の複雑化（結局コストアップ
）を招き好ましくない。
そこで本発明は、簡単な構成でかつチップ面積の増大を
招かずに、ワード線／ビット線の区別なく欠陥セルを救
済して救済効率を向上できる半導体記憶装置を提供する
ことを目的としている。
招かずに、ワード線／ビット線の区別なく欠陥セルを救
済して救済効率を向上できる半導体記憶装置を提供する
ことを目的としている。
本発明による半導体記憶装置は上記目的達成のため、メ
モリセルに記憶したデータを外部アドレスに従って多ビ
ット出力として読み出すとともに、この読み出しに際し
てメモリセルの行又は列のうち少なくとも一方のデータ
が不良であるとき、そのアドレスを記憶し、外部アドレ
スと不良アドレスが一致すると、メモリーセルの行又は
列のうち少なくとも一方のデータの一部以上を出力切換
手段によりスペアセルのデータと置き換えて出力するよ
うに構成する。
モリセルに記憶したデータを外部アドレスに従って多ビ
ット出力として読み出すとともに、この読み出しに際し
てメモリセルの行又は列のうち少なくとも一方のデータ
が不良であるとき、そのアドレスを記憶し、外部アドレ
スと不良アドレスが一致すると、メモリーセルの行又は
列のうち少なくとも一方のデータの一部以上を出力切換
手段によりスペアセルのデータと置き換えて出力するよ
うに構成する。
また、好ましい態様として前記出力切換手段は、多ビッ
ト出力のうちスペアセルのデータと置き換えるビットを
記憶するビット記憶手段と、該ビット記憶手段に記憶さ
れた所定のビットについてはメモリセルの前記一部のデ
ータをスペアセルのデータと置き換える置換回路とを有
するように構成する。
ト出力のうちスペアセルのデータと置き換えるビットを
記憶するビット記憶手段と、該ビット記憶手段に記憶さ
れた所定のビットについてはメモリセルの前記一部のデ
ータをスペアセルのデータと置き換える置換回路とを有
するように構成する。
本発明では、多ビット出力のうちスペアセルのデータと
置き換えるビットが記憶され、外部アドレスと不良アド
レスが一致すると、記憶された所定のビットについては
メモリセルの行又は列のうち少な（とも一方のデータが
スペアセルのデータと置き換えられて出力される。
置き換えるビットが記憶され、外部アドレスと不良アド
レスが一致すると、記憶された所定のビットについては
メモリセルの行又は列のうち少な（とも一方のデータが
スペアセルのデータと置き換えられて出力される。
したがって、メモリセルのワード線／ビット線の何れで
あっても、救済しようとするビットについては多ビット
のデータの一部をスペアセルのデータと置き換えるのみ
でよく、ワード線方向又はビット線方向を指定する必要
がなく、簡単な構成でかつチップ面積の増大を招くこと
なく欠陥セルが救済され、救済効率が向上する。
あっても、救済しようとするビットについては多ビット
のデータの一部をスペアセルのデータと置き換えるのみ
でよく、ワード線方向又はビット線方向を指定する必要
がなく、簡単な構成でかつチップ面積の増大を招くこと
なく欠陥セルが救済され、救済効率が向上する。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図は１６ビツト出力のマスクＲＯＭ
の主要部の構成を示す図であり、この図においては第６
図に示した回路と共通するアドレスバッファや制御回路
等は同様なので省略している。
示す図である。第１図は１６ビツト出力のマスクＲＯＭ
の主要部の構成を示す図であり、この図においては第６
図に示した回路と共通するアドレスバッファや制御回路
等は同様なので省略している。
第１図において、２０は正規セル部であり、正規セル部
２０は第６図におけるメモリセル１、ロウデコーダ５．
６等に相当するものである。また、スペアセル１１、デ
コーダ１２．１３は第６図と同様であり、スペアセル１
１の出力はセンスアンプ２１を介して切換回路２２に送
出される。２３は記憶部（ビット記憶手段に相当）で、
正規セル部２０の多ビット出力のうちスペアセル１１の
データ（１６ビツト）と置き換えるビットを記憶するた
めのもので、この記憶ビットに基づいて置き換えの選択
命令を出力する。２４は出力制御回路で、センスアンプ
２１ａを介して出力される正規セル部２０からのデータ
を制御するものであり、詳細は後述する。
２０は第６図におけるメモリセル１、ロウデコーダ５．
６等に相当するものである。また、スペアセル１１、デ
コーダ１２．１３は第６図と同様であり、スペアセル１
１の出力はセンスアンプ２１を介して切換回路２２に送
出される。２３は記憶部（ビット記憶手段に相当）で、
正規セル部２０の多ビット出力のうちスペアセル１１の
データ（１６ビツト）と置き換えるビットを記憶するた
めのもので、この記憶ビットに基づいて置き換えの選択
命令を出力する。２４は出力制御回路で、センスアンプ
２１ａを介して出力される正規セル部２０からのデータ
を制御するものであり、詳細は後述する。
ここで、切換回路２２は第２図に詳細を示すように選択
回路３１、出力バッファ３２および出力選択用のＮチャ
ネルＭＯ３）ランジスタ（以下、トランジスタという）
Ｑ０〜Ｑ ｔｓにより構成される０選択回路３１は記憶
部２３からの選択命令に基づいて１６ビツトの出力デー
タのうちのどのビットをスペアセル１１からのデータに
置き換えるのかを選択するためのゲート信号Ｇ０〜ＧＩ
ＳをトランジスタＱ。〜Ｑ ｒ ｓに出力するとともに
、この出力タイミングに同期して制御信号を出力制御回
路２４に出力する。なお、スペアセル１１からのデータ
に置き換えるときはゲート信号００〜Ｇ１．を“Ｈ”に
する。
回路３１、出力バッファ３２および出力選択用のＮチャ
ネルＭＯ３）ランジスタ（以下、トランジスタという）
Ｑ０〜Ｑ ｔｓにより構成される０選択回路３１は記憶
部２３からの選択命令に基づいて１６ビツトの出力デー
タのうちのどのビットをスペアセル１１からのデータに
置き換えるのかを選択するためのゲート信号Ｇ０〜ＧＩ
ＳをトランジスタＱ。〜Ｑ ｒ ｓに出力するとともに
、この出力タイミングに同期して制御信号を出力制御回
路２４に出力する。なお、スペアセル１１からのデータ
に置き換えるときはゲート信号００〜Ｇ１．を“Ｈ”に
する。
したがって、スペアセル１１からのデータはセンスアン
プ２１を介した後、オーブンしているトランジスタＱ０
〜ＱＩＳを通してラインＬ０〜Ｌｌ’Ｓから出力バッフ
ァ３２に送られる。出力バッファ３２に接続される１６
ビツトの各ラインＬ０〜ＬＩＳは出力制御回路２４から
のデータを伝送するものである。出力制御回路２４は選
択回路３１が選択命令に基づ（ゲート信号６０〜ＧＩＳ
を発生するタイミングに同期して出力される前記制御信
号に基づいて正規セル部２０からの正常なデータをライ
ンＬ０〜ＬＩＳに乗せるとともに、１６ビツトのうちの
欠陥ビットについては出力を阻止する。
プ２１を介した後、オーブンしているトランジスタＱ０
〜ＱＩＳを通してラインＬ０〜Ｌｌ’Ｓから出力バッフ
ァ３２に送られる。出力バッファ３２に接続される１６
ビツトの各ラインＬ０〜ＬＩＳは出力制御回路２４から
のデータを伝送するものである。出力制御回路２４は選
択回路３１が選択命令に基づ（ゲート信号６０〜ＧＩＳ
を発生するタイミングに同期して出力される前記制御信
号に基づいて正規セル部２０からの正常なデータをライ
ンＬ０〜ＬＩＳに乗せるとともに、１６ビツトのうちの
欠陥ビットについては出力を阻止する。
また、記憶部２３は１６ビツトのうちのどのビットを置
き換えるのかという情報を記憶しているが、この情報は
第３図に示すような方法で記憶部２３に取り込まれる。
き換えるのかという情報を記憶しているが、この情報は
第３図に示すような方法で記憶部２３に取り込まれる。
すなわち、正規セル部２０において欠陥セルが見つかる
と（例えば、製造後の出力データ検査の段階等）選択す
るビットに“１”を立て、それ以外は“Ｏ”°とするよ
うな信号（これはＨ／Ｌに対応する）Ｄ０〜ＤＩＳをバ
ッファ４１を介してエンコーダ４２に送る。エンコーダ
４２はバッファ４１からの１６ビツトのＨ／Ｌ信号信号
−０〜Ｉｓに基づいて１６ビツト＝２４の論理から８０
〜Ｂ３の４ビツトで表される選択信号を記憶部２３に出
力するもので、具体的回路は第４図のように示される。
と（例えば、製造後の出力データ検査の段階等）選択す
るビットに“１”を立て、それ以外は“Ｏ”°とするよ
うな信号（これはＨ／Ｌに対応する）Ｄ０〜ＤＩＳをバ
ッファ４１を介してエンコーダ４２に送る。エンコーダ
４２はバッファ４１からの１６ビツトのＨ／Ｌ信号信号
−０〜Ｉｓに基づいて１６ビツト＝２４の論理から８０
〜Ｂ３の４ビツトで表される選択信号を記憶部２３に出
力するもので、具体的回路は第４図のように示される。
第４図において、エンコーダ４２は１０１〜１６４で表
される６４個のＮチャネルＭＯ３）ランジスタ（以下、
トランジスタという）と、各トランジスタ１０１〜１６
４に電源を供給するプルアンプ回路４３とにより構成さ
れる。なお、トランジスタ１０１〜１６４については図
面上は見易くするため、各四隅のみについて番号を付し
、全部への番号付与は省略している。また、トランジス
タ１０１〜１６４の一端は全て接地されており、これも
一つのトランジスタ１０４で代表して図示し、他は図示
が繁雑になるので、省略している。さらに、図中でトラ
ンジスタ１０１〜１６４がプルアップ回路４３と接続さ
れているか否なかば、コンタクトするかしないかの丸印
の表示で表している。したがって、エンコーダ４２はい
わゆるＮＯＲ型のＲＯＭマトリクスを構成するものとな
り、バッファ４１からの１６ビツトの信号Ｄ０〜ＤＩＳ
の２値論理（Ｈ／Ｌ）に基づいて欠陥セルに対応する救
済したい出力ビットを表す選択信号８０〜Ｂ、を作成す
る。例えば、救済しない出力ビットに対応する信号り、
をＨ”に、他を“°Ｌ″にしたときは、Ｂｏ ＝Ｂｔ
＝Ｏ，Ｂｚ ＝Ｂ、＝１となる。
される６４個のＮチャネルＭＯ３）ランジスタ（以下、
トランジスタという）と、各トランジスタ１０１〜１６
４に電源を供給するプルアンプ回路４３とにより構成さ
れる。なお、トランジスタ１０１〜１６４については図
面上は見易くするため、各四隅のみについて番号を付し
、全部への番号付与は省略している。また、トランジス
タ１０１〜１６４の一端は全て接地されており、これも
一つのトランジスタ１０４で代表して図示し、他は図示
が繁雑になるので、省略している。さらに、図中でトラ
ンジスタ１０１〜１６４がプルアップ回路４３と接続さ
れているか否なかば、コンタクトするかしないかの丸印
の表示で表している。したがって、エンコーダ４２はい
わゆるＮＯＲ型のＲＯＭマトリクスを構成するものとな
り、バッファ４１からの１６ビツトの信号Ｄ０〜ＤＩＳ
の２値論理（Ｈ／Ｌ）に基づいて欠陥セルに対応する救
済したい出力ビットを表す選択信号８０〜Ｂ、を作成す
る。例えば、救済しない出力ビットに対応する信号り、
をＨ”に、他を“°Ｌ″にしたときは、Ｂｏ ＝Ｂｔ
＝Ｏ，Ｂｚ ＝Ｂ、＝１となる。
上記切換回路２２および出力制御回路２４は全体として
置換回路２５を構成する。また、記憶部２３および置換
回路２５は全体として出力切換手段２６を構成する（第
１図参照）。
置換回路２５を構成する。また、記憶部２３および置換
回路２５は全体として出力切換手段２６を構成する（第
１図参照）。
以上の構成において、正規セル部２０に欠陥セルがあっ
た場合、そのアドレスは検査の段階で不良。
た場合、そのアドレスは検査の段階で不良。
アドレス記憶部４に記憶され、データ読み出し時にはス
ペアセル１１からのデータがセンスアンプ２１を介して
切換回路２２に送られる。この場合、１６ビツト出力の
うちどのビットについてスペアセル１１からのデータを
用いるかは記憶部２３に記憶されており、例えば正規セ
ル部２０においてビット線が不良であれば該ビット線に
対応する１つのビットを選択する命令がエンコーダ４２
を介して記憶部２３に取り込まれ選択回路３１に送られ
る。したがって、正規セル部２０から出力制御回路２４
を介して１６ビツトのラインＬ０〜ＬＩＳに送られたデ
ータのうち前記不良ビット線に対応するビット分につい
てのみ１つのトランジスタ（Ｑ、〜ＱＩＳのうちの１つ
）がオンして上記ライン（Ｌ０〜ＬＩＳのうちの１つ）
に乗る。なお、このとき選択されたビットに対応するラ
インについては出力制御回路２４からの出力は阻止され
る。そのため、出力バッファ３２からは１６ビツトの出
力データが全て正確なものとして出力される。
ペアセル１１からのデータがセンスアンプ２１を介して
切換回路２２に送られる。この場合、１６ビツト出力の
うちどのビットについてスペアセル１１からのデータを
用いるかは記憶部２３に記憶されており、例えば正規セ
ル部２０においてビット線が不良であれば該ビット線に
対応する１つのビットを選択する命令がエンコーダ４２
を介して記憶部２３に取り込まれ選択回路３１に送られ
る。したがって、正規セル部２０から出力制御回路２４
を介して１６ビツトのラインＬ０〜ＬＩＳに送られたデ
ータのうち前記不良ビット線に対応するビット分につい
てのみ１つのトランジスタ（Ｑ、〜ＱＩＳのうちの１つ
）がオンして上記ライン（Ｌ０〜ＬＩＳのうちの１つ）
に乗る。なお、このとき選択されたビットに対応するラ
インについては出力制御回路２４からの出力は阻止され
る。そのため、出力バッファ３２からは１６ビツトの出
力データが全て正確なものとして出力される。
一方、正規セル部２０においてワード線が不良であれば
、１つのビットに限らずワード線に沿った１〜１６ビツ
トのうち、欠陥セルに対応するビットを選択する命令が
エンコーダ４２を介して記憶部２３に取り込まれ選択回
路３１に送られる。これにより、１６ビツトのラインＬ
０〜Ｌ＋ｓに送られたゲート信号Ｇ０〜ＣＩ５のうち前
記不良ワード線の欠陥セルに対応するビット分について
対応するトランジスタ（Ｑ、−Ｑ、、のうちの１つある
いは複数）がオンして上記ライン（Ｌ、〜ＬＩＳのうち
の１つあるいは複数）に乗る。そのため、ビット線不良
の場合と同様に出力バッファ３２からは１６ビツトの出
力データが全て正確なものとして出力され、欠陥セルの
データが有効に救済される。
、１つのビットに限らずワード線に沿った１〜１６ビツ
トのうち、欠陥セルに対応するビットを選択する命令が
エンコーダ４２を介して記憶部２３に取り込まれ選択回
路３１に送られる。これにより、１６ビツトのラインＬ
０〜Ｌ＋ｓに送られたゲート信号Ｇ０〜ＣＩ５のうち前
記不良ワード線の欠陥セルに対応するビット分について
対応するトランジスタ（Ｑ、−Ｑ、、のうちの１つある
いは複数）がオンして上記ライン（Ｌ、〜ＬＩＳのうち
の１つあるいは複数）に乗る。そのため、ビット線不良
の場合と同様に出力バッファ３２からは１６ビツトの出
力データが全て正確なものとして出力され、欠陥セルの
データが有効に救済される。
このように、本実施例ではワード線／ビット線のどちら
の不良であっても、正規セル部２０からの１６ビツト出
力のうち記憶部２３からの選択命令に基づいて救済しよ
うとするビットについてはスペアセル１１からの出力が
切換回路２２によって置き換えられ、従来のワード線方
向又はビット線方向を指定する必要がない。
の不良であっても、正規セル部２０からの１６ビツト出
力のうち記憶部２３からの選択命令に基づいて救済しよ
うとするビットについてはスペアセル１１からの出力が
切換回路２２によって置き換えられ、従来のワード線方
向又はビット線方向を指定する必要がない。
なお、ビット線不良の場合は正規セル部２０からの出力
は１つのビットだけスペアセル１１からの出力と置き換
えられ、ワード線不良の場合は１〜１６ビツトの１つ以
上のビットについて置き換えられる。したがって、予め
指定した方向のラインしか救済できないという事態を招
くことがなく、冗長システムの救済効率が向上する。
は１つのビットだけスペアセル１１からの出力と置き換
えられ、ワード線不良の場合は１〜１６ビツトの１つ以
上のビットについて置き換えられる。したがって、予め
指定した方向のラインしか救済できないという事態を招
くことがなく、冗長システムの救済効率が向上する。
また、救済効率を上げるために、例えばスペアセル１１
の容量を増やしたり冗長構成を複雑にして対処する必要
がなく、簡単な構成で済み、チップ面積や制御の複雑化
を招きコストアップとなることもない。
の容量を増やしたり冗長構成を複雑にして対処する必要
がなく、簡単な構成で済み、チップ面積や制御の複雑化
を招きコストアップとなることもない。
さらに、本実施例のエンコーダ４２は論理ゲートを使っ
て多数のトランジスタを必要とするような構成となって
おらず、ＭＯＳ）ランジスタのマトリックスで構成して
いるため、冗長システムの必要面積を最小限に抑えるこ
とができる。
て多数のトランジスタを必要とするような構成となって
おらず、ＭＯＳ）ランジスタのマトリックスで構成して
いるため、冗長システムの必要面積を最小限に抑えるこ
とができる。
〔発明の効果］
本発明によれば、簡単な構成でかつチップ面積の増大を
招かずに、ワード線／ビット線の区別なく欠陥セルを救
済することができ、救済効率を向上させることができる
。
招かずに、ワード線／ビット線の区別なく欠陥セルを救
済することができ、救済効率を向上させることができる
。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその要部構成図、 第２図はその切換回路の詳細な構成図、第３図はその記
憶部に置き換えビットを記憶させるためのシステムを示
す構成図、 第４図はそのエンコーダの詳細な回路図、第５図は従来
のＳＲＡＭの構成図、 第６図はマスクＲＯＭについて冗長構成を採った場合の
構成図である。 ５・・・・・・ロウテコーダ、 ６・・・・・・コラムデコーダ、 ７・・・・・・アドレスバッファ、 ８・・・・・・比較回路、 １１・・・・・・スペアセル、 １２．１３・・・・・・デコーダ、 １４・・・・・・制御回路、 ２０・・・・・・正規セル部、 ２１・・・・・・センスアンプ、 ２２・・・・・・切換回路、 ２３・・・・・・記憶部（ビット記憶手段）、２４・・
・・・・出力制御回路、 ２５・・・・・・置換回路、 ２６・・・・・・出力切換手段。 １・・・・・・メモリセル、 ４・・・・・・不良アドレス記憶部、 ２３：記憶部（ビット記憶手助 一実施例の要部構成図 Ｍ１図 一実施例の記憶部に置き換えビットを 記憶させるためのシステムを示す構成図第 図 、、−２６：出力切換手段 一実施例の切換回路の詳細な構成図 第 図 従来のＳＲＡＭの構成図 第 図 Ｉと マスクＲＯＭについて冗長構成を採った場合の構成医用 図
示す図であり、 第１図はその要部構成図、 第２図はその切換回路の詳細な構成図、第３図はその記
憶部に置き換えビットを記憶させるためのシステムを示
す構成図、 第４図はそのエンコーダの詳細な回路図、第５図は従来
のＳＲＡＭの構成図、 第６図はマスクＲＯＭについて冗長構成を採った場合の
構成図である。 ５・・・・・・ロウテコーダ、 ６・・・・・・コラムデコーダ、 ７・・・・・・アドレスバッファ、 ８・・・・・・比較回路、 １１・・・・・・スペアセル、 １２．１３・・・・・・デコーダ、 １４・・・・・・制御回路、 ２０・・・・・・正規セル部、 ２１・・・・・・センスアンプ、 ２２・・・・・・切換回路、 ２３・・・・・・記憶部（ビット記憶手段）、２４・・
・・・・出力制御回路、 ２５・・・・・・置換回路、 ２６・・・・・・出力切換手段。 １・・・・・・メモリセル、 ４・・・・・・不良アドレス記憶部、 ２３：記憶部（ビット記憶手助 一実施例の要部構成図 Ｍ１図 一実施例の記憶部に置き換えビットを 記憶させるためのシステムを示す構成図第 図 、、−２６：出力切換手段 一実施例の切換回路の詳細な構成図 第 図 従来のＳＲＡＭの構成図 第 図 Ｉと マスクＲＯＭについて冗長構成を採った場合の構成医用 図
Claims (2)
- （１）メモリセルに記憶したデータを外部アドレスに従
って多ビット出力として読み出すとともに、 この読み出しに際してメモリセルの行又は列のうち少な
くとも一方のデータが不良であるとき、そのアドレスを
記憶し、 外部アドレスと不良アドレスが一致すると、メモリセル
の行又は列のうち少なくとも一方のデータの一部以上を
出力切換手段によりスペアセルのデータと置き換えて出
力することを特徴とする半導体記憶装置。 - （２）請求項１記載の半導体記憶装置において、前記出
力切換手段は、多ビット出力のうちスペアセルのデータ
と置き換えるビットを記憶するビット記憶手段と、 該ビット記憶手段に記憶された所定のビットについては
メモリセルの前記一部のデータをスペアセルのデータと
置き換える置換回路とを有することを特徴とする半導体
記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031562A JPH02210699A (ja) | 1989-02-10 | 1989-02-10 | 半導体記憶装置 |
| EP19900300935 EP0383452B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| EP95111838A EP0686980B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| DE1990632844 DE69032844T2 (de) | 1989-01-31 | 1990-01-30 | Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen |
| KR9001096A KR930001657B1 (en) | 1989-01-31 | 1990-01-31 | Semiconductor memory device having means for replacing defective memory cells |
| US07/794,705 US5179536A (en) | 1989-01-31 | 1991-11-20 | Semiconductor memory device having means for replacing defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031562A JPH02210699A (ja) | 1989-02-10 | 1989-02-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210699A true JPH02210699A (ja) | 1990-08-22 |
Family
ID=12334617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031562A Pending JPH02210699A (ja) | 1989-01-31 | 1989-02-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210699A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205800A (ja) * | 1990-11-28 | 1992-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137192A (ja) * | 1981-12-29 | 1983-08-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
-
1989
- 1989-02-10 JP JP1031562A patent/JPH02210699A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137192A (ja) * | 1981-12-29 | 1983-08-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6331091A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04205800A (ja) * | 1990-11-28 | 1992-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5313425A (en) | Semiconductor memory device having an improved error correction capability | |
| US7162669B2 (en) | Apparatus and method for compressing redundancy information for embedded memories, including cache memories, of integrated circuits | |
| US6922798B2 (en) | Apparatus and methods for providing enhanced redundancy for an on-die cache | |
| JPH05166396A (ja) | 半導体メモリ装置 | |
| KR20020010543A (ko) | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 | |
| KR0159445B1 (ko) | 반도체 기억장치 | |
| US7317645B2 (en) | Redundancy repair circuit and a redundancy repair method therefor | |
| JP2741824B2 (ja) | 半導体記憶装置 | |
| JPS6326420B2 (ja) | ||
| JPH05290598A (ja) | 半導体メモリ装置 | |
| EP0686980B1 (en) | Semiconductor memory device having means for replacing defective memory cells | |
| KR19980044104A (ko) | 반도체 메모리장치 | |
| US5889712A (en) | Semiconductor memory device | |
| JPH02210699A (ja) | 半導体記憶装置 | |
| US6243305B1 (en) | Memory redundancy device and method | |
| JPH1173792A (ja) | 半導体記憶装置 | |
| JPS62217498A (ja) | 半導体記憶装置 | |
| JP2002050191A (ja) | 半導体記憶装置 | |
| JP4336168B2 (ja) | Ｅｃｃ機能付き半導体記憶装置 | |
| JP2848451B2 (ja) | 半導体メモリ | |
| JP3450621B2 (ja) | 記憶装置及び読み出し方法 | |
| JP3077868B2 (ja) | 半導体記憶回路装置 | |
| JP2540201B2 (ja) | 半導体記憶装置 | |
| JP2000021190A (ja) | 半導体記憶装置 | |
| JPH02210697A (ja) | 半導体記憶装置 |