JP2000187991A - フロ―ティングゲ―ト連想記憶装置 - Google Patents
フロ―ティングゲ―ト連想記憶装置Info
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Abstract
(57)【要約】
【課題】 非揮発性連想記憶装置内にデータを格納する
方法及び装置を提供する。 【解決手段】 本発明によれば、アクセス回路を介して
ビット線から受取られるデータビットを非揮発性格納装
置内に格納する。カップリング回路が、ビット線か又は
相補的ビット線の何れかを、格納装置内に格納されてい
るデータビットの論理レベルに依存してバイアス回路へ
結合させる。バイアス回路は、格納されているデータビ
ットと同一の論理レベルを持ったデータビットがビット
線へ印加される場合にマッチ（一致）信号を発生する。
方法及び装置を提供する。 【解決手段】 本発明によれば、アクセス回路を介して
ビット線から受取られるデータビットを非揮発性格納装
置内に格納する。カップリング回路が、ビット線か又は
相補的ビット線の何れかを、格納装置内に格納されてい
るデータビットの論理レベルに依存してバイアス回路へ
結合させる。バイアス回路は、格納されているデータビ
ットと同一の論理レベルを持ったデータビットがビット
線へ印加される場合にマッチ（一致）信号を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、電気装置に
おいて使用されるメモリ装置に関するものであって、更
に詳細には、非揮発性連想記憶装置（内容参照可能メモ
リ）に関するものである。
おいて使用されるメモリ装置に関するものであって、更
に詳細には、非揮発性連想記憶装置（内容参照可能メモ
リ）に関するものである。
【０００２】
【従来の技術】従来の連想記憶装置即ち内容参照可能メ
モリ（ＣＡＭ）は特別のタイプのメモリである。ユーザ
がアドレスを供給し且つそのアドレスに存在するデータ
がユーザに返されるＲＡＭと対比して、ＣＡＭの場合に
は、ユーザがデータを供給し且つそのデータを包含する
アドレスがユーザへ返される。ＣＡＭは、又、そのデー
タが格納されている位置の代わりに所定の信号を返すよ
うにプログラムすることも可能である。
モリ（ＣＡＭ）は特別のタイプのメモリである。ユーザ
がアドレスを供給し且つそのアドレスに存在するデータ
がユーザに返されるＲＡＭと対比して、ＣＡＭの場合に
は、ユーザがデータを供給し且つそのデータを包含する
アドレスがユーザへ返される。ＣＡＭは、又、そのデー
タが格納されている位置の代わりに所定の信号を返すよ
うにプログラムすることも可能である。
【０００３】ＣＡＭは有力なタイプのメモリである。デ
ータを格納、即ち記憶することに加えて、ＣＡＭは、本
来的に、特定のデータの位置を識別し且つそのデータが
ＣＡＭ内に存在するか否かを識別するサーチメカニズム
を包含している。データの位置をサーチするためには、
ユーザはデータを入力する。ＣＡＭが入力されたデータ
をそのメモリセル内に格納されているデータと比較す
る。入力されたデータと格納されているデータとの間で
マッチ即ち一致が見つかる場合には、フラッグがセット
される即ちフラッグが立てられる。そのフラッグは、マ
ッチ即ち一致が見つかったこと、及びそのデータが格納
されていた位置を識別する。更に、ＣＡＭはＣＡＭ内の
全てのセルに関してのこの比較を同時的に実行する。Ｃ
ＡＭ内の全てのセルが同時に検査されるので、サーチ
は、典型的に、ＣＡＭ以外のメモリによって使用される
その他の多数の従来のサーチと比較してより迅速であ
る。
ータを格納、即ち記憶することに加えて、ＣＡＭは、本
来的に、特定のデータの位置を識別し且つそのデータが
ＣＡＭ内に存在するか否かを識別するサーチメカニズム
を包含している。データの位置をサーチするためには、
ユーザはデータを入力する。ＣＡＭが入力されたデータ
をそのメモリセル内に格納されているデータと比較す
る。入力されたデータと格納されているデータとの間で
マッチ即ち一致が見つかる場合には、フラッグがセット
される即ちフラッグが立てられる。そのフラッグは、マ
ッチ即ち一致が見つかったこと、及びそのデータが格納
されていた位置を識別する。更に、ＣＡＭはＣＡＭ内の
全てのセルに関してのこの比較を同時的に実行する。Ｃ
ＡＭ内の全てのセルが同時に検査されるので、サーチ
は、典型的に、ＣＡＭ以外のメモリによって使用される
その他の多数の従来のサーチと比較してより迅速であ
る。
【０００４】上述したように、ユーザに対してどこにデ
ータが存在するかを告げることに加えて、ＣＡＭは、更
に、ＣＡＭ内にデータが存在するか否かを告げることが
可能である。従って、ＣＡＭは、特定のデータ形態が存
在するか否かの応答をトリガするためのイネーブルゲー
トとして使用することが可能である。例えば、ＣＡＭ
は、特定の電子メールアドレスが存在するか否かを判別
するためにネットワークにおいて使用することが可能で
ある。
ータが存在するかを告げることに加えて、ＣＡＭは、更
に、ＣＡＭ内にデータが存在するか否かを告げることが
可能である。従って、ＣＡＭは、特定のデータ形態が存
在するか否かの応答をトリガするためのイネーブルゲー
トとして使用することが可能である。例えば、ＣＡＭ
は、特定の電子メールアドレスが存在するか否かを判別
するためにネットワークにおいて使用することが可能で
ある。
【０００５】ＣＡＭにおいてサーチされるデータは単一
のビット、又は複数個のビットからなるパターンとする
ことが可能である。典型的に、複数個のデータビットが
比較される場合には、個別的なデータが１対１で比較さ
れる。各個別的なビットがマッチ即ち一致する場合に
は、ＣＡＭはマッチ（一致）信号をイネーブルさせる
が、部分的なマッチ（一致）を見つけ出し且つフラッグ
を立てることも可能である。
のビット、又は複数個のビットからなるパターンとする
ことが可能である。典型的に、複数個のデータビットが
比較される場合には、個別的なデータが１対１で比較さ
れる。各個別的なビットがマッチ即ち一致する場合に
は、ＣＡＭはマッチ（一致）信号をイネーブルさせる
が、部分的なマッチ（一致）を見つけ出し且つフラッグ
を立てることも可能である。
【０００６】しかしながら、ＣＡＭには幾つかの欠点が
存在している。ＣＡＭからパワー即ち電力が取除かれる
と、ＣＡＭ内に格納されている全てのデータが失われ
る。更に、データビットを格納し且つ比較を実施するた
めに多数のトランジスタが必要とされるので、ＣＡＭセ
ルは比較的大量の面積を必要とする。従って、他のタイ
プのメモリと比較して、与えられたダイ面積当たりのＣ
ＡＭセルの数はより少なく、その結果格納（記憶）容量
はより小さくなる。
存在している。ＣＡＭからパワー即ち電力が取除かれる
と、ＣＡＭ内に格納されている全てのデータが失われ
る。更に、データビットを格納し且つ比較を実施するた
めに多数のトランジスタが必要とされるので、ＣＡＭセ
ルは比較的大量の面積を必要とする。従って、他のタイ
プのメモリと比較して、与えられたダイ面積当たりのＣ
ＡＭセルの数はより少なく、その結果格納（記憶）容量
はより小さくなる。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、非揮発性の連想記憶装置（内容参照可能メ
モリ）においてデータを格納することの可能な方法及び
装置を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、非揮発性の連想記憶装置（内容参照可能メ
モリ）においてデータを格納することの可能な方法及び
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、非揮発
性格納（記憶）装置が、アクセス回路を介してビット線
から受取ったデータビットを格納（記憶）する。カップ
リング（結合）回路が、ビット線か又は相補的ビット線
を、格納装置内に格納されているデータビットの論理レ
ベルに依存して、バイアス回路へ結合させる。バイアス
回路は、格納されているデータビットと同一の論理レベ
ルを持ったデータビットがビット線へ印加される場合に
マッチ（一致）信号を発生する。
性格納（記憶）装置が、アクセス回路を介してビット線
から受取ったデータビットを格納（記憶）する。カップ
リング（結合）回路が、ビット線か又は相補的ビット線
を、格納装置内に格納されているデータビットの論理レ
ベルに依存して、バイアス回路へ結合させる。バイアス
回路は、格納されているデータビットと同一の論理レベ
ルを持ったデータビットがビット線へ印加される場合に
マッチ（一致）信号を発生する。
【０００９】
【発明の実施の形態】図１は本発明の一実施例に基づく
連想記憶装置セル（ＣＡＭセル）１０の概略図である。
ＣＡＭセル１０は、例えばフローティングゲートトラン
ジスタ１２又はその他の適宜の要素のような非揮発性格
納（記憶）装置を有している。フローティングゲートト
ランジスタ１２は、例えばＰＭＯＳトランジスタ１４な
どのプルアップ装置へ結合されると共に例えばＮＭＯＳ
トランジスタ１６などのアクセス装置へ結合している第
一入力／出力１３を具備している。フローティングゲー
トトランジスタ１２は、以下に説明するソース制御線１
３へ結合している第二入力／出力を具備している。フロ
ーティングゲートトランジスタ１２は、更に、以下に説
明する選択ゲート線１９へ結合しているゲートを具備し
ている。
連想記憶装置セル（ＣＡＭセル）１０の概略図である。
ＣＡＭセル１０は、例えばフローティングゲートトラン
ジスタ１２又はその他の適宜の要素のような非揮発性格
納（記憶）装置を有している。フローティングゲートト
ランジスタ１２は、例えばＰＭＯＳトランジスタ１４な
どのプルアップ装置へ結合されると共に例えばＮＭＯＳ
トランジスタ１６などのアクセス装置へ結合している第
一入力／出力１３を具備している。フローティングゲー
トトランジスタ１２は、以下に説明するソース制御線１
３へ結合している第二入力／出力を具備している。フロ
ーティングゲートトランジスタ１２は、更に、以下に説
明する選択ゲート線１９へ結合しているゲートを具備し
ている。
【００１０】ＰＭＯＳトランジスタ１４は、ＰＭＯＳト
ランジスタ１４をオンへバイアスさせるために、例えば
接地などの第一電圧供給源へ結合しているゲートを具備
している。ＰＭＯＳトランジスタ１４は、更に、例えば
ＶDDなどの第二電圧供給源へ結合している第一入力／出
力と、フローティングゲートトランジスタ１２の第一入
力／出力１３へ結合している第二入力／出力を具備して
いる。ＰＭＯＳトランジスタ１４は、典型的に、フロー
ティングゲートトランジスタ１２のチャンネル抵抗と比
較して高いチャンネル抵抗を有するように製造される。
このことは、ＰＭＯＳトランジスタ１４が比較的弱いプ
ルアップ装置として動作することを可能とする。その他
の適切に適合させたコンポーネントもプルアップ装置と
して使用することが可能である。例えば、ゲートをＶDD
へ結合させたＮＭＯＳトランジスタ、又は抵抗をＰＭＯ
Ｓトランジスタ１４に対して置換させることが可能であ
る。
ランジスタ１４をオンへバイアスさせるために、例えば
接地などの第一電圧供給源へ結合しているゲートを具備
している。ＰＭＯＳトランジスタ１４は、更に、例えば
ＶDDなどの第二電圧供給源へ結合している第一入力／出
力と、フローティングゲートトランジスタ１２の第一入
力／出力１３へ結合している第二入力／出力を具備して
いる。ＰＭＯＳトランジスタ１４は、典型的に、フロー
ティングゲートトランジスタ１２のチャンネル抵抗と比
較して高いチャンネル抵抗を有するように製造される。
このことは、ＰＭＯＳトランジスタ１４が比較的弱いプ
ルアップ装置として動作することを可能とする。その他
の適切に適合させたコンポーネントもプルアップ装置と
して使用することが可能である。例えば、ゲートをＶDD
へ結合させたＮＭＯＳトランジスタ、又は抵抗をＰＭＯ
Ｓトランジスタ１４に対して置換させることが可能であ
る。
【００１１】ＮＭＯＳトランジスタ１６は、フローティ
ングゲートトランジスタ１２の第一入力／出力１３とビ
ット線２０との間に結合されている。ＮＭＯＳトランジ
スタ１６のゲートは選択信号ＷＯＲＤを受取るためにワ
ード線２２へ結合している。フローティングゲートトラ
ンジスタ１２の第一入力／出力１３は、又、カップリン
グ（結合）回路２４へ結合している。一実施例において
は、カップリング回路２４は、ビット線２０と相補的ビ
ット線３０との間に直列結合されているＮＭＯＳトラン
ジスタ２６及びＰＭＯＳトランジスタ２８を有してい
る。トランジスタ２６，２８のゲートは共通接続される
と共にフローティングゲートトランジスタ１２の第一入
力／出力１３へ結合している。カップリング回路２４
は、トランジスタ２６，２８が共通結合されているノー
ドにおいて出力を有している。その他の機能的に同様な
形態をカップリング回路２４に使用することも可能であ
る。例えばＮＭＯＳトランジスタ３２などのバイアス回
路がカップリング回路２４の出力へ結合している。ＮＭ
ＯＳトランジスタ３２のゲートはカップリング回路２４
の出力へ結合している。ＮＭＯＳトランジスタ３２の第
一入力／出力はマッチ（一致）線３４へ結合しており、
且つ第二入力／出力は接地へ結合している。フローティ
ングゲートトランジスタ１２は、当業者によって公知の
態様でトランジスタ１２をオン又はオフへバイアスさせ
るようにプログラムすることが可能である。例えば、ソ
ース制御線１８を接地へ結合させ且つ第一入力／出力１
３を約６Ｖへ結合させる。選択ゲート線１９は、例えば
約１２Ｖなどのより高い電圧へ結合させ、フローティン
グゲートトランジスタ１２の第一及び第二入力／出力と
の間に電流を誘起させる。ホットエレクトロン注入によ
って、電子がフローティングゲートトランジスタ１２の
フローティングゲートへ注入される。
ングゲートトランジスタ１２の第一入力／出力１３とビ
ット線２０との間に結合されている。ＮＭＯＳトランジ
スタ１６のゲートは選択信号ＷＯＲＤを受取るためにワ
ード線２２へ結合している。フローティングゲートトラ
ンジスタ１２の第一入力／出力１３は、又、カップリン
グ（結合）回路２４へ結合している。一実施例において
は、カップリング回路２４は、ビット線２０と相補的ビ
ット線３０との間に直列結合されているＮＭＯＳトラン
ジスタ２６及びＰＭＯＳトランジスタ２８を有してい
る。トランジスタ２６，２８のゲートは共通接続される
と共にフローティングゲートトランジスタ１２の第一入
力／出力１３へ結合している。カップリング回路２４
は、トランジスタ２６，２８が共通結合されているノー
ドにおいて出力を有している。その他の機能的に同様な
形態をカップリング回路２４に使用することも可能であ
る。例えばＮＭＯＳトランジスタ３２などのバイアス回
路がカップリング回路２４の出力へ結合している。ＮＭ
ＯＳトランジスタ３２のゲートはカップリング回路２４
の出力へ結合している。ＮＭＯＳトランジスタ３２の第
一入力／出力はマッチ（一致）線３４へ結合しており、
且つ第二入力／出力は接地へ結合している。フローティ
ングゲートトランジスタ１２は、当業者によって公知の
態様でトランジスタ１２をオン又はオフへバイアスさせ
るようにプログラムすることが可能である。例えば、ソ
ース制御線１８を接地へ結合させ且つ第一入力／出力１
３を約６Ｖへ結合させる。選択ゲート線１９は、例えば
約１２Ｖなどのより高い電圧へ結合させ、フローティン
グゲートトランジスタ１２の第一及び第二入力／出力と
の間に電流を誘起させる。ホットエレクトロン注入によ
って、電子がフローティングゲートトランジスタ１２の
フローティングゲートへ注入される。
【００１２】フローティングゲートトランジスタ１２を
プログラム即ち書込むために一般的に使用される別の方
法は、冷電子トンネル動作又は単にトンネル動作とも呼
ばれるファウラ・ノルトハイムトンネル動作である。こ
の技術の場合には、典型的に、例えばソース制御線１８
などのフローティングゲートトランジスタ１２の入力／
出力のうちの一方を接地させ、且つ例えば約２５Ｖなど
の比較的高い電圧を選択ゲート線１９へ印加させる。こ
のことは、フローティングゲート上に電子を誘発させ
る。この技術は、典型的に、上述したホットエレクトロ
ン注入方法よりもより高速であるが、ファウラ・ノルト
ハイムトンネル動作は、より高い電圧を必要とし且つよ
り高い電圧を取扱うことの可能なトランジスタを必要と
する。
プログラム即ち書込むために一般的に使用される別の方
法は、冷電子トンネル動作又は単にトンネル動作とも呼
ばれるファウラ・ノルトハイムトンネル動作である。こ
の技術の場合には、典型的に、例えばソース制御線１８
などのフローティングゲートトランジスタ１２の入力／
出力のうちの一方を接地させ、且つ例えば約２５Ｖなど
の比較的高い電圧を選択ゲート線１９へ印加させる。こ
のことは、フローティングゲート上に電子を誘発させ
る。この技術は、典型的に、上述したホットエレクトロ
ン注入方法よりもより高速であるが、ファウラ・ノルト
ハイムトンネル動作は、より高い電圧を必要とし且つよ
り高い電圧を取扱うことの可能なトランジスタを必要と
する。
【００１３】フローティングゲート上に注入される電子
は、フローティングゲートトランジスタ１２のスレッシ
ュホールド電圧を上方へシフトさせ、フローティングゲ
ートトランジスタをターンオンさせるためにより大きな
電圧を選択ゲート線１９へ印加させることを必要とす
る。実際には、このことはフローティングゲートトラン
ジスタ１２をオフへバイアスさせる効果を有している。
は、フローティングゲートトランジスタ１２のスレッシ
ュホールド電圧を上方へシフトさせ、フローティングゲ
ートトランジスタをターンオンさせるためにより大きな
電圧を選択ゲート線１９へ印加させることを必要とす
る。実際には、このことはフローティングゲートトラン
ジスタ１２をオフへバイアスさせる効果を有している。
【００１４】フローティングゲートから電子が取除かれ
ると、フローティングゲートは比較的より正に帯電さ
れ、フローティングゲートトランジスタ１２のスレッシ
ュホールド電圧を下方へシフトさせる。スレッシュホー
ルド電圧は、典型的に、負電圧へシフトされ、従って選
択ゲート線１９がフロートする場合には、フローティン
グゲートトランジスタをオンへバイアスさせる。
ると、フローティングゲートは比較的より正に帯電さ
れ、フローティングゲートトランジスタ１２のスレッシ
ュホールド電圧を下方へシフトさせる。スレッシュホー
ルド電圧は、典型的に、負電圧へシフトされ、従って選
択ゲート線１９がフロートする場合には、フローティン
グゲートトランジスタをオンへバイアスさせる。
【００１５】フローティングゲートトランジスタがプロ
グラム即ち書込まれると、選択ゲート線１９は電圧供給
源から分離され、且つソース制御線１８が接地される。
従って、フローティングゲートトランジスタはオンへバ
イアスされると、接地に等しい電圧がフローティングゲ
ートトランジスタ１２を介して第一入力／出力１３へ印
加される。フローティングゲートトランジスタがオフへ
バイアスされると、約ＶDDに等しい電圧が弱いプルアッ
プトランジスタ１４を介して第一入力／出力１３へ印加
される。従って、第一入力／出力１３において論理
「０」及び論理「１」が発生される。
グラム即ち書込まれると、選択ゲート線１９は電圧供給
源から分離され、且つソース制御線１８が接地される。
従って、フローティングゲートトランジスタはオンへバ
イアスされると、接地に等しい電圧がフローティングゲ
ートトランジスタ１２を介して第一入力／出力１３へ印
加される。フローティングゲートトランジスタがオフへ
バイアスされると、約ＶDDに等しい電圧が弱いプルアッ
プトランジスタ１４を介して第一入力／出力１３へ印加
される。従って、第一入力／出力１３において論理
「０」及び論理「１」が発生される。
【００１６】重要なことであるが、ＣＡＭセル１０から
パワー即ち電力が除去された場合であっても、フローテ
ィングゲートトランジスタ１２はプログラム即ち書込ま
れた状態に止どまる。従って、ＣＡＭセル１０は非揮発
性メモリである。
パワー即ち電力が除去された場合であっても、フローテ
ィングゲートトランジスタ１２はプログラム即ち書込ま
れた状態に止どまる。従って、ＣＡＭセル１０は非揮発
性メモリである。
【００１７】上述したように、フローティングゲートト
ランジスタ１２のチャンネル抵抗は、ＰＭＯＳトランジ
スタ１４のチャンネル抵抗と比較して比較的低いもので
あるように製造されている。従って、フローティングゲ
ートトランジスタ１２がオンであるようにプログラムさ
れると、第一入力／出力１３は、オン状態にあるＰＭＯ
Ｓトランジスタ１４が第一入力／出力１３をＶDDへ向か
ってプルアップしようとする効果にも拘わらずに、接地
へバイアスされる。しかしながら、フローティングゲー
トトランジスタ１２がオフであるようにプログラムされ
ると、オン状態にあるＰＭＯＳトランジスタ１４は第一
入力／出力１３をＶDDへバイアスさせる。
ランジスタ１２のチャンネル抵抗は、ＰＭＯＳトランジ
スタ１４のチャンネル抵抗と比較して比較的低いもので
あるように製造されている。従って、フローティングゲ
ートトランジスタ１２がオンであるようにプログラムさ
れると、第一入力／出力１３は、オン状態にあるＰＭＯ
Ｓトランジスタ１４が第一入力／出力１３をＶDDへ向か
ってプルアップしようとする効果にも拘わらずに、接地
へバイアスされる。しかしながら、フローティングゲー
トトランジスタ１２がオフであるようにプログラムされ
ると、オン状態にあるＰＭＯＳトランジスタ１４は第一
入力／出力１３をＶDDへバイアスさせる。
【００１８】フローティングゲートトランジスタ１２に
よって特定のデータビットが格納されていることを判別
するために、データビットとその補元即ち相補的なデー
タビットが、それぞれ、ビット線２０及び相補的ビット
線３０へ印加される。ビット線２０へ印加されるデータ
ビットの値がフローティングゲートトランジスタ１２に
格納されているデータの値とマッチ即ち一致する場合に
は、マッチ線１４が以下に説明するようにトランジスタ
３２を介して低状態へバイアスされる。
よって特定のデータビットが格納されていることを判別
するために、データビットとその補元即ち相補的なデー
タビットが、それぞれ、ビット線２０及び相補的ビット
線３０へ印加される。ビット線２０へ印加されるデータ
ビットの値がフローティングゲートトランジスタ１２に
格納されているデータの値とマッチ即ち一致する場合に
は、マッチ線１４が以下に説明するようにトランジスタ
３２を介して低状態へバイアスされる。
【００１９】例えば、フローティングゲートトランジス
タ１２内に論理「１」が格納されており、即ちトランジ
スタ１２がオフ状態にバイアスされており、且つＰＭＯ
Ｓトランジスタ１４がフローティングゲートトランジス
タの第一入力／出力１３をＶ DDへバイアスしている場合
には、トランジスタ２６はオンであり、且つトランジス
タ２８はオフである。従って、ビット線２０へ印加され
るデータビットの値はトランジスタ３２のゲートへ印加
される。
タ１２内に論理「１」が格納されており、即ちトランジ
スタ１２がオフ状態にバイアスされており、且つＰＭＯ
Ｓトランジスタ１４がフローティングゲートトランジス
タの第一入力／出力１３をＶ DDへバイアスしている場合
には、トランジスタ２６はオンであり、且つトランジス
タ２８はオフである。従って、ビット線２０へ印加され
るデータビットの値はトランジスタ３２のゲートへ印加
される。
【００２０】ビット線１８へ印加されるデータビットが
論理「１」であり、フローティングゲートトランジスタ
１２に格納されているデータの値とマッチング即ち一致
する場合には、トランジスタ３２はターンオンし、マッ
チ線３４を接地へバイアスさせて、マッチ即ち一致であ
ることを表わす。ビット線２０へ印加されるデータビッ
トの値が論理「０」であり、フローティングゲートトラ
ンジスタ１２に格納されているデータの値とマッチング
しない場合即ち一致しない場合には、トランジスタ３２
のゲートへ印加される論理「０」はトランジスタ３２を
オフ状態に維持する。トランジスタ３２がオフであるの
で、マッチ線３４は接地へバイアスされることはなく、
それによって、マッチ即ち一致が存在しないことを表わ
す。
論理「１」であり、フローティングゲートトランジスタ
１２に格納されているデータの値とマッチング即ち一致
する場合には、トランジスタ３２はターンオンし、マッ
チ線３４を接地へバイアスさせて、マッチ即ち一致であ
ることを表わす。ビット線２０へ印加されるデータビッ
トの値が論理「０」であり、フローティングゲートトラ
ンジスタ１２に格納されているデータの値とマッチング
しない場合即ち一致しない場合には、トランジスタ３２
のゲートへ印加される論理「０」はトランジスタ３２を
オフ状態に維持する。トランジスタ３２がオフであるの
で、マッチ線３４は接地へバイアスされることはなく、
それによって、マッチ即ち一致が存在しないことを表わ
す。
【００２１】例えば、論理「０」がフローティングゲー
トトランジスタ１２に格納されており、即ちフローティ
ングゲートトランジスタ１２がオン状態にバイアスされ
ており、第一入力／出力１３をフローティングゲートト
ランジスタ１２を介して接地へ結合させている場合に
は、ＣＡＭセル１０は、トランジスタ２８が相補的ビッ
ト線３０をトランジスタ３２へ結合させるという点を除
いて、上述したものと同様に機能する。第一入力／出力
１３における論理「０」は、論理「０」をトランジスタ
２６，２８のゲートへ印加し、トランジスタ２６をター
ンオフさせ、且つトランジスタ２８をターンオンさせ、
それによって相補的ビット線３０をトランジスタ３２の
ゲートへ結合させる。
トトランジスタ１２に格納されており、即ちフローティ
ングゲートトランジスタ１２がオン状態にバイアスされ
ており、第一入力／出力１３をフローティングゲートト
ランジスタ１２を介して接地へ結合させている場合に
は、ＣＡＭセル１０は、トランジスタ２８が相補的ビッ
ト線３０をトランジスタ３２へ結合させるという点を除
いて、上述したものと同様に機能する。第一入力／出力
１３における論理「０」は、論理「０」をトランジスタ
２６，２８のゲートへ印加し、トランジスタ２６をター
ンオフさせ、且つトランジスタ２８をターンオンさせ、
それによって相補的ビット線３０をトランジスタ３２の
ゲートへ結合させる。
【００２２】ビット線２０へ印加されるデータビットが
論理「０」であり、フローティングゲートトランジスタ
１２に格納されているデータの値とマッチング即ち一致
する場合には、相補的ビット線へ印加されるデータビッ
トは論理「１」である。相補的ビット線３０からの論理
「１」はオン状態にあるトランジスタ２８を介してトラ
ンジスタ３２のゲートへ印加され、トランジスタ３２を
ターンオンさせる。オン状態にあるトランジスタ３２は
マッチ線３４を接地へバイアスし、マッチ即ち一致が存
在することを表わす。
論理「０」であり、フローティングゲートトランジスタ
１２に格納されているデータの値とマッチング即ち一致
する場合には、相補的ビット線へ印加されるデータビッ
トは論理「１」である。相補的ビット線３０からの論理
「１」はオン状態にあるトランジスタ２８を介してトラ
ンジスタ３２のゲートへ印加され、トランジスタ３２を
ターンオンさせる。オン状態にあるトランジスタ３２は
マッチ線３４を接地へバイアスし、マッチ即ち一致が存
在することを表わす。
【００２３】ビット線２０へ印加されるデータビットの
値が論理「１」であり、フローティングゲートトランジ
スタ１２に格納されているデータの値とマッチング即ち
一致しない場合には、相補的ビット線３０へ印加される
データビットは論理「０」である。相補的ビット線３０
からの論理「０」はオン状態にあるトランジスタ２８を
介してトランジスタ３２のゲートへ印加され、トランジ
スタ３２をターンオフさせる。オフ状態にあるトランジ
スタ３２はマッチ線３４が接地へバイアスされることを
阻止し、それによってマッチ即ち一致が存在しないこと
を表わす。
値が論理「１」であり、フローティングゲートトランジ
スタ１２に格納されているデータの値とマッチング即ち
一致しない場合には、相補的ビット線３０へ印加される
データビットは論理「０」である。相補的ビット線３０
からの論理「０」はオン状態にあるトランジスタ２８を
介してトランジスタ３２のゲートへ印加され、トランジ
スタ３２をターンオフさせる。オフ状態にあるトランジ
スタ３２はマッチ線３４が接地へバイアスされることを
阻止し、それによってマッチ即ち一致が存在しないこと
を表わす。
【００２４】図２は本発明の別の実施例に基づくＣＡＭ
セル５０の概略図である。ＣＡＭセル５０は、例えばフ
ローティングゲートトランジスタ５２又はその他の適宜
の要素である非揮発性格納（記憶）装置を有している。
フローティングゲートトランジスタ５２は、例えばＰＭ
ＯＳトランジスタ５６などのプルアップ装置と、例えば
ＮＭＯＳトランジスタ５８などのアクセス装置と、イン
バータ６０への入力とに結合されている第一入力／出力
５４を有している。フローティングゲートトランジスタ
５２は、上述したように機能するソース制御線６１へ結
合している第二入力／出力を有している。フローティン
グゲートトランジスタ５２は、更に、上述したように機
能する選択ゲート線６２へ結合しているゲートを有して
いる。
セル５０の概略図である。ＣＡＭセル５０は、例えばフ
ローティングゲートトランジスタ５２又はその他の適宜
の要素である非揮発性格納（記憶）装置を有している。
フローティングゲートトランジスタ５２は、例えばＰＭ
ＯＳトランジスタ５６などのプルアップ装置と、例えば
ＮＭＯＳトランジスタ５８などのアクセス装置と、イン
バータ６０への入力とに結合されている第一入力／出力
５４を有している。フローティングゲートトランジスタ
５２は、上述したように機能するソース制御線６１へ結
合している第二入力／出力を有している。フローティン
グゲートトランジスタ５２は、更に、上述したように機
能する選択ゲート線６２へ結合しているゲートを有して
いる。
【００２５】インバータ６０は、典型的に、ＮＭＯＳト
ランジスタ６４とＰＭＯＳトランジスタ６６とから構成
されており、それらのゲート及びドレインは共通に結合
されており、且つそれらのソースはそれぞれの第一及び
第二電圧供給源へ結合されているが、その他の適宜のコ
ンポーネント及び配列とすることも可能である。第一及
び第二電圧供給源は、典型的に、それぞれ論理「０」及
び論理「１」を与える電圧供給源である。
ランジスタ６４とＰＭＯＳトランジスタ６６とから構成
されており、それらのゲート及びドレインは共通に結合
されており、且つそれらのソースはそれぞれの第一及び
第二電圧供給源へ結合されているが、その他の適宜のコ
ンポーネント及び配列とすることも可能である。第一及
び第二電圧供給源は、典型的に、それぞれ論理「０」及
び論理「１」を与える電圧供給源である。
【００２６】ＰＭＯＳトランジスタ５６は、インバータ
６０の出力へ結合しているゲートを具備している。ＰＭ
ＯＳトランジスタ５６は、例えばＶDDなどの第二所定電
圧供給源へ結合している第一入力／出力を具備してい
る。ＰＭＯＳトランジスタ５６は、典型的に、フローテ
ィングゲートトランジスタ５２のチャンネル抵抗と比較
して高いチャンネル抵抗を有するように製造されてい
る。このことは、ＰＭＯＳトランジスタ５６が比較的弱
いプルアップ装置として作用することを可能とする。そ
の他の適切に適合されたコンポーネントをプルアップ装
置として使用することも可能である。
６０の出力へ結合しているゲートを具備している。ＰＭ
ＯＳトランジスタ５６は、例えばＶDDなどの第二所定電
圧供給源へ結合している第一入力／出力を具備してい
る。ＰＭＯＳトランジスタ５６は、典型的に、フローテ
ィングゲートトランジスタ５２のチャンネル抵抗と比較
して高いチャンネル抵抗を有するように製造されてい
る。このことは、ＰＭＯＳトランジスタ５６が比較的弱
いプルアップ装置として作用することを可能とする。そ
の他の適切に適合されたコンポーネントをプルアップ装
置として使用することも可能である。
【００２７】フローティングゲートトランジスタ５２の
第一入力／出力５４とビット線７０との間にＮＭＯＳト
ランジスタ５８が結合されている。ＮＭＯＳトランジス
タ５８のゲートは選択信号ＷＯＲＤを受取るためにワー
ド線７２へ結合している。例えばＮＭＯＳトランジスタ
７３などの第二アクセス装置がインバータ６０の出力と
相補的ビット線８０との間に結合している。ＮＭＯＳト
ランジスタ７３のゲートは選択信号ＷＯＲＤを受取るた
めにワード線７２へ結合している。
第一入力／出力５４とビット線７０との間にＮＭＯＳト
ランジスタ５８が結合されている。ＮＭＯＳトランジス
タ５８のゲートは選択信号ＷＯＲＤを受取るためにワー
ド線７２へ結合している。例えばＮＭＯＳトランジスタ
７３などの第二アクセス装置がインバータ６０の出力と
相補的ビット線８０との間に結合している。ＮＭＯＳト
ランジスタ７３のゲートは選択信号ＷＯＲＤを受取るた
めにワード線７２へ結合している。
【００２８】フローティングゲートトランジスタ５２の
第一入力／出力５４はカップリング（結合）回路７４へ
結合している。一実施例においては、カップリング回路
７４はビット線７０と相補的ビット線８０との間に直列
結合されているＮＭＯＳトランジスタ７６，７８を有し
ている。トランジスタ７６のゲートはフローティングゲ
ートトランジスタ５２の第一入力／出力５４へ結合して
いる。トランジスタ７８のゲートはインバータ６０の出
力へ結合している。カップリング回路７４は、トランジ
スタ７６，７８が共通に結合されているノードにおいて
出力を有している。機能的に同様なその他の形態をカッ
プリング回路７４に対して使用することも可能である。
第一入力／出力５４はカップリング（結合）回路７４へ
結合している。一実施例においては、カップリング回路
７４はビット線７０と相補的ビット線８０との間に直列
結合されているＮＭＯＳトランジスタ７６，７８を有し
ている。トランジスタ７６のゲートはフローティングゲ
ートトランジスタ５２の第一入力／出力５４へ結合して
いる。トランジスタ７８のゲートはインバータ６０の出
力へ結合している。カップリング回路７４は、トランジ
スタ７６，７８が共通に結合されているノードにおいて
出力を有している。機能的に同様なその他の形態をカッ
プリング回路７４に対して使用することも可能である。
【００２９】例えばＮＭＯＳトランジスタ８２などのバ
イアス回路がカップリング回路７４の出力へ結合してい
る。ＮＭＯＳトランジスタ８２のゲートはカップリング
回路７４の出力へ結合している。ＮＭＯＳトランジスタ
８２の第一入力／出力がマッチ線８４へ結合しており、
且つ第二入力／出力が接地へ結合している。
イアス回路がカップリング回路７４の出力へ結合してい
る。ＮＭＯＳトランジスタ８２のゲートはカップリング
回路７４の出力へ結合している。ＮＭＯＳトランジスタ
８２の第一入力／出力がマッチ線８４へ結合しており、
且つ第二入力／出力が接地へ結合している。
【００３０】動作について説明すると、フローティング
ゲートトランジスタ１２に関連して上述したように、フ
ローティングゲートトランジスタ５２によって論理
「１」又は論理「０」を格納することが可能である。
ゲートトランジスタ１２に関連して上述したように、フ
ローティングゲートトランジスタ５２によって論理
「１」又は論理「０」を格納することが可能である。
【００３１】フローティングゲートトランジスタ５２に
よって特定のビットが格納されているか否かを判別する
ために、データビットとその補元（即ち、相補的なデー
タビット）がビット線７０と相補的ビット線８０とに印
加される。ビット線７０へ印加されるデータビットの値
がフローティングゲートトランジスタ５２に格納されて
いるデータの値とマッチ即ち一致する場合には、マッチ
線８４はトランジスタ８２を介して以下に説明するよう
に低状態へバイアスされる。
よって特定のビットが格納されているか否かを判別する
ために、データビットとその補元（即ち、相補的なデー
タビット）がビット線７０と相補的ビット線８０とに印
加される。ビット線７０へ印加されるデータビットの値
がフローティングゲートトランジスタ５２に格納されて
いるデータの値とマッチ即ち一致する場合には、マッチ
線８４はトランジスタ８２を介して以下に説明するよう
に低状態へバイアスされる。
【００３２】例えば、論理「１」がフローティングゲー
トトランジスタ５２によって格納されており、従ってフ
ローティングゲートトランジスタ５２がオフ状態にバイ
アスされている場合には、ＣＡＭセルは図１に関して上
述したように機能し、尚説明の便宜上その詳細な説明の
繰返しは割愛する。
トトランジスタ５２によって格納されており、従ってフ
ローティングゲートトランジスタ５２がオフ状態にバイ
アスされている場合には、ＣＡＭセルは図１に関して上
述したように機能し、尚説明の便宜上その詳細な説明の
繰返しは割愛する。
【００３３】例えば、フローティングゲートトランジス
タ５２によって論理「０」が格納されており、即ちフロ
ーティングゲートトランジスタ５２がオン状態にバイア
スされている場合には、トランジスタ７６はオフ状態に
バイアスされる。トランジスタ７８はインバータ６０に
よってオン状態にバイアスされる。従って、相補的ビッ
ト線８０からのデータビットの値はトランジスタ８２の
ゲートへ印加される。ビット線７０へ印加されるデータ
ビットが論理「１」であり、フローティングゲートトラ
ンジスタ５２によって格納されているデータビットの値
とマッチングしない即ち一致しない場合には、相補的ビ
ット線８０へ印加されるデータの値は論理「０」であ
る。この論理「０」はオン状態にあるトランジスタ７８
を介してトランジスタ８２のゲートへ印加され、トラン
ジスタ８２をオフ状態へバイアスさせる。トランジスタ
８２がオフ状態に止どまっているので、マッチ線８４は
接地へバイアスされることはなく、それによりマッチ即
ち一致が存在しないことを表わす。
タ５２によって論理「０」が格納されており、即ちフロ
ーティングゲートトランジスタ５２がオン状態にバイア
スされている場合には、トランジスタ７６はオフ状態に
バイアスされる。トランジスタ７８はインバータ６０に
よってオン状態にバイアスされる。従って、相補的ビッ
ト線８０からのデータビットの値はトランジスタ８２の
ゲートへ印加される。ビット線７０へ印加されるデータ
ビットが論理「１」であり、フローティングゲートトラ
ンジスタ５２によって格納されているデータビットの値
とマッチングしない即ち一致しない場合には、相補的ビ
ット線８０へ印加されるデータの値は論理「０」であ
る。この論理「０」はオン状態にあるトランジスタ７８
を介してトランジスタ８２のゲートへ印加され、トラン
ジスタ８２をオフ状態へバイアスさせる。トランジスタ
８２がオフ状態に止どまっているので、マッチ線８４は
接地へバイアスされることはなく、それによりマッチ即
ち一致が存在しないことを表わす。
【００３４】ビット線７０へ印加されるデータビットが
論理「０」であり、フローティングゲートトランジスタ
５２によって格納されているデータビットの値とマッチ
ング即ち一致する場合には、相補的ビット線８０へ印加
されるデータの値は論理「１」である。この論理「１」
はオン状態にあるトランジスタ７８を介してトランジス
タ８２のゲートへ印加され、トランジスタ８２をオン状
態へバイアスする。トランジスタ８２がターンオンされ
るので、マッチ線８４は接地へバイアスされ、それによ
りマッチ即ち一致が存在することを表わす。
論理「０」であり、フローティングゲートトランジスタ
５２によって格納されているデータビットの値とマッチ
ング即ち一致する場合には、相補的ビット線８０へ印加
されるデータの値は論理「１」である。この論理「１」
はオン状態にあるトランジスタ７８を介してトランジス
タ８２のゲートへ印加され、トランジスタ８２をオン状
態へバイアスする。トランジスタ８２がターンオンされ
るので、マッチ線８４は接地へバイアスされ、それによ
りマッチ即ち一致が存在することを表わす。
【００３５】図３はコンピュータによって使用可能なメ
モリを提供するために単一の集積回路上に形成した本発
明に基づくタイプの複数個のメモリセル１０からなるア
レイを示している。この構成体は、入力及び制御回路８
６と、個別的な複数個のメモリセル１０からなるアレイ
と、ビット線２０と、マッチ線８４と、出力回路８８と
を有している。勿論、例えばワード線、選択ゲート線及
びソース制御線などの付加的なアドレス回路を必要に応
じて設けるものであるが、それらは、説明の便宜上図３
には示していない。セル１０は、各メモリセルに対して
接続されている単一のビット線２０のみを有する点を除
いて図１に示したタイプのものか、又はビット線及び相
補的ビット線が両方ともメモリセル１０へ接続されてい
る図２に示したタイプのものとすることが可能である。
モリを提供するために単一の集積回路上に形成した本発
明に基づくタイプの複数個のメモリセル１０からなるア
レイを示している。この構成体は、入力及び制御回路８
６と、個別的な複数個のメモリセル１０からなるアレイ
と、ビット線２０と、マッチ線８４と、出力回路８８と
を有している。勿論、例えばワード線、選択ゲート線及
びソース制御線などの付加的なアドレス回路を必要に応
じて設けるものであるが、それらは、説明の便宜上図３
には示していない。セル１０は、各メモリセルに対して
接続されている単一のビット線２０のみを有する点を除
いて図１に示したタイプのものか、又はビット線及び相
補的ビット線が両方ともメモリセル１０へ接続されてい
る図２に示したタイプのものとすることが可能である。
【００３６】連想記憶装置、即ち内容参照可能メモリを
具備するチップは現在市場において公知であり、且つこ
のＣＡＭセルはアレイに対する基本的なメモリのビルデ
ィングブロックを与えるマクロセルとして使用すること
が可能である。このタイプのレイヤは、例えば、Ｈａｎ
ｙｕ ｅｔ ａｌ．「セル型論理イメージプロセサ用の
２トランジスタセル４値ユニバーサル−リテラルＣＡＭ
（Ｔｗｏ−Ｔｒａｎｓｉｓｔｏｒ−Ｃｅｌｌ Ｆｏｕｒ
−Ｖａｌｕｅｄ Ｕｎｉｖｅｒｓａｌ−Ｌｉｔｅｒａｌ
ＣＡＭ ｆｏｒ ａ Ｃｅｌｌｕｌａｒ Ｌｏｇｉｃ
ＩｍａｇｅＰｒｏｃｅｓｓｏｒ）」、ＩＥＥＥ・イン
ターナショナル・ソリッド・ステート・サーキッツ・コ
ンフェレンス、１９８７、４６−４７頁（１９９７年２
月）を包含する刊行物において記載されている。
具備するチップは現在市場において公知であり、且つこ
のＣＡＭセルはアレイに対する基本的なメモリのビルデ
ィングブロックを与えるマクロセルとして使用すること
が可能である。このタイプのレイヤは、例えば、Ｈａｎ
ｙｕ ｅｔ ａｌ．「セル型論理イメージプロセサ用の
２トランジスタセル４値ユニバーサル−リテラルＣＡＭ
（Ｔｗｏ−Ｔｒａｎｓｉｓｔｏｒ−Ｃｅｌｌ Ｆｏｕｒ
−Ｖａｌｕｅｄ Ｕｎｉｖｅｒｓａｌ−Ｌｉｔｅｒａｌ
ＣＡＭ ｆｏｒ ａ Ｃｅｌｌｕｌａｒ Ｌｏｇｉｃ
ＩｍａｇｅＰｒｏｃｅｓｓｏｒ）」、ＩＥＥＥ・イン
ターナショナル・ソリッド・ステート・サーキッツ・コ
ンフェレンス、１９８７、４６−４７頁（１９９７年２
月）を包含する刊行物において記載されている。
【００３７】図４及び５は、メモリにおいて使用するア
レイの形態に形成された場合の本発明メモリセル１０に
対する可能な接続を示している。図４の実施例によれ
ば、各メモリセル１０に対してビット線２０と相補的ビ
ット線３０とが接続している。マッチ線８４及びワード
線２２が与えられた行内の各メモリセルへ接続してい
る。ソース線６１が二つの隣接する行へ接続している。
このことは空間を節約する利点を提供しており、且つプ
ログラミング及び消去において簡単化するために、各行
がそれらのソースを共通の電位とさせることを可能とし
ている。別の実施例においては、各行はそれ自身の専用
のソース線６１を有しており、且つ更に別の実施例にお
いては、アレイ内の全ての行のソース線６１は共通に接
続されており、従って全てのソースはメモリアクセスの
種々のステージ期間中において同一の電位に保持され
る。図２に示したように、選択線６２も各メモリセルに
対して設けることが可能である。ソース線６２は一つの
列内の全てのメモリセル１０のゲートを共通に選択する
ことを可能とするために、ビット線２０及び３０と並列
な形態で一つの列内に設けることが可能である。一方、
選択ゲート線６２は、所望により、特定の構成に対して
行選択を可能とするためにワード線２２と平行に接続さ
せることが可能である。
レイの形態に形成された場合の本発明メモリセル１０に
対する可能な接続を示している。図４の実施例によれ
ば、各メモリセル１０に対してビット線２０と相補的ビ
ット線３０とが接続している。マッチ線８４及びワード
線２２が与えられた行内の各メモリセルへ接続してい
る。ソース線６１が二つの隣接する行へ接続している。
このことは空間を節約する利点を提供しており、且つプ
ログラミング及び消去において簡単化するために、各行
がそれらのソースを共通の電位とさせることを可能とし
ている。別の実施例においては、各行はそれ自身の専用
のソース線６１を有しており、且つ更に別の実施例にお
いては、アレイ内の全ての行のソース線６１は共通に接
続されており、従って全てのソースはメモリアクセスの
種々のステージ期間中において同一の電位に保持され
る。図２に示したように、選択線６２も各メモリセルに
対して設けることが可能である。ソース線６２は一つの
列内の全てのメモリセル１０のゲートを共通に選択する
ことを可能とするために、ビット線２０及び３０と並列
な形態で一つの列内に設けることが可能である。一方、
選択ゲート線６２は、所望により、特定の構成に対して
行選択を可能とするためにワード線２２と平行に接続さ
せることが可能である。
【００３８】図５は複数個のメモリセルをアレイ形態に
編成した更に別の実施例を示しており、このアレイは典
型的なＮＯＲ構成に編成されている。ワード線２２が、
マッチ線３４のように、与えられた行内における各メモ
リセルへ接続している。ビット線２０も該アレイ内の各
メモリセル１０へ結合している。前述したように、所望
に応じて、付加的なプログラミング及び制御線を設ける
ことが可能である。
編成した更に別の実施例を示しており、このアレイは典
型的なＮＯＲ構成に編成されている。ワード線２２が、
マッチ線３４のように、与えられた行内における各メモ
リセルへ接続している。ビット線２０も該アレイ内の各
メモリセル１０へ結合している。前述したように、所望
に応じて、付加的なプログラミング及び制御線を設ける
ことが可能である。
【００３９】図６は高速のアクセス及び出力を与えるた
めに、本明細書に記載したように構成されている複数個
のＣＡＭアレイを具備する単一の集積回路を示してい
る。入力信号及び制御回路９０が、各ＣＡＭへアクセス
し且つ該ＣＡＭを介して入力信号を供給するために必要
な論理を有している。ＣＡＭアレイ９２の各々は適宜の
入力信号を受取り且つ許容可能な技術に従ってそれを処
理する。出力が出力論理９４へ供給され、該論理は出力
信号を供給する。一実施例における出力論理９４はＯＲ
ゲートである。別の実施例においては、それはＮＯＲゲ
ート又はその他の許容可能な論理である。従って、ソー
ス制御線を１系列（ＡＮＤ型形態）における別のセルへ
接続するか、又はプログラミング又は読取り又はその他
の機能の何れが所望されるかにより、所望の形態に対し
て適切な電位へ選択的に接続するか又は接地することが
可能である。
めに、本明細書に記載したように構成されている複数個
のＣＡＭアレイを具備する単一の集積回路を示してい
る。入力信号及び制御回路９０が、各ＣＡＭへアクセス
し且つ該ＣＡＭを介して入力信号を供給するために必要
な論理を有している。ＣＡＭアレイ９２の各々は適宜の
入力信号を受取り且つ許容可能な技術に従ってそれを処
理する。出力が出力論理９４へ供給され、該論理は出力
信号を供給する。一実施例における出力論理９４はＯＲ
ゲートである。別の実施例においては、それはＮＯＲゲ
ート又はその他の許容可能な論理である。従って、ソー
ス制御線を１系列（ＡＮＤ型形態）における別のセルへ
接続するか、又はプログラミング又は読取り又はその他
の機能の何れが所望されるかにより、所望の形態に対し
て適切な電位へ選択的に接続するか又は接地することが
可能である。
【００４０】各ＣＡＭアレイ及びＣＡＭアレイ９２及び
９４の組合わせは任意の許容可能な技術でコンフィギャ
即ち形態特定することが可能である。
９４の組合わせは任意の許容可能な技術でコンフィギャ
即ち形態特定することが可能である。
【００４１】勿論、ＮＯＲ構成、排他的ＮＯＲ、ＮＡＮ
Ｄ、マッチ線駆動型及びその他の多くのタイプのアレイ
形態が存在している。これらのタイプの形態のうちの各
々は、所望の形態に対して適切なライン接続を行って図
３−６のアレイ構成において使用することが可能であ
る。アレイは、任意の所望の寸法とすることが可能であ
り、例えば、２５６Ｋ又はそれより小さいものから１Ｍ
Ｂ又はそれより大きなものとすることが可能であり、且
つ例えば１６ビット、３２ビット、１２８ビット又はそ
れ以上の任意の所望の幅とすることが可能である。従っ
て、アレイ全体に亘ってマルチビットデータバスを使用
することが可能であり、且つ多くの場合において、本明
細書においては単一の線として示してあるに過ぎない
が、それはマルチビットバスとすることが可能である。
従って、基本セルを多数の異なる実施例及び形態におい
て使用し、本発明の原理に基づくメモリアレイを提供す
ることが可能である。
Ｄ、マッチ線駆動型及びその他の多くのタイプのアレイ
形態が存在している。これらのタイプの形態のうちの各
々は、所望の形態に対して適切なライン接続を行って図
３−６のアレイ構成において使用することが可能であ
る。アレイは、任意の所望の寸法とすることが可能であ
り、例えば、２５６Ｋ又はそれより小さいものから１Ｍ
Ｂ又はそれより大きなものとすることが可能であり、且
つ例えば１６ビット、３２ビット、１２８ビット又はそ
れ以上の任意の所望の幅とすることが可能である。従っ
て、アレイ全体に亘ってマルチビットデータバスを使用
することが可能であり、且つ多くの場合において、本明
細書においては単一の線として示してあるに過ぎない
が、それはマルチビットバスとすることが可能である。
従って、基本セルを多数の異なる実施例及び形態におい
て使用し、本発明の原理に基づくメモリアレイを提供す
ることが可能である。
【００４２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づく連想記憶装置セル
を示した概略図。
を示した概略図。
【図２】 本発明の別の実施例に基づく連想記憶装置セ
ルを示した概略図。
ルを示した概略図。
【図３】 集積回路上のアレイ形態に形成した本発明Ｃ
ＡＭセルの一実施例を示した概略ブロック図。
ＡＭセルの一実施例を示した概略ブロック図。
【図４】 アレイ内のＣＡＭセルに対する可能な接続状
態を示した概略図。
態を示した概略図。
【図５】 アレイ内のＣＡＭセル接続の別の実施例を示
した概略図。
した概略図。
【図６】 共通の入力信号及び共通の論理を介しての出
力を有する複数個のアレイを示した概略ブロック図。
力を有する複数個のアレイを示した概略ブロック図。
１０ 連想記憶装置（ＣＡＭ）セル １２ フローティングゲートトランジスタ １３ 第一入力／出力 １４ ＰＭＯＳトランジスタ １６ ＮＭＯＳトランジスタ １８ ソース制御線 １９ 選択ゲート線 ２０ ビット線 ２２ ワード線 ２４ カップリング（結合）回路 ３０ 相補的ビット線 ３４ マッチ線
フロントページの続き (72)発明者 チ エヌ． ニューエン アメリカ合衆国， テキサス 75006， カーロルトン， レイクヒル 2610， ナ ンバー 11ビイ
Claims (28)
- 【請求項１】 ビット線と、相補的ビット線と、マッチ
線と、ソース制御線とを具備するメモリアレイに使用す
る連想記憶装置セルにおいて、 ソース制御線へ結合されており且つ第一データビットを
格納すべく動作可能な非揮発性格納装置、 前記格納装置及びビット線へ結合されており、第一制御
信号に応答して前記格納装置を前記ビット線へ結合させ
るべく動作可能なアクセス回路、 前記格納装置と、ビット線と、相補的ビット線とに結合
されており、出力端を具備すると共に、前記第一データ
ビットが第一論理レベルを有する場合に前記ビット線を
前記出力端へ結合させるべく動作可能であり且つ前記第
一データビットが第二論理状態を有している場合に前記
相補的ビット線を前記出力端へ結合させるべく動作可能
なカップリング回路、 前記マッチ線と、第一所定電圧と、前記カップリング回
路の出力端とに結合されており、前記カップリング回路
の出力端が第一論理レベルにある場合に前記第一所定電
圧を前記マッチ線へ結合させるべく動作可能なバイアス
回路、を有していることを特徴とする連想記憶装置セ
ル。 - 【請求項２】 請求項１において、更に、 前記格納装置と、アクセス回路と、カップリング回路と
に結合されており、第二所定電圧を前記格納装置と、ア
クセス回路と、カップリング回路とに印加すべく動作可
能なプルアップ装置、を有していることを特徴とする連
想記憶装置セル。 - 【請求項３】 請求項２において、前記プルアップ装置
が、前記第一所定電圧へ結合させるべく動作可能なゲー
トと、前記第二所定電圧へ結合されている第一入力／出
力と、前記格納装置と、アクセス回路と、カップリング
回路とに結合されている第二入力／出力とを具備してい
るＰＭＯＳトランジスタを有していることを特徴とする
連想記憶装置セル。 - 【請求項４】 請求項１において、前記非揮発性格納装
置が、ゲートと、前記アクセス回路及びカップリング回
路へ結合されている第一入力／出力と、前記ソース制御
線へ結合されている第二入力／出力とを具備しているフ
ローティングゲートトランジスタを有していることを特
徴とする連想記憶装置セル。 - 【請求項５】 請求項１において、前記アクセス回路
が、前記第一制御信号を受取るべく動作可能なゲート
と、前記ビット線へ結合されている第一入力／出力と、
前記格納装置へ結合されている第二入力／出力とを具備
しているトランジスタを有していることを特徴とする連
想記憶装置セル。 - 【請求項６】 請求項１において、前記カップリング回
路が、 前記格納装置へ結合しているゲートと、前記ビット線へ
結合している第一入力／出力と、前記バイアス回路へ結
合している第二入力／出力とを具備しているＮＭＯＳト
ランジスタ、 前記格納装置へ結合しているゲートと、前記相補的ビッ
ト線へ結合している第一入力／出力と、前記バイアス回
路へ結合している第二入力／出力とを具備しているＰＭ
ＯＳトランジスタ、を有していることを特徴とする連想
記憶装置セル。 - 【請求項７】 請求項１において、前記バイアス回路
が、 前記カップリング回路の出力端へ結合しているゲート
と、前記マッチ線へ結合している第一入力／出力と、前
記第一所定電圧へ結合すべく動作可能な第二入力／出力
とを具備しているＮＭＯＳトランジスタ、を有している
ことを特徴とする連想記憶装置セル。 - 【請求項８】 請求項１において、前記第一論理レベル
が論理「１」を有しており且つ前記第二論理レベルが論
理「０」を有していることを特徴とする連想記憶装置セ
ル。 - 【請求項９】 請求項１において、前記第一所定電圧が
接地を有していることを特徴とする連想記憶装置セル。 - 【請求項１０】 請求項２において、前記第二所定電圧
がＶDDを有していることを特徴とする連想記憶装置セ
ル。 - 【請求項１１】 請求項２において、更に、 前記格納装置へ結合している入力と前記プルアップ装置
へ結合している出力とを具備しているインバータ、 前記インバータの出力と、カップリング回路と、相補的
ビット線とに結合されており、前記第一制御信号に応答
して前記相補的ビット線を前記カップリング回路へ結合
させるべく動作可能な第二アクセス回路、を有している
ことを特徴とする連想記憶装置セル。 - 【請求項１２】 請求項１１において、前記プルアップ
装置が、前記インバータの出力へ結合しているゲート
と、前記第二所定電圧へ結合すべく動作可能な第一入力
／出力と、前記格納装置へ結合している第二入力／出力
とを具備しているＰＭＯＳトランジスタを有しているこ
とを特徴とする連想記憶装置セル。 - 【請求項１３】 請求項１１において、前記第二アクセ
ス回路が、前記第一制御信号を受取るべく動作可能なゲ
ートと、前記相補的ビット線へ結合されている第一入力
／出力と、前記インバータの出力及び前記カップリング
回路へ結合されている第二入力／出力とを具備している
ＮＭＯＳトランジスタを有していることを特徴とする連
想記憶装置セル。 - 【請求項１４】 請求項１１において、前記カップリン
グ回路が、 前記格納装置へ結合されているゲートと、前記ビット線
へ結合されている第一入力／出力と、前記バイアス回路
へ結合されている第二入力／出力とを具備している第一
ＮＭＯＳトランジスタ、 前記インバータの出力及び前記第二アクセス回路へ結合
しているゲートと、前記相補的ビット線へ結合している
第一入力／出力と、前記バイアス回路へ結合している第
二入力／出力とを具備している第二ＮＭＯＳトランジス
タ、を有していることを特徴とする連想記憶装置セル。 - 【請求項１５】 ビット線と、相補的ビット線と、マッ
チ線と、ソース制御線とを具備しているメモリアレイに
使用する連想記憶装置セルにおいて、 ソース制御線へ結合されており且つ第一データビットを
格納すべく動作可能なフローティングゲートトランジス
タ、 前記格納装置及びビット線へ結合されており、第一制御
信号に応答して前記格納装置を前記ビット線へ結合させ
るべく動作可能なアクセス回路、 前記格納装置と、ビット線と、相補的ビット線とに結合
されており、前記ビット線上の第二データビットの値が
前記非揮発性格納装置内に格納されている第一データビ
ットの値とマッチする場合にイネーブル信号を発生すべ
く動作可能なイネーブル信号発生器、 前記イネーブル信号を受取るために前記イネーブル信号
発生器へ結合されると共に前記マッチ線へ結合されてお
り、前記イネーブル信号の受取りに応答して前記マッチ
線を第一所定電圧へバイアスさせるべく動作可能なバイ
アス回路、を有していることを特徴とする連想記憶装置
セル。 - 【請求項１６】 請求項１５において、更に、 前記格納装置と、アクセス回路と、イネーブル信号発生
器とに結合されており、前記格納装置と、アクセス回路
と、イネーブル信号発生器とに第二所定電圧を印加すべ
く動作可能なプルアップ装置、を有していることを特徴
とする連想記憶装置セル。 - 【請求項１７】 請求項１５において、前記イネーブル
信号発生器が、前記格納装置内に格納されている第一デ
ータの値の補元が前記相補的ビット線上の第三データビ
ットの値とマッチする場合にイネーブル信号を発生すべ
く動作可能であることを特徴とする連想記憶装置セル。 - 【請求項１８】 請求項１５において、前記格納装置
が、ゲートと、前記アクセス回路及びイネーブル信号発
生器へ結合している第一入力／出力と、前記ソース制御
線へ結合している第二入力／出力とを具備しているフロ
ーティングゲートトランジスタを有していることを特徴
とする連想記憶装置セル。 - 【請求項１９】 ビット線と、相補的ビット線と、マッ
チ線と、ソース制御線とを具備しているメモリアレイに
使用する連想記憶装置セルにおいて、 第一入力／出力と、第二入力／出力と、第一制御信号を
受取るべく動作可能なゲートとを具備しているフローテ
ィングゲートトランジスタ、 第一電圧供給源へ結合しているゲートと、第二電圧供給
源へ結合している第一入力／出力と、フローティングゲ
ートトランジスタの第一入力／出力へ結合している第二
入力／出力とを具備している第一ＰＭＯＳトランジス
タ、 第二制御信号を受取るべく動作可能なゲートと、前記ビ
ット線へ結合している第一入力／出力と、前記フローテ
ィングゲートトランジスタの第一入力／出力へ結合して
いる第二入力／出力とを具備している第一ＮＭＯＳトラ
ンジスタ、 前記フローティングゲートトランジスタの第一入力／出
力へ結合しているゲートと、前記ビット線へ結合してい
る第一入力／出力と、第二入力／出力とを具備している
第二ＮＭＯＳトランジスタ、 前記フローティングゲートトランジスタの第一入力／出
力へ結合しているゲートと、前記相補的ビット線へ結合
している第一入力／出力と、前記第二ＮＭＯＳトランジ
スタの第二入力／出力へ結合している第二入力／出力と
を具備している第二ＰＭＯＳトランジスタ、 前記第二ＮＭＯＳトランジスタの第二入力／出力へ結合
しているゲートと、前記第一電圧供給源へ結合している
第一入力／出力と、前記マッチ線へ結合している第二入
力／出力とを具備している第三ＮＭＯＳトランジスタ、
を有していることを特徴とする連想記憶装置セル。 - 【請求項２０】 連想記憶装置アレイにおいて、 行及び列の形態に配列されている複数個のメモリセル、 １番目の行における各セルへ結合しているワード線、 １番目の列における各セルに結合しているビット線、 本アレイ内の各メモリセルへ結合しているマッチ線、 本アレイ内の各メモリセル内において非揮発性格納要素
を与えるフローティングゲートトランジスタ、 前記メモリセルへ結合している各ビット線に対する各メ
モリセル内のアクセストランジスタ、 前記メモリセルへ結合している各ワード線に対する各メ
モリセル内のイネーブルトランジスタ、を有しているこ
とを特徴とする連想記憶装置アレイ。 - 【請求項２１】 請求項２０において、前記マッチ線が
前記１番目の行内の各メモリセルへ結合していることを
特徴とする連想記憶装置アレイ。 - 【請求項２２】 請求項２０において、前記マッチ線が
前記１番目の列内の各メモリセルへ結合していることを
特徴とする連想記憶装置アレイ。 - 【請求項２３】 請求項２０において、更に、１番目の
行及び２番目の行の両方における各フローティングゲー
トトランジスタが共通のソース線を有するように、１番
目の行における各メモリセル及び１番目の行に隣接する
２番目の行における各メモリセルへ結合されているソー
スアクセス線を有していることを特徴とする連想記憶装
置アレイ。 - 【請求項２４】 請求項２０において、更に、１番目の
行内の各メモリセルへ結合している選択ゲート線を有し
ていることを特徴とする連想記憶装置アレイ。 - 【請求項２５】 請求項２０において、更に、本アレイ
内の各メモリセルへ個別的に結合されている選択ゲート
線を有していることを特徴とする連想記憶装置アレイ。 - 【請求項２６】 請求項２０において、更に、１番目の
列内の各メモリセルへ結合されている選択ゲート線を有
していることを特徴とする連想記憶装置アレイ。 - 【請求項２７】 ビット線及び相補的ビット線を具備す
るメモリセルを使用する方法において、 ある論理レベルでフローティングゲートトランジスタを
プログラミングし、 アドレスビットをビット線へ印加し、 前記ビット線へ印加されたアドレスを前記フローティン
グゲートトランジスタによって格納されている論理レベ
ルと比較し、 前記ビット線へ印加したアドレスが前記フローティング
ゲートトランジスタによって格納されている論理レベル
に対応する場合にフラッグ信号を発生する、ことを特徴
とする方法。 - 【請求項２８】 請求項２７において、更に、 前記アドレスビットの補元を相補的ビット線へ印加し、 相補的ビット線へ印加したビットの論理レベルを前記フ
ローティングゲートトランジスタに格納されている論理
レベルと比較し、 前記相補的ビット線へ印加した論理レベルが前記フロー
ティングゲートトランジスタに格納されている論理レベ
ルの補元に対応する場合にフラッグ信号を発生する、こ
とを特徴とする方法。
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