JP2728819B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＡＭ（Content Addr
essable Memory：内容アクセス・メモリ）に関するもの
である。
essable Memory：内容アクセス・メモリ）に関するもの
である。
【０００２】
【従来の技術】従来より検索データと記憶データの一致
検出を全ビット並列に行い、一致したデータの記憶アド
レスを出力する機能を有する半導体集積回路として、完
全並列型ＣＡＭ（内容アクセス・メモリ：Content Addr
essable Memory（連想メモリともいう））が良く知られ
ている（菅野卓雄監修、飯塚哲哉編「ＣＭＯＳ超ＬＳＩ
の設計」培風館、Ｐ１７６〜Ｐ１７７参照）。
検出を全ビット並列に行い、一致したデータの記憶アド
レスを出力する機能を有する半導体集積回路として、完
全並列型ＣＡＭ（内容アクセス・メモリ：Content Addr
essable Memory（連想メモリともいう））が良く知られ
ている（菅野卓雄監修、飯塚哲哉編「ＣＭＯＳ超ＬＳＩ
の設計」培風館、Ｐ１７６〜Ｐ１７７参照）。
【０００３】しかし、従来のＣＡＭの１ビットあたりの
構成例は、ＳＲＡＭセルとイクスクルーシブＮＯＲ回路
から構成されており、セルサイズが大きく実用レベルの
容量をもったＣＡＭを構成することが不可能であった。
構成例は、ＳＲＡＭセルとイクスクルーシブＮＯＲ回路
から構成されており、セルサイズが大きく実用レベルの
容量をもったＣＡＭを構成することが不可能であった。
【０００４】また、近年数多く商品化されている個人の
データベースとしてのＩＣカード等では、上述のＣＡＭ
のような構成ではなく、あらかじめデータが記憶された
ＲＯＭ（リードオンリーメモリ）のデータを１つ１つ順
次検索して所望の目的を捜し出す構造になっている。そ
のため、国語辞書や英和辞書等のようにデータが多くな
ればなる程、検索に多くの時間を要し、高速で且つフレ
キシブルな検索機能を有するものはいまだ存在していな
い。
データベースとしてのＩＣカード等では、上述のＣＡＭ
のような構成ではなく、あらかじめデータが記憶された
ＲＯＭ（リードオンリーメモリ）のデータを１つ１つ順
次検索して所望の目的を捜し出す構造になっている。そ
のため、国語辞書や英和辞書等のようにデータが多くな
ればなる程、検索に多くの時間を要し、高速で且つフレ
キシブルな検索機能を有するものはいまだ存在していな
い。
【０００５】
【発明が解決しようとする課題】以上の従来技術を考慮
して従来のＲＯＭ等におさめられているデータの検索が
ソフトウエア的に１つ１つのデータに対して逐次行なわ
れるのではなく、ＣＡＭのように一度に全部のデータの
検索が可能となれば今後の大容量メモリを塔載するＩＣ
カード等のデータ検索をより高速でかつフレキシビリテ
ィをもったものにすることが出来る。
して従来のＲＯＭ等におさめられているデータの検索が
ソフトウエア的に１つ１つのデータに対して逐次行なわ
れるのではなく、ＣＡＭのように一度に全部のデータの
検索が可能となれば今後の大容量メモリを塔載するＩＣ
カード等のデータ検索をより高速でかつフレキシビリテ
ィをもったものにすることが出来る。
【０００６】本発明は、このような点に鑑み、多数のメ
モリセルの検索を相互干渉なく高速で行うことができ、
より高速でかつ大容量のデータベースを構築することを
可能とする半導体集積回路を提供することを目的とす
る。
モリセルの検索を相互干渉なく高速で行うことができ、
より高速でかつ大容量のデータベースを構築することを
可能とする半導体集積回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１のデータ線からソース電極線への電
気的接続または非接続を定義する第１の不揮発性トラン
ジスタと、これに対し第２のデータ線から前記ソース電
極線への電気的非接続または接続を定義する第２の不揮
発性トランジスタと、これら第１および第２の不揮発性
トランジスタのゲートに接続され、前記第１および第２
の不揮発性トランジスタを制御する制御ワード線とを有
する１組の検索メモリワードブロックと、予め第１の電
位にその電位を設定する第１電位設定手段を有する一致
検索線と、この一致検索線の電位を検出するセンスアン
プと、前記ソース電極線を制御入力とし前記一致検索線
の電位を第２の電位に固定する第２電位固定手段とを有
し、一致検索時に、前記制御ワード線により前記第１お
よび第２の不揮発性トランジスタの接続定義状態に応じ
て前記第１のデータ線および前記第２のデータ線を各々
前記共通ソース電極線に接続あるいは非接続せしめて前
記第２電位固定手段をアクティブあるいは非アクティブ
とし前記一致検索線の電位を制御することを特徴とする
半導体集積回路を提供するものである。
に、本発明は、第１のデータ線からソース電極線への電
気的接続または非接続を定義する第１の不揮発性トラン
ジスタと、これに対し第２のデータ線から前記ソース電
極線への電気的非接続または接続を定義する第２の不揮
発性トランジスタと、これら第１および第２の不揮発性
トランジスタのゲートに接続され、前記第１および第２
の不揮発性トランジスタを制御する制御ワード線とを有
する１組の検索メモリワードブロックと、予め第１の電
位にその電位を設定する第１電位設定手段を有する一致
検索線と、この一致検索線の電位を検出するセンスアン
プと、前記ソース電極線を制御入力とし前記一致検索線
の電位を第２の電位に固定する第２電位固定手段とを有
し、一致検索時に、前記制御ワード線により前記第１お
よび第２の不揮発性トランジスタの接続定義状態に応じ
て前記第１のデータ線および前記第２のデータ線を各々
前記共通ソース電極線に接続あるいは非接続せしめて前
記第２電位固定手段をアクティブあるいは非アクティブ
とし前記一致検索線の電位を制御することを特徴とする
半導体集積回路を提供するものである。
【０００８】
【発明の作用】
本発明の半導体集積回路は、１組の検索
メモリワードブロックにおいて、第１および第２のデー
タ線と共通ソース電極線との電気的接続または非接続を
定義する第１および第２の不揮発性トランジスタを、そ
のゲートに接続された制御ワード線によって制御するよ
うに構成されている。
メモリワードブロックにおいて、第１および第２のデー
タ線と共通ソース電極線との電気的接続または非接続を
定義する第１および第２の不揮発性トランジスタを、そ
のゲートに接続された制御ワード線によって制御するよ
うに構成されている。
【０００９】従って、前記制御ワード線により前記第１
および第２の不揮発性トランジスタの接続定義状態に応
じて、前記第１のデータ線および第２のデータ線を各々
前記共通ソース電極に接続あるいは非接続せしめること
が可能となる。
および第２の不揮発性トランジスタの接続定義状態に応
じて、前記第１のデータ線および第２のデータ線を各々
前記共通ソース電極に接続あるいは非接続せしめること
が可能となる。
【００１０】これにより、すなわち前記第１または第２
のデータ線との接続によって、前記共通ソース電極線の
電位を変化せしめることにより前記共通ソース電極線を
制御入力とし、第１電位設定手段によって予め第１の電
位に設定された一致検索線の電位を第２の電位に固定す
る第２電位固定手段をアクティブまたは非アクティブと
し前記一致検索線の電位を制御し、これを前記一致検索
線に接続されているセンスアンプで受けて前記第１およ
び第２のデータ線に印加される検索データによる、前記
第１および第２の不揮発性トランジスタとの一致検索結
果を得ることができる。従って、たとえ、前記第１およ
び第２不揮発性トランジスタをしきい値電圧等のバラツ
キが大きいメモリセルで構成したとしても、同一制御ワ
ード線によって制御される多数組の検索メモリワードブ
ロックにおいて、検索データと不一致となる検索メモリ
ワードブロックと一致する検索メモリワードブロックが
存在してもこれらのブロック間での電気的衝突を完全に
なくすことができ、極めて高い精度で一致検索結果を得
ることができ、かつ極めて高いメモリセル選択の自由度
を持つことができる。
のデータ線との接続によって、前記共通ソース電極線の
電位を変化せしめることにより前記共通ソース電極線を
制御入力とし、第１電位設定手段によって予め第１の電
位に設定された一致検索線の電位を第２の電位に固定す
る第２電位固定手段をアクティブまたは非アクティブと
し前記一致検索線の電位を制御し、これを前記一致検索
線に接続されているセンスアンプで受けて前記第１およ
び第２のデータ線に印加される検索データによる、前記
第１および第２の不揮発性トランジスタとの一致検索結
果を得ることができる。従って、たとえ、前記第１およ
び第２不揮発性トランジスタをしきい値電圧等のバラツ
キが大きいメモリセルで構成したとしても、同一制御ワ
ード線によって制御される多数組の検索メモリワードブ
ロックにおいて、検索データと不一致となる検索メモリ
ワードブロックと一致する検索メモリワードブロックが
存在してもこれらのブロック間での電気的衝突を完全に
なくすことができ、極めて高い精度で一致検索結果を得
ることができ、かつ極めて高いメモリセル選択の自由度
を持つことができる。
【００１１】
【実施例】以下に、本発明に係る半導体集積回路を添付
の図面に示す好適実施例に基づいて詳細に説明する。
の図面に示す好適実施例に基づいて詳細に説明する。
【００１２】まず本発明の第１の態様の詳細な説明に入
る前に、しきい値電圧ばらつきが大きい不揮発性メモリ
セルを高集積ＣＡＭに応用する場合の問題点に関して、
新たに考案を加え本発明の主たる発明のポイントを明ら
かにする。
る前に、しきい値電圧ばらつきが大きい不揮発性メモリ
セルを高集積ＣＡＭに応用する場合の問題点に関して、
新たに考案を加え本発明の主たる発明のポイントを明ら
かにする。
【００１３】図５は、新たに考慮した２ビット１組のＣ
ＡＭのＦｌａｓｈＥＥＰＲＯＭメモリ構造を示すもので
ある。
ＡＭのＦｌａｓｈＥＥＰＲＯＭメモリ構造を示すもので
ある。
【００１４】同図ではメモリセル１４１ａ、１４１ｂを
１組としたメモリペア１４１と、メモリセル１４２ａ、
１４２ｂを１組としたメモリペア１４２とを各々１つの
ＣＡＭセルとしている。
１組としたメモリペア１４１と、メモリセル１４２ａ、
１４２ｂを１組としたメモリペア１４２とを各々１つの
ＣＡＭセルとしている。
【００１５】この例で挙げているものは、スタックセル
構造と称されるもので、電荷を蓄積するフローティング
ゲート１４３の直上にコントロールゲート１４４を積層
したものであり、高集積化に適した構造となっている。
構造と称されるもので、電荷を蓄積するフローティング
ゲート１４３の直上にコントロールゲート１４４を積層
したものであり、高集積化に適した構造となっている。
【００１６】また、各メモリセルのフローティングゲー
ト１４３の電荷蓄積状態によるしきい値電圧Ｖｔのばら
つきを示したものが図６である。
ト１４３の電荷蓄積状態によるしきい値電圧Ｖｔのばら
つきを示したものが図６である。
【００１７】通常スタック構造のメモリセルの低しきい
値電圧Ｖｔ（Ｌ）は、０．５〜３．５Ｖ程度であり、３
Ｖ程度のばらつきを持つ。このばらつきをさらに小さく
抑えることは、構造上あるいは製造上きわめて困難なこ
とといわれている。
値電圧Ｖｔ（Ｌ）は、０．５〜３．５Ｖ程度であり、３
Ｖ程度のばらつきを持つ。このばらつきをさらに小さく
抑えることは、構造上あるいは製造上きわめて困難なこ
とといわれている。
【００１８】しかし、ＣＡＭ構造の場合はこのばらつき
が致命的となる。これを論点の１つとして以下の説明を
続ける。
が致命的となる。これを論点の１つとして以下の説明を
続ける。
【００１９】メモリセル１４１ａのフローティングゲー
ト１４３には電子が注入され、高しきい値電圧Ｖｔ
（Ｈ）（これをデータ“０”Ｌ（ロウ）と定義する）
が、メモリセル１４１ｂはその反転の低しきい値電圧Ｖ
ｔ（Ｌ）（これをデータ“１”Ｈ（ハイ）と定義する）
が、メモリセル１４２ａは低しきい値電圧Ｖｔ（Ｌ）
が、メモリセル１４２ｂは高しきい値電圧Ｖｔ（Ｈ）が
定義されている。すなわち、メモリペア１４１により構
成されるＣＡＭセルには“０”Ｌ（ロウ）データが、メ
モリペア１４２のＣＡＭには“１”Ｈ（ハイ）データが
定義されているとする。
ト１４３には電子が注入され、高しきい値電圧Ｖｔ
（Ｈ）（これをデータ“０”Ｌ（ロウ）と定義する）
が、メモリセル１４１ｂはその反転の低しきい値電圧Ｖ
ｔ（Ｌ）（これをデータ“１”Ｈ（ハイ）と定義する）
が、メモリセル１４２ａは低しきい値電圧Ｖｔ（Ｌ）
が、メモリセル１４２ｂは高しきい値電圧Ｖｔ（Ｈ）が
定義されている。すなわち、メモリペア１４１により構
成されるＣＡＭセルには“０”Ｌ（ロウ）データが、メ
モリペア１４２のＣＡＭには“１”Ｈ（ハイ）データが
定義されているとする。
【００２０】この状態で各々のＣＡＭセルに一致検索デ
ータ１４９のデータの“０”Ｌ（ロウ）、“０”Ｌ（ロ
ウ）が一致検出される場合について考慮する。
ータ１４９のデータの“０”Ｌ（ロウ）、“０”Ｌ（ロ
ウ）が一致検出される場合について考慮する。
【００２１】まず、接地トランジスタ１４８をオフと
し、一致検索センスアンプ１４７をアクティブとする。
この一致検索アンプ１４７は電流駆動型のアンプであ
り、自らドライブ能力を有する。そのため一致検索線１
４６は、１．５〜２．０Ｖ程度の電位に設定される。こ
の設定電位は、フローティングゲート１４３の蓄積電荷
に影響を与えないように小さい値であることが望まし
く、一般的には２Ｖ以下が必須と考えられている。
し、一致検索センスアンプ１４７をアクティブとする。
この一致検索アンプ１４７は電流駆動型のアンプであ
り、自らドライブ能力を有する。そのため一致検索線１
４６は、１．５〜２．０Ｖ程度の電位に設定される。こ
の設定電位は、フローティングゲート１４３の蓄積電荷
に影響を与えないように小さい値であることが望まし
く、一般的には２Ｖ以下が必須と考えられている。
【００２２】ここで一般的なＣＡＭ動作としては、高電
位にプリチャージされた一致検索線の電荷が不一致ＣＡ
Ｍセルのデータ線の“０”Ｌ（ロウ）によってディスチ
ャージされ低電位へと変化する。この変化を起こした一
致検索線が不一致を、逆に電位変化がなく高電位を維持
するものが一致をあらわす。
位にプリチャージされた一致検索線の電荷が不一致ＣＡ
Ｍセルのデータ線の“０”Ｌ（ロウ）によってディスチ
ャージされ低電位へと変化する。この変化を起こした一
致検索線が不一致を、逆に電位変化がなく高電位を維持
するものが一致をあらわす。
【００２３】この例では、メモリペア１４２のＣＡＭセ
ルのデータ“１”Ｈ（ハイ）と検索データ“０”Ｌ（ロ
ウ）が異なり、一致検索線１４６はデータ線４４２ａ
“０”Ｌ（ロウ）によりディスチャージが発生し低電位
となる。
ルのデータ“１”Ｈ（ハイ）と検索データ“０”Ｌ（ロ
ウ）が異なり、一致検索線１４６はデータ線４４２ａ
“０”Ｌ（ロウ）によりディスチャージが発生し低電位
となる。
【００２４】具体的な検索動作としては、データ線４４
１ａに一致検索データの“０”Ｌ（ロウ）電位の０Ｖが
印加され、データ線４４１ｂにはこの逆の“１”Ｈ（ハ
イ）電位の１．５〜２．０Ｖが印加される。同様にし
て、データ線４４２ａに一致検索データの“０”Ｌ（ロ
ウ）電位の０Ｖが印加され、データ線４４２ｂにはこの
逆の“１”Ｈ（ハイ）電位の１．５〜２．０Ｖが印加さ
れる。この時も、上記理由によりハイ状態の電位は１．
５〜２．０Ｖ程度に低く設定される。
１ａに一致検索データの“０”Ｌ（ロウ）電位の０Ｖが
印加され、データ線４４１ｂにはこの逆の“１”Ｈ（ハ
イ）電位の１．５〜２．０Ｖが印加される。同様にし
て、データ線４４２ａに一致検索データの“０”Ｌ（ロ
ウ）電位の０Ｖが印加され、データ線４４２ｂにはこの
逆の“１”Ｈ（ハイ）電位の１．５〜２．０Ｖが印加さ
れる。この時も、上記理由によりハイ状態の電位は１．
５〜２．０Ｖ程度に低く設定される。
【００２５】この状態で、セレクトワード線１４５がア
クティブとなると、しきい値電圧ＶｔがＶｔ（Ｈ）（＞
６．５Ｖ：図６参照）のメモリセル１４１ａ、１４２ｂ
はオフ状態を保つ。しかし、メモリセル１４１ｂとメモ
リセル１４２ａの場合は異なる動作をする。
クティブとなると、しきい値電圧ＶｔがＶｔ（Ｈ）（＞
６．５Ｖ：図６参照）のメモリセル１４１ａ、１４２ｂ
はオフ状態を保つ。しかし、メモリセル１４１ｂとメモ
リセル１４２ａの場合は異なる動作をする。
【００２６】まず、メモリセル１４２ａに着目する。一
致検索線１４６の電荷を引き抜いて不一致を検出させる
ためには、このメモリセル１４２ａがオンしなければな
らない。しかるに、このトランジスタのしきい値電圧Ｖ
ｔは、０．５〜３．５Ｖの値をとる（図６参照）。ま
た、このときのソース電極側はデータ線４４２ａとな
り、０Ｖが印加されている。従って、セレクトワード線
１４５の電圧Ｖｗは３．５Ｖ以上である必要があり、通
常はそれより１Ｖ程度高い４．５Ｖ程度が適当と思われ
る。
致検索線１４６の電荷を引き抜いて不一致を検出させる
ためには、このメモリセル１４２ａがオンしなければな
らない。しかるに、このトランジスタのしきい値電圧Ｖ
ｔは、０．５〜３．５Ｖの値をとる（図６参照）。ま
た、このときのソース電極側はデータ線４４２ａとな
り、０Ｖが印加されている。従って、セレクトワード線
１４５の電圧Ｖｗは３．５Ｖ以上である必要があり、通
常はそれより１Ｖ程度高い４．５Ｖ程度が適当と思われ
る。
【００２７】つまり、セレクトワード線１４５の電圧Ｖ
ｗ≧４．５Ｖとしてはじめて一致検索線１４６の電位が
データ線４４２ａの０Ｖ電位により引き落とされる。一
方、一致検索センスアンプ１４７は電流駆動型でありド
ライブ能力がある。このため、一致検索線１４６の電位
は最終的に１．０〜１．５Ｖ程度に低下し、この約０．
５Ｖ程度の電圧低下により不一致を検出する。
ｗ≧４．５Ｖとしてはじめて一致検索線１４６の電位が
データ線４４２ａの０Ｖ電位により引き落とされる。一
方、一致検索センスアンプ１４７は電流駆動型でありド
ライブ能力がある。このため、一致検索線１４６の電位
は最終的に１．０〜１．５Ｖ程度に低下し、この約０．
５Ｖ程度の電圧低下により不一致を検出する。
【００２８】もちろんこの電位低下により不一致を検出
するわけであるが、これにより一致データを記憶してい
たＣＡＭセルのメモリセル１４１ｂに不都合が発生する
ことになる。
するわけであるが、これにより一致データを記憶してい
たＣＡＭセルのメモリセル１４１ｂに不都合が発生する
ことになる。
【００２９】このメモリセル１４１ｂの各々３つの電極
（ドレイン、ゲート、ソース）の電位を考えると、まず
ゲートは、セレクトワード線１４５の４．５Ｖ以上、ソ
ースは一致検索線１４６の電位の１．０〜１．５Ｖ、ま
たドレインはデータ線の１．５〜２．０Ｖとなる。つま
り、このトランジスタのゲート、ソース電位差ＶGSは、
３．０〜３．５（４．５−（１．０〜１．５））Ｖ以上
となる。
（ドレイン、ゲート、ソース）の電位を考えると、まず
ゲートは、セレクトワード線１４５の４．５Ｖ以上、ソ
ースは一致検索線１４６の電位の１．０〜１．５Ｖ、ま
たドレインはデータ線の１．５〜２．０Ｖとなる。つま
り、このトランジスタのゲート、ソース電位差ＶGSは、
３．０〜３．５（４．５−（１．０〜１．５））Ｖ以上
となる。
【００３０】ところでこのメモリセル１４１ｂのしきい
値電圧Ｖｔは、最低０．５Ｖである（図６参照）。つま
り ＶGS（＝３．０〜３．５）＞Ｖｔ（＝０．５） となり、この時の基板バイアス効果によるメモリセル１
４１ｂのしきい値電圧の上昇を考慮しても、０．５〜
３．５Ｖとばらつきの大きい不揮発性のメモリセル１４
１ｂはオンしてしまう。このため、データ線４４１ｂの
ハイ電位からデータ線４４２ａのロウ電位に貫通電流が
流れることになる。
値電圧Ｖｔは、最低０．５Ｖである（図６参照）。つま
り ＶGS（＝３．０〜３．５）＞Ｖｔ（＝０．５） となり、この時の基板バイアス効果によるメモリセル１
４１ｂのしきい値電圧の上昇を考慮しても、０．５〜
３．５Ｖとばらつきの大きい不揮発性のメモリセル１４
１ｂはオンしてしまう。このため、データ線４４１ｂの
ハイ電位からデータ線４４２ａのロウ電位に貫通電流が
流れることになる。
【００３１】一般に連想メモリの場合一致検索動作は、
複数のセレクトワード線に渡り同時に行われる。従って
各セレクトワード線での貫通電流はチップ全体ではきわ
めて大きな値となり動作不能という致命的な問題とな
る。
複数のセレクトワード線に渡り同時に行われる。従って
各セレクトワード線での貫通電流はチップ全体ではきわ
めて大きな値となり動作不能という致命的な問題とな
る。
【００３２】また、データ線４４１ｂのハイ電位により
データ一致検索線１４６の電位があがり、一致検索セン
スアンプ１４７による電位差検出が困難な状態になる問
題も発生する。
データ一致検索線１４６の電位があがり、一致検索セン
スアンプ１４７による電位差検出が困難な状態になる問
題も発生する。
【００３３】このような新たな考察をもとに、本発明に
係わる半導体集積回路を添付図面に基づいて以下に具体
的に説明する。
係わる半導体集積回路を添付図面に基づいて以下に具体
的に説明する。
【００３４】図１に示すＣＡＭメモリ１，２は、前述と
同様に、ＣＡＭの構成単位となっている２ビット１組の
ＥＥＰＲＯＭメモリセルにより構成したものである。Ｃ
ＡＭメモリセル１は、例えばスタック型ＦｌａｓｈＥＥ
ＰＲＯＭセル１ａ，１ｂからなり、ＥＥＰＲＯＭセル１
ａと１ｂは、互いに相反する記憶状態を有するように書
き込まれている。ここでは、ＥＥＰＲＯＭセル１ａは
０、１ｂは１が書き込まれたものとする。例えば図４に
示すようにＥＥＰＲＯＭメモリセル４４は、Ｐ基板４４
ａにｎのソース４４ｂ、ドレイン４４ｃを形成し、その
間のＰ基板４４ａ上にトンネル酸化膜４４ｄ、その上に
フローティングゲート４４ｅ、さらにその上にコントロ
ールゲート４４ｆを形成したものである。書き込みはフ
ローティングゲート４４ｅへのホットエレクトロンの注
入によってしきい値電圧ＶＴＨを５Ｖ以上に上げること
により“０”のデータ消去状態を定義する。また、
“１”の書き込みは、ソース４４ｂまたはドレイン４４
ｃ側にフローティングゲートから電子を引き抜くことに
よって行っている。ここでは、図６に示すように６．５
Ｖ以上の高しきい値電圧Ｖｔ（Ｈ）を“０”、０．５〜
３．５Ｖの低しきい値電圧Ｖｔ（Ｌ）を“１”とする。
同様に、ＣＡＭの構成単位となっている２ビット１組の
ＥＥＰＲＯＭメモリセルにより構成したものである。Ｃ
ＡＭメモリセル１は、例えばスタック型ＦｌａｓｈＥＥ
ＰＲＯＭセル１ａ，１ｂからなり、ＥＥＰＲＯＭセル１
ａと１ｂは、互いに相反する記憶状態を有するように書
き込まれている。ここでは、ＥＥＰＲＯＭセル１ａは
０、１ｂは１が書き込まれたものとする。例えば図４に
示すようにＥＥＰＲＯＭメモリセル４４は、Ｐ基板４４
ａにｎのソース４４ｂ、ドレイン４４ｃを形成し、その
間のＰ基板４４ａ上にトンネル酸化膜４４ｄ、その上に
フローティングゲート４４ｅ、さらにその上にコントロ
ールゲート４４ｆを形成したものである。書き込みはフ
ローティングゲート４４ｅへのホットエレクトロンの注
入によってしきい値電圧ＶＴＨを５Ｖ以上に上げること
により“０”のデータ消去状態を定義する。また、
“１”の書き込みは、ソース４４ｂまたはドレイン４４
ｃ側にフローティングゲートから電子を引き抜くことに
よって行っている。ここでは、図６に示すように６．５
Ｖ以上の高しきい値電圧Ｖｔ（Ｈ）を“０”、０．５〜
３．５Ｖの低しきい値電圧Ｖｔ（Ｌ）を“１”とする。
【００３５】ＣＡＭメモリセル１において、ＥＥＰＲＯ
Ｍメモリセル１ａのドレインはビット線５ａに、ＥＥＰ
ＲＯＭメモリセル１ｂのドレインはビットバー線５ｂに
接続され、両メモリセル１ａ，１ｂのソースは共通ソー
ス線１５に接続される。ＣＡＭメモリセル２について
も、構成するＥＥＰＲＯＭメモリセルのデータ内容以外
は全く同様に構成される。ここでソース電極１５は、デ
ィスチャージトランジスタ１１の制御ゲートに入力さ
れ、一致検索線１６をグランド電位に電位固定すること
が可能となっている。また、このソース電極１５そのも
のの電位をグランド電位に固定する電位固定トランジス
タ１３もある。
Ｍメモリセル１ａのドレインはビット線５ａに、ＥＥＰ
ＲＯＭメモリセル１ｂのドレインはビットバー線５ｂに
接続され、両メモリセル１ａ，１ｂのソースは共通ソー
ス線１５に接続される。ＣＡＭメモリセル２について
も、構成するＥＥＰＲＯＭメモリセルのデータ内容以外
は全く同様に構成される。ここでソース電極１５は、デ
ィスチャージトランジスタ１１の制御ゲートに入力さ
れ、一致検索線１６をグランド電位に電位固定すること
が可能となっている。また、このソース電極１５そのも
のの電位をグランド電位に固定する電位固定トランジス
タ１３もある。
【００３６】このようなＣＡＭメモリセルが、一致検索
線１６とセレクトワード線５とを共通化されて、複数配
置されている。このような構成のＣＡＭメモリについ
て、前述のような不具合が発生することなく、入力デー
タとの一致検索が可能であることを以下に説明する。
線１６とセレクトワード線５とを共通化されて、複数配
置されている。このような構成のＣＡＭメモリについ
て、前述のような不具合が発生することなく、入力デー
タとの一致検索が可能であることを以下に説明する。
【００３７】まず、ＣＡＭメモリセル１のビット線５ａ
側のＥＥＰＲＯＭセル１ａのしきい値電圧Ｖｔは“Ｖｔ
（Ｈ）（Ｖｔ＞６．５Ｖ）”であり、即ちデータ“Ｌ
（０）”が書き込まれている。一方、ビットバー線５ｂ
側のＥＥＰＲＯＭセル１ｂのしきい値電圧Ｖｔは、“Ｖ
ｔ（Ｌ）（０．５Ｖ＜Ｖｔ＜（３．５Ｖ）”であり、デ
ータは“Ｈ（１）”である。この状態のＣＡＭセル１を
“Ｌ（０）”と定義する。同様にして、ＣＡＭセル２
は、“Ｈ（１）”である。そこで検索データ９として、
ＣＡＭセル１には“Ｌ（０）”を、ＣＡＭセル２にも
“Ｌ（０）”を入力し、一致比較すると仮定する。
側のＥＥＰＲＯＭセル１ａのしきい値電圧Ｖｔは“Ｖｔ
（Ｈ）（Ｖｔ＞６．５Ｖ）”であり、即ちデータ“Ｌ
（０）”が書き込まれている。一方、ビットバー線５ｂ
側のＥＥＰＲＯＭセル１ｂのしきい値電圧Ｖｔは、“Ｖ
ｔ（Ｌ）（０．５Ｖ＜Ｖｔ＜（３．５Ｖ）”であり、デ
ータは“Ｈ（１）”である。この状態のＣＡＭセル１を
“Ｌ（０）”と定義する。同様にして、ＣＡＭセル２
は、“Ｈ（１）”である。そこで検索データ９として、
ＣＡＭセル１には“Ｌ（０）”を、ＣＡＭセル２にも
“Ｌ（０）”を入力し、一致比較すると仮定する。
【００３８】一致検索動作中は、電位固定トランジスタ
１３はオフ状態であり、一致検索線１６は電位設定のた
めのプリチャージトランジスタ８によって予めハイ状態
にプリチャージされる。もちろんこの時、ディスチャー
ジトランジスタ１１，１２のゲート入力はＬ（ロウ）に
保たれ、非アクティブ状態を保つ。
１３はオフ状態であり、一致検索線１６は電位設定のた
めのプリチャージトランジスタ８によって予めハイ状態
にプリチャージされる。もちろんこの時、ディスチャー
ジトランジスタ１１，１２のゲート入力はＬ（ロウ）に
保たれ、非アクティブ状態を保つ。
【００３９】次に、セレクトワード線５に５Ｖの電圧が
印加されてからのこのディスチャージトランジスタ１
１，１２の働きについて述べる。
印加されてからのこのディスチャージトランジスタ１
１，１２の働きについて述べる。
【００４０】まず、ＣＡＭセル１の場合について考察す
る。ビット線５ａには、反転インバータ１７によって、
入力データＬ（０）の反転データＨ（１）が印加され
る。逆に、ビットバー線５ｂはＬ（０）となる。ここ
で、前述と同様にＬ（０）は０Ｖ、Ｈ（１）は１．０〜
１．５Ｖ程度の電圧が印加される。
る。ビット線５ａには、反転インバータ１７によって、
入力データＬ（０）の反転データＨ（１）が印加され
る。逆に、ビットバー線５ｂはＬ（０）となる。ここ
で、前述と同様にＬ（０）は０Ｖ、Ｈ（１）は１．０〜
１．５Ｖ程度の電圧が印加される。
【００４１】ＥＥＰＲＯＭメモリセル１ａについては、
しきい値電圧Ｖｔ＞６．５Ｖであり、セレクトワード線
５に５Ｖが印加されてもオフ状態を保つ。また、ＥＥＰ
ＲＯＭメモリセル１ｂについては、０．５Ｖ＜しきい値
電圧Ｖｔ＜３．５Ｖであり、ソース電極１５が０Ｖにプ
リセットされているためにオン状態となる。しかし、ビ
ットバー線５ｂもまたＬ（０）状態の０Ｖ電位であるた
め０Ｖを保つ。このため、ディスチャージトランジスタ
１５のゲート電位は０Ｖを保ち、このトランジスタはオ
フとなる。つまり、このＣＡＭセルのデータと検索デー
タは一致したことになる。
しきい値電圧Ｖｔ＞６．５Ｖであり、セレクトワード線
５に５Ｖが印加されてもオフ状態を保つ。また、ＥＥＰ
ＲＯＭメモリセル１ｂについては、０．５Ｖ＜しきい値
電圧Ｖｔ＜３．５Ｖであり、ソース電極１５が０Ｖにプ
リセットされているためにオン状態となる。しかし、ビ
ットバー線５ｂもまたＬ（０）状態の０Ｖ電位であるた
め０Ｖを保つ。このため、ディスチャージトランジスタ
１５のゲート電位は０Ｖを保ち、このトランジスタはオ
フとなる。つまり、このＣＡＭセルのデータと検索デー
タは一致したことになる。
【００４２】更に、ＣＡＭセル２の場合について考察す
る。同様にして、ビット線６ａは、Ｈ（１）状態の１．
０〜１．５Ｖの電圧が印加され、ビットバー線６ｂに
は、Ｌ（０）状態の０Ｖ電圧が加えられる。ＥＥＰＲＯ
Ｍメモリセル２ｂに関しては、しきい値電圧Ｖｔ＞６．
５Ｖでありオフ状態を保つ。
る。同様にして、ビット線６ａは、Ｈ（１）状態の１．
０〜１．５Ｖの電圧が印加され、ビットバー線６ｂに
は、Ｌ（０）状態の０Ｖ電圧が加えられる。ＥＥＰＲＯ
Ｍメモリセル２ｂに関しては、しきい値電圧Ｖｔ＞６．
５Ｖでありオフ状態を保つ。
【００４３】ところが、ＥＥＰＲＯＭメモリセル６ａ
は、異なった状態を示す。ソース電極１８の電圧は０Ｖ
にプリセットされ、ビット線２ａは、１．０〜１．５
Ｖ、ゲート電圧は５Ｖであり、このメモリセルのしきい
値電圧Ｖｔは、０．５Ｖ＜Ｖｔ＜３．５Ｖであり、オン
状態となる。この結果、ソース電極１８は、１．０〜
１．５Ｖ程度の電圧までチャージアップされる。
は、異なった状態を示す。ソース電極１８の電圧は０Ｖ
にプリセットされ、ビット線２ａは、１．０〜１．５
Ｖ、ゲート電圧は５Ｖであり、このメモリセルのしきい
値電圧Ｖｔは、０．５Ｖ＜Ｖｔ＜３．５Ｖであり、オン
状態となる。この結果、ソース電極１８は、１．０〜
１．５Ｖ程度の電圧までチャージアップされる。
【００４４】しかるに、このソース電極１８は、ディス
チャージトランジスタ１２のゲートに入力されており、
ディスチャージトランジスタ１２はオン状態となる。こ
のディスチャージトランジスタ１２のオンにより、予め
プリチャージされていた一致検索線１６の電荷が引き抜
かれ、０Ｖとなり、データ不一致が、センスアンプ
（Ｓ．Ａ．）７により検出される。
チャージトランジスタ１２のゲートに入力されており、
ディスチャージトランジスタ１２はオン状態となる。こ
のディスチャージトランジスタ１２のオンにより、予め
プリチャージされていた一致検索線１６の電荷が引き抜
かれ、０Ｖとなり、データ不一致が、センスアンプ
（Ｓ．Ａ．）７により検出される。
【００４５】以上により、同一セレクトワード線５によ
り駆動されるＣＡＭセルと検索入力データとの一致比較
が行われることになる。つまり、１つのＣＡＭセルで
も、検索入力データと不一致が発生すれば一致検索線が
Ｌ（０）となる。
り駆動されるＣＡＭセルと検索入力データとの一致比較
が行われることになる。つまり、１つのＣＡＭセルで
も、検索入力データと不一致が発生すれば一致検索線が
Ｌ（０）となる。
【００４６】この不一致が発生した時、前述の例では、
共通な一致検索線を介して、一致しているＣＡＭセルと
不一致のＣＡＭセルのビット線間での電位衝突が発生し
た。しかし、本実施例の構造は、共通な一致検索線とＣ
ＡＭセルのビット線（またはビットバー線）が直接結合
されておらず、このため互いにことなるＣＡＭセル間の
電位衝突を完全に抑制することが可能となる。
共通な一致検索線を介して、一致しているＣＡＭセルと
不一致のＣＡＭセルのビット線間での電位衝突が発生し
た。しかし、本実施例の構造は、共通な一致検索線とＣ
ＡＭセルのビット線（またはビットバー線）が直接結合
されておらず、このため互いにことなるＣＡＭセル間の
電位衝突を完全に抑制することが可能となる。
【００４７】また、この例ではＥＥＰＲＯＭメモリセル
を２ビット１組としたＣＡＭセルを例にあげたが、これ
に限定されることなく、通常の不揮発性メモリセル（マ
スクＲＯＭ、ＥＰＲＯＭ等）にも適応できることはいう
までもない。
を２ビット１組としたＣＡＭセルを例にあげたが、これ
に限定されることなく、通常の不揮発性メモリセル（マ
スクＲＯＭ、ＥＰＲＯＭ等）にも適応できることはいう
までもない。
【００４８】さらに、より高集積化のために、一致検索
線、センスアンプ（Ｓ．Ａ．）、ビット線、ビットバー
線を共通化した構造（特願平３−２３２０７３号明細書
参照）に適応したものが図２である。
線、センスアンプ（Ｓ．Ａ．）、ビット線、ビットバー
線を共通化した構造（特願平３−２３２０７３号明細書
参照）に適応したものが図２である。
【００４９】共通のソース電極２０１５と共通のビット
線２０５ａ、ビットバー線２０５ｂに対し、不揮発性メ
モリセル２００の２ビットを１組としたｉ個（ｉ≧２）
のＣＡＭセル、ＭＣ１，ＭＣ２，……ＭＣｉが開けられ
ている。各ＣＡＭセルは、セレクトワード線２０５，２
０６，……２０ｉによって各々独立に選択され、一致検
索線２０１６およびディスチャージトランジスタ２０１
５等によって検索動作が行われる。
線２０５ａ、ビットバー線２０５ｂに対し、不揮発性メ
モリセル２００の２ビットを１組としたｉ個（ｉ≧２）
のＣＡＭセル、ＭＣ１，ＭＣ２，……ＭＣｉが開けられ
ている。各ＣＡＭセルは、セレクトワード線２０５，２
０６，……２０ｉによって各々独立に選択され、一致検
索線２０１６およびディスチャージトランジスタ２０１
５等によって検索動作が行われる。
【００５０】また、これまでは全てＮＯＲ型のメモリセ
ルについて説明してきたが、ＮＡＮＤ型のＣＡＭセルに
ついても、本発明の構造は可能であり、そのメモリブロ
ックを図３に示す。このＮＡＮＤ型構造に関しては、特
願平３−２３９８９０号明細書に詳しい。その構造は、
通常のＮＡＮＤ型メモリと同様に、共通ビット線３０５
ａ、ビットバー線３０５ｂとメモリブロック選択線３１
１を有し、ｉ個（ｉ≧２）のＣＡＭセルＭＣ１，ＭＣ
２，……ＭＣｉがシリアルに接続されている。
ルについて説明してきたが、ＮＡＮＤ型のＣＡＭセルに
ついても、本発明の構造は可能であり、そのメモリブロ
ックを図３に示す。このＮＡＮＤ型構造に関しては、特
願平３−２３９８９０号明細書に詳しい。その構造は、
通常のＮＡＮＤ型メモリと同様に、共通ビット線３０５
ａ、ビットバー線３０５ｂとメモリブロック選択線３１
１を有し、ｉ個（ｉ≧２）のＣＡＭセルＭＣ１，ＭＣ
２，……ＭＣｉがシリアルに接続されている。
【００５１】各ＣＡＭセルは、この例ではエンハントメ
ントトランジスタ３００ａとディプレッショントランジ
スタ３００ｂのペアで構成されている。共通ソース電極
３０１５には、電位固定トランジスタ３０１３とディス
チャージトランジスタ３０１１を有している。もちろん
このＣＡＭセルを不揮発性のＥＥＰＲＯＭで置き換える
ことも可能である。
ントトランジスタ３００ａとディプレッショントランジ
スタ３００ｂのペアで構成されている。共通ソース電極
３０１５には、電位固定トランジスタ３０１３とディス
チャージトランジスタ３０１１を有している。もちろん
このＣＡＭセルを不揮発性のＥＥＰＲＯＭで置き換える
ことも可能である。
【００５２】
【発明の効果】本発明によれば、ＲＯＭあるいはＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリをベースとした
ＮＯＲ型あるいはＮＡＮＤ型ＣＡＭメモリを構成するこ
とが可能となる。特に、各ＣＡＭセルを構成するメモリ
セルのしきい値電圧等のバラツキが大きいものでも、一
致検索時の各ＣＡＭセル間の電気的衝突を完全になくす
ことができるものであり、極めて高いメモリセル選択の
自由度を持つものである。
ＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリをベースとした
ＮＯＲ型あるいはＮＡＮＤ型ＣＡＭメモリを構成するこ
とが可能となる。特に、各ＣＡＭセルを構成するメモリ
セルのしきい値電圧等のバラツキが大きいものでも、一
致検索時の各ＣＡＭセル間の電気的衝突を完全になくす
ことができるものであり、極めて高いメモリセル選択の
自由度を持つものである。
【図１】 本発明に係る半導体集積回路の一実施例のＣ
ＡＭセル構造図である。
ＡＭセル構造図である。
【図２】 本発明の他の実施例のＣＡＭセル構成の一部
を示す構成図である。
を示す構成図である。
【図３】 本発明をＮＡＮＤ型ＣＡＭセルに応用した場
合の実施例のＣＡＭセル構成の一部を示す構成図であ
る。
合の実施例のＣＡＭセル構成の一部を示す構成図であ
る。
【図４】 本発明のメモリセルに用いられるＥＥＰＲＯ
Ｍメモリセルの断面構造図である。
Ｍメモリセルの断面構造図である。
【図５】 ＥＥＰＲＯＭを用いたＣＡＭセルの一構成図
である。
である。
【図６】 ＥＥＰＲＯＭメモリセルのしきい値電圧Ｖt
のばらつきを示す分布図である。
のばらつきを示す分布図である。
１，２ ＣＡＭセル １ａ，１ｂ，２ａ，２ｂ ＥＥＰＲＯＭメモリセル ５ セレクトワード線 ５ａ，６ａ ビット線 ５ｂ，６ｂ ビットバー線 ７ センスアンプ（Ｓ．Ａ．） ８ プリチャージトランジスタ ９ 検索データ １１，１２ ディスチャージトランジスタ １３ 電位固定トランジスタ １５，１８ ソース電極 １６ 一致検索線
Claims (1)
- 【請求項１】第１のデータ線からソース電極線への電気
的接続または非接続を定義する第１の不揮発性トランジ
スタと、これに対し第２のデータ線から前記ソース電極
線への電気的非接続または接続を定義する第２の不揮発
性トランジスタと、これら第１および第２の不揮発性ト
ランジスタのゲートに接続され、前記第１および第２の
不揮発性トランジスタを制御する制御ワード線とを有す
る１組の検索メモリワードブロックと、 予め第１の電位にその電位を設定する第１電位設定手段
を有する一致検索線と、この一致検索線の電位を検出す
るセンスアンプと、前記ソース電極線を制御入力とし前
記一致検索線の電位を第２の電位に固定する第２電位固
定手段とを有し、一致検索時に、 前記制御ワード線により前記第１および
第２の不揮発性トランジスタの接続定義状態に応じて前
記第１のデータ線および前記第２のデータ線を各々前記
共通ソース電極線に接続あるいは非接続せしめて前記第
２電位固定手段をアクティブあるいは非アクティブとし
前記一致検索線の電位を制御することを特徴とする半導
体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33496491A JP2728819B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体集積回路 |
| US07/982,901 US5345411A (en) | 1991-12-18 | 1992-11-30 | Content addressable memory for high speed retrieval operation without interference between memory cells |
| EP19920311027 EP0547806A3 (en) | 1991-12-18 | 1992-12-03 | Semiconducteur integrated circuit |
| CA002084713A CA2084713A1 (en) | 1991-12-18 | 1992-12-07 | Semiconductor integrated circuit |
| KR1019920024528A KR950013393B1 (ko) | 1991-12-18 | 1992-12-16 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33496491A JP2728819B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05166387A JPH05166387A (ja) | 1993-07-02 |
| JP2728819B2 true JP2728819B2 (ja) | 1998-03-18 |
Family
ID=18283201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33496491A Expired - Fee Related JP2728819B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体集積回路 |
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| Country | Link |
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| JP (1) | JP2728819B2 (ja) |
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| CA (1) | CA2084713A1 (ja) |
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| JP2601146B2 (ja) * | 1993-08-09 | 1997-04-16 | 日本電気株式会社 | 連想記憶装置 |
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
| US5859791A (en) * | 1997-01-09 | 1999-01-12 | Northern Telecom Limited | Content addressable memory |
| JP3190868B2 (ja) * | 1997-11-21 | 2001-07-23 | エヌイーシーマイクロシステム株式会社 | 連想メモリ装置 |
| US6005790A (en) * | 1998-12-22 | 1999-12-21 | Stmicroelectronics, Inc. | Floating gate content addressable memory |
| KR100317492B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 코드저장 셀 |
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| US7825777B1 (en) | 2006-03-08 | 2010-11-02 | Integrated Device Technology, Inc. | Packet processors having comparators therein that determine non-strict inequalities between applied operands |
| US7355890B1 (en) | 2006-10-26 | 2008-04-08 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having NAND-type compare circuits |
| US8169808B2 (en) * | 2008-01-25 | 2012-05-01 | Micron Technology, Inc. | NAND flash content addressable memory |
| FR2955195B1 (fr) * | 2010-01-14 | 2012-03-09 | Soitec Silicon On Insulator | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi |
| US9620179B2 (en) * | 2014-11-26 | 2017-04-11 | Invecas, Inc. | Sense amplifier and methods thereof for single ended line sensing |
| US20230238037A1 (en) * | 2022-01-25 | 2023-07-27 | Macronix International Co., Ltd. | Content addressable memory device and method for data searching and comparing thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396799A (ja) * | 1986-10-13 | 1988-04-27 | Nec Corp | 連想メモリ |
| US5050125A (en) * | 1987-11-18 | 1991-09-17 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cellstructure |
| JP2603125B2 (ja) * | 1988-02-23 | 1997-04-23 | 三菱電機株式会社 | 内容参照メモリセル |
| US4928260A (en) * | 1988-05-11 | 1990-05-22 | Advanced Micro Devices, Inc. | Content addressable memory array with priority encoder |
| JPH02187993A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | 連想メモリ装置 |
| JPH03278398A (ja) * | 1990-03-27 | 1991-12-10 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリセル |
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| US5388065A (en) * | 1991-05-16 | 1995-02-07 | Kawasaki Steel Corporation | Semiconductor integrated circuit |
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1991
- 1991-12-18 JP JP33496491A patent/JP2728819B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-30 US US07/982,901 patent/US5345411A/en not_active Expired - Fee Related
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| JPH05166387A (ja) | 1993-07-02 |
| US5345411A (en) | 1994-09-06 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |
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