JP2965099B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＡＭ（Content Addr
essable Memory：内容アクセス・メモリ）に関するもの
である。

【０００２】

【従来の技術】従来より検索データと記憶データの一致
検出を全ビット並行に行い、一致したデータの記憶アド
レスまたはデータを出力する機能を有する半導体記憶回
路として、完全並列型ＣＡＭ（内容アクセス・メモリ：
Content Addressable Memory（連想メモリともいう））
が良く知られている（菅野卓雄監修、飯塚哲哉編「ＣＭ
ＯＳ超ＬＳＩの設計」培風館、Ｐ１７６〜Ｐ１７７参
照）。

【０００３】しかし、従来のＣＡＭメモリの１ビットあ
たりの構成例は、ＳＲＡＭセルとイクスクルーシブＮＯ
Ｒ回路から構成されており、セルサイズが大きく実用レ
ベルの容量をもったＣＡＭを構成することは不可能であ
った。

【０００４】また、近年数多く商品化されている個人の
データベースとしてのＩＣカード等では、上記のような
ＣＡＭの構成ではなく、あらかじめデータが記憶された
ＲＯＭ（リードオンリーメモリ）のデータを１つ１つ順
次検索して所望の目的（データ）を探し出す構造になっ
ている。このため、国語辞典や英和辞典のようにデータ
が多くなればなるほど、検索に多くの時間を要し、高速
でかつフレキシブルな検索機能を有するものはまだ存在
していない。

【０００５】

【発明が解決しようとする課題】以上の従来技術を考慮
して従来のＲＯＭ等におさめられているデータの検索が
ソフトウェア的に１つ１つのデータに対して逐次行われ
るのではなく、ＣＡＭのように一度に全部のデータの検
索が可能となれば今後の大容量メモリ（ＲＯＭ）を搭載
するＩＣカード等のデータ検索をより高速でかつフレキ
シビリティをもったものにすることができる。

【０００６】ただし、大容量連想メモリの可能性を示唆
するものとして、米国特許第３，７０１，９８０（U.S.
Patent3,701,980,Oct.1972) あるいは特開平１−１９４
１９６号公報に記載の発明等があげられる。まず、前者
の米国特許はＤＲＡＭベースのもので通常の２ビットメ
モリを１組としたＣＡＭメモリセルの構造をもち、後者
のものはＥＰＲＯＭ不揮発性メモリをベースとするもの
であり、やはり通常のＥＰＲＯＭメモリ２ビットを１組
としたＣＡＭを構成している。従って、いずれのものも
ＳＲＡＭベースのＣＡＭよりも高集積化が可能である。

【０００７】しかし、ＤＲＡＭベースのものはまだ面積
的に問題がある。また、ＥＰＲＯＭベースのものはフレ
キシブルな書き込み、読み出しができない。

【０００８】上述のごとく、高集積でかつフレキシブル
なＣＡＭを実現する効果的な手段はまだ見いだされてい
ない。

【０００９】本発明は、このような点に鑑み、より高速
でかつ大容量のデータベースを構築するフレキシブルで
高集積なＣＡＭを可能とする半導体集積回路を提供する
ことを主目的とする。

【００１０】本発明は、このような点に鑑み、多数のメ
モリセルの検索を相互干渉なく高速で行うことができ、
より高速でかつ大容量のデータベースを構築することを
可能とする半導体集積回路を提供することを他の目的と
する。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、第１のデータ線から一致検
索線への電気的接続または非接続を定義する第１の記憶
部および第２のデータ線から前記一致検索線への電気的
非接続または接続を定義する第２の記憶部を有するメモ
リセルと、これらメモリセルの第１および第２の記憶部
と前記一致検索線との間に介在して設けられる少なくと
も１個のセレクトトランジスタと、このセレクトトラン
ジスタを制御する制御ワード線とを有し、前記制御ワー
ド線により前記第１および第２の記憶部の接続定義状態
に応じて前記第１のデータ線および前記第２のデータ線
を各々前記一致検索線に接続あるいは非接続とすること
を特徴とする半導体集積回路を提供するものである。こ
こで、前記一致検索線は、さらに電位検出手段を有する
ものであるのが好ましい。

【００１２】また、本発明の第２の態様は、第１のデー
タ線から一致検索線への電気的接続または非接続を定義
する第１の記憶部および第２のデータ線から前記一致検
索線への電気的非接続または接続を定義する第２の記憶
部を有するメモリセルと、これらメモリセルの第１およ
び第２の記憶部と前記一致検索線との間または前記第１
および第２のデータ線と前記第１および第２の記憶部と
の間に介在して設けられる少なくとも１個のセレクトト
ランジスタと、このセレクトトランジスタを制御する制
御ワード線とを１組の検索メモリワードブロックとし、
前記第１および第２のデータ線ならびに前記一致検索線
を各々共通化した複数個の前記検索メモリワードブロッ
クと、これら複数個の検索メモリワードブロックのメモ
リセルの第１および第２の記憶部または前記セレクトト
ランジスタが接続される前記一致検索線の電位を検出す
る電位検出手段とを有し、前記制御ワード線により前記
第１および第２の記憶部の接続定義状態に応じて前記第
１のデータ線および前記第２のデータ線を各々前記一致
検索線に接続あるいは非接続とすることを特徴とする半
導体集積回路を提供するものである。

【００１３】上記各態様において、前記電気的接続を定
義する記憶部が、前記第１または第２のデータ線と前記
セレクトトランジスタとの結合部であるのが好ましく、
前記記憶部が、不揮発性メモリ素子で構成されるのが好
ましく、前記第１および第２の記憶部が、共に不揮発性
メモリ素子で構成され、それぞれの不揮発性メモリ素子
と各々のセレクトトランジスタとが接続されるのが好ま
しく、前記不揮発性メモリ素子が、ＭＯＮＯＳ型不揮発
性メモリ素子であるのが好ましい。

【００１４】また、前記一致検索線は、さらに電位固定
手段を有するのが好ましい。また、前記制御ワード線
は、さらに電位非固定手段と前記一致検索線との接続手
段を有し、データ一致検索時にこの接続手段ならびに前
記電位非固定手段をアクティブとし、前記一致検索線の
電位変化と前記制御ワード線の電位変化に正の相関をも
たせるのが好ましく、ここで、上記第１の態様では、前
記セレクトトランジスタが、一方向性素子であるのが好
ましい。

【００１５】また、上記第２の態様において、さらに複
数個の前記検索メモリワードブロックの前記第１および
第２の記憶部または前記セレクトトランジスタを共通接
続線に各々接続し、この共通接続線と前記一致検索線と
の間に介在して接続される一方向性素子を有するのが好
ましく、さらに前記共通接続線の電位固定手段を有する
のが好ましい。

【００１６】また、さらに複数個の前記検索メモリワー
ドブロックの前記第１および第２の記憶部または前記セ
レクトトランジスタを共通接続線に各々接続し、この共
通接続線と前記一致検索線との間に介在して接続される
制御素子と、前記制御素子のゲート電極と前記一致検索
線との接続手段とを有するのが好ましい。

【００１７】上記各態様において、前記一方向性素子お
よび前記制御素子は、周辺素子のしきい値電圧より高い
しきい値電圧を持つのが好ましい。また、上記第２の態
様において、さらに前記電位検出手段の検出結果を各々
の検索メモリワードブロック毎に記憶する検索結果選択
保持手段を有するのが好ましく、さらに前記検索メモリ
ワードブロックの各制御ワード線を所定の順序に従って
駆動する手段を有するのが好ましい。

【００１８】また、本発明の第３の態様は、第１のデー
タ線から一致検索線への電気的接続または非接続を定義
する第１の記憶部および第２のデータ線から前記一致検
索線への電気的非接続または接続を定義する第２の記憶
部を有するメモリセルと、これらメモリセルの第１およ
び第２の記憶部を制御する制御ワード線と、前記メモリ
セルの第１および第２の記憶部と前記一致検索線との間
または前記第１および第２のデータ線と前記第１および
第２の記憶部との間に介在して設けられる少なくとも１
つのセレクトトランジスタと、このセレクトトランジス
タを制御する制御線とを有し、前記制御ワード線および
前記制御線により前記第１および第２の記憶部の接続定
義状態に応じて前記第１のデータ線および前記第２のデ
ータ線を各々前記一致検索線に接続あるいは非接続とす
ることを特徴とする半導体集積回路を提供するものであ
る。ここで、前記一致検索線は、さらに電位検出手段を
有するのが好ましい。

【００１９】また、本発明の第４の態様は、第１のデー
タ線から一致検索線への電気的接続または非接続を定義
する第１の記憶部および第２のデータ線から前記一致検
索線への電気的非接続または接続を定義する第２の記憶
部を有するメモリセルと、これらメモリセルの第１およ
び第２の記憶部を制御する制御ワード線とを１組の検索
メモリワードブロックとし、前記第１および第２のデー
タ線ならびに前記一致検索線を各々共通化した複数個の
前記検索メモリワードブロックと、共通化した前記一致
検索線の電位を検出する電位検出手段とを有し、前記制
御ワード線により前記第１および第２の記憶部の接続定
義状態に応じて前記第１のデータ線および前記第２のデ
ータ線を各々前記一致検索線に接続あるいは非接続とす
ることを特徴とする半導体集積回路を提供するものであ
る。ここで、さらに複数個の前記検索メモリワードブロ
ックのメモリセルの第１および第２の記憶部と前記一致
検索線との間に介在して設けられる少なくとも１つのセ
レクトトランジスタと、このセレクトトランジスタを制
御する制御線とを有し、前記制御ワード線および前記制
御線により前記第１および第２の記憶部の接続定義状態
に応じて前記第１のデータ線および前記第２のデータ線
を各々前記一致検索線に接続あるいは非接続とするのが
好ましい。

【００２０】また、前記一致検索線を共通化する複数個
の前記検索メモリワードブロックのメモリセルの第１お
よび第２の記憶部は共通接続線に各々接続され、この共
通接続線と前記一致検索線との間に１つの前記セレクト
トランジスタが接続されるのが好ましく、前記共通接続
線は、さらに電位固定手段を有するのが好ましい。

【００２１】また、さらに前記電位検出手段の検出結果
を各々の検索メモリワードブロック毎に記憶する検索結
果選択保持手段を有するのが好ましく、さらに前記検索
メモリワードブロックの各制御ワード線を所定の順序に
従って駆動する手段を有するのが好ましい。

【００２２】上記各態様において、前記記憶部が、不揮
発性メモリ素子で構成されるのが好ましく、また、前記
第１および第２の記憶部が、共に不揮発性メモリ素子で
あり、これらの接続線に１つの前記セレクトトランジス
タが接続されるのが好ましく、ここで、前記不揮発性メ
モリ素子が、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはＵＶＥＰ
ＲＯＭのいずれかであるのが好ましい。

【００２３】また、前記メモリセル内の第１および第２
の記憶部の一方がディプレッションタイプ型トランジス
タで、他方がエンハンスメント型トランジスタであるの
が好ましく、さらに、これらのトランジスタの各々にそ
れぞれセレクトトランジスタが直列に接続されるのが好
ましい。

【００２４】また、前記一致検索線は、さらに電位固定
手段を有するのが好ましい。また、前記セレクトトラン
ジスタが、一方向性素子であるのが好ましく、もしく
は、さらに、前記第１および第２の記憶部または前記セ
レクトトランジスタと前記一致検索線との間に一方向性
素子を有するのが好ましい。

【００２５】また、前記セレクトトランジスタは、制御
素子として機能し、このセレクトトランジスタの制御線
は、さらに電位非固定手段と前記一致検索線との接続手
段を有するのが好ましく、また、前記制御ワード線およ
び前記セレクトトランジスタの制御線は、さらに電位非
固定手段と前記一致検索線との接続手段を有し、データ
一致検索時にこの接続手段ならびに前記電位非固定手段
をアクティブとし、前記一致検索線の電位変化と前記制
御ワード線の電位変化に正の相関をもたせるのが好まし
い。ここで、前記一方向性素子および制御素子として機
能する前記セレクトトランジスタは、周辺素子のしきい
値電圧より高いしきい値電圧を持つのが好ましい。

【００２６】また、本発明の第５の態様は、シリーズに
接続された複数のトランジスタよりなる第１のトランジ
スタチェインと、この第１のトランジスタチェインの一
端に接続された第１のデータ線と、シリーズに接続され
た複数のトランジスタよりなる第２のトランジスタチェ
インと、この第２のトランジスタチェインの一端に接続
された第２のデータ線と、前記第１および第２のトラン
ジスタチェインの他端に接続された一致検索線と、この
一致検索線の電位を検出する電位検出手段とを有するこ
とを特徴とする半導体集積回路を提供するものである。

【００２７】ここで、上記第５の態様において、さら
に、前記第１のトランジスタチェインの他端と前記一致
検索線との間に接続されたセレクトトランジスタと、前
記第２のトランジスタチェインの他端と前記一致検索線
との間に接続されたセレクトトランジスタとを有するの
が好ましい。

【００２８】また、さらに、前記第１および第２のトラ
ンジスタチェインを構成するトランジスタに少なくとも
１つずつ含まれるチェイン制御トランジスタのゲート電
極を接続する制御線に接続された電位非固定手段と前記
一致検索線との接続手段を有し、データ一致検索時にこ
の接続手段ならびに前記電位非固定手段をアクティブと
し、前記一致検索線の電位変化と前記制御線の電位変化
に正の相関をもたせるのが好ましい。

【００２９】また、前記第１および第２のトランジスタ
チェインは、記憶データに応じてエンハンスメント型ま
たはディプレッション型トランジスタより構成されるの
が好ましく、かつこれらのトランジスタチェインを構成
するトランジスタの少なくとも１つが前記記憶データに
かかわりなくエンハンスメント型あるいはディプレッシ
ョン型トランジスタで構成されたチェイン制御トランジ
スタであるのが好ましい。

【００３０】また、前記第１および第２のトランジスタ
チェインの主要部が不揮発性トランジスタにより構成さ
れるのが好ましく、かつこれらのトランジスタチェイン
を構成するトランジスタの少なくとも１つがエンハンス
メント型あるいはディプレッション型トランジスタで構
成されたチェイン制御トランジスタであるのが好まし
い。

【００３１】また、さらに、前記第１および第２のトラ
ンジスタチェインを構成する前記一端側のトランジスタ
の最外端のトランジスタから他端に向かって各々のゲー
トを各々駆動する複数のワード線を有し、この複数のワ
ード線が前記第１および第２のトランジスタチェインで
共通化され、この共通化された複数の前記ワード線のう
ち前記チェイン制御トランジスタを制御するワード線以
外の制御ワード線に対応し、かつ前記電位検出手段より
の検索結果を選択保持する検索結果選択保持手段を有す
るのが好ましく、また、さらに前記複数の制御ワード線
を所定の順序に従って駆動する手段を有するのが好まし
い。

【００３２】また、さらに、前記第１および第２のトラ
ンジスタチェインの他端電位をそれぞれ固定する固定手
段を有するのが好ましく、また、前記セレクトトランジ
スタが、一方向性素子であるのが好ましく、前記一方向
性素子を構成する素子のしきい値電圧が、周辺回路のそ
れよりも大きいのが好ましい。

【００３３】また、さらに、前記第１および第２のトラ
ンジスタチェインの他端にそれぞれ接続された２個のセ
レクトトランジスタのゲート電極を接続する１本の制御
線と前記一致検索線との接続手段を備えるのが好まし
く、前記第１および第２のトランジスタチェインの他端
にそれぞれ接続されたセレクトトランジスタのしきい値
電圧が周辺回路のそれよりも高い所定の値をもつのが好
ましい。

【００３４】また、さらに前記一致検索線の電位を固定
する固定手段を有するのが好ましい。

【００３５】

【発明の作用】本発明の第１の形態（モード）の半導体
集積回路においては、１つのメモリセルに対して、第１
のデータ線および第２のデータ線を設け、例えばビット
線とビットバー線を設け、このメモリセル内の第１の記
憶部（例えば接続）および第２の記憶部（例えば非接
続）の接続定義状態を定める結合部や不揮発性メモリ等
の結合手段および制御ワード線ならびに制御線により、
これらのビット線またはビットバー線をこのメモリセル
内のセレクトトランジスタを介して一致検索線に電気的
に結合することを可能にしている。

【００３６】また、このメモリセルにおいてはこの結合
手段は、記憶するべきデータすなわち接続定義状態に応
じて前記ビット線またはビットバー線に電気的に結合さ
れてなり、このためメモリセル内に記憶されているデー
タが検索データと一致するメモリデータの場合は、必ず
同一電位が、これらのビット線またはビットバー線から
検索線に供給される。逆にメモリセル内に記憶されてい
るデータが検索データと一致しないメモリデータの場合
は、異る電位がビット線またはビットバー線を介して検
索線に供給される。

【００３７】本発明の第２の形態の半導体集積回路にお
いては、１つのメモリセルに対して、第１のデータ線お
よび第２のデータ線となるビット線とビットバー線を設
け、このメモリセル内の第１の記憶部（例えば接続）お
よび第２の記憶部（例えば非接続）の接続定義状態を定
める結合部や不揮発性メモリ等の結合手段および制御ワ
ード線もしくは制御線により、これらビット線またはビ
ットバー線をこのメモリセル内のセレクトトランジスタ
を介して電位検索機能付一致検索線に電気的に結合する
ことを可能にしている。

【００３８】また、このメモリセルにおいてはこの結合
手段は、記憶するべきデータに応じて前記ビット線また
はビットバー線に結合されてなり、このためメモリセル
内に記憶されているデータが検索データと一致するメモ
リデータの場合は、必ず一致検索線と同一電位が、これ
らのビット線またはビットバー線から検索線に供給され
る。逆にメモリセル内に記憶されているデータが検索デ
ータと一致しないメモリデータの場合は、一致検索線と
異る電位がビット線またはビットバー線を介して電位検
索機能付検索線に供給される。本形態においては、本発
明の第１および第３の態様のように１本の制御ワード線
に対して１本の電位検索機能付検索線を設けてもよい
し、第２，４および５の態様のように、複数の制御ワー
ド線に対して１本の電位検索機能付検索線を設けること
もできる。

【００３９】本発明の第３の形態の半導体集積回路にお
いては、第１のデータ線と第２のデータ線を設け、これ
ら第１および第２のデータ線は、第１の記憶セル（例え
ば接続）および第２の記憶セル（例えば非接続）の接続
定義状態とデータ読み出し用の制御ワード線により一致
検索線への電気的接続を可能としている。

【００４０】また、第１のデータ線は検索データのハイ
（またはロウ）電位を、第２のデータ線は、逆のロウ
（またはハイ）電位を設定し、一致検索線はハイ（また
はロウ）電位にプリチャージしておく。次いでデータ読
み出し用制御ワード線をアクティブ状態とすると、第１
のデータ線と一致検索線は第１の記憶セルの接続状態に
よって接続されるが、第１のデータ線はハイ状態なので
一致検索線の電位変化はない。これを検索データと記憶
セルデータとの一致と定義する。

【００４１】逆に第１のデータ線は検索データのロウ電
位を、第２のデータ線は逆のハイ電位を設定する。同様
に、一致検索線はハイ電位にプリチャージし、データ読
み出し制御ワード線をアクティブ状態とすると、今度
は、ロウ電位の第１のデータ線とハイ電位にプリチャー
ジされた一致検索線がディスチャージされてロウ電位状
態となる。これを検索データと記憶セルデータとの不一
致と定義する。このように検索データと記憶セルの状態
に応じて一致検索線の電位が変化し、データの一致、不
一致を検出することが可能となる。更に、この時、一致
検索線の電位変化とデータ読み出し制御ワード線が正の
相関をもって電位変化することにより、検索データの相
互干渉を防ぐことが出来る。

【００４２】従って、本発明の半導体集積回路において
は、この特性を使用して一度に多数のメモリセルの検索
を相互干渉なくできるので、多数のメモリセルがアレイ
状に配列された大容量メモリの検索を極めて高速に行う
ことが可能となる。

【００４３】本発明の第４の形態の半導体集積回路にお
いては、第１の記憶部と第２の記憶部とのペアよりなる
１つのメモリセルに対して、第１のデータ線と第２のデ
ータ線を設け、このメモリセル内の第１あるいは第２の
記憶部の状態により、第１のデータ線または第２のデー
タ線を電位検出機能を有するセンスアンプに接続された
一致検索線に電気的に結合することを可能にしている。

【００４４】また、このメモリセルにおいてはこの記憶
部の状態により、第１のデータ線または第２のデータ線
を一致検索線に接続する。しかも、記憶されているデー
タが検索データと一致する場合には、必ず同一電位が第
１のデータ線または第２のデータ線から一致検索線に供
給される。逆にメモリセルに記憶された内容が検索デー
タと異なる場合は、異なる電位が第１または第２のデー
タ線より一致検索線に供給される。

【００４５】このような検索線への電位の供給は１本の
制御ワード線によって選択される１行のメモリセルにお
いて行われ、検索線に接続されているセンスアンプは、
すべてのメモリセル内に記憶されているデータが検索デ
ータと一致する場合、検索線に供給された同一電位を検
出し、不一致の場合は異なる電位を検出し、その結果を
駆動されたワード線に対応して設けられているストアレ
ジスタなどの検索結果選択保持手段に一時的に記憶す
る。このようにして、順次制御ワード線を駆動し、各ユ
ニット毎に１つのセンスアンプによってその結果を対応
するストアレジスタに記憶する。

【００４６】この制御ワード線の駆動は、各組（ユニッ
ト）同時に、各組毎に所定の順序に従って行なうように
構成され、多数のメモリセルの内容を少ないセンスアン
プを用いて、高速のメモリセルの検索を可能にしてい
る。

【００４７】本発明の第５の形態の半導体集積回路にお
いては、１つのメモリセルを、ソース電極側が共通ソー
ス線に接続され、相反する記憶状態を有する一対のメモ
リ、例えば不揮発性メモリによって構成し、異なる制御
ワード線によって選択される複数のメモリセルについて
両メモリのソース電極を継ぐ共通ソース線を、一方向性
素子を介して一致検索線に接続するとともに、これらの
一対のメモリについて一方のメモリのドレイン電極を第
１のデータ線、他方のメモリのドレイン電極を第２のデ
ータ線に接続している。第１のデータ線および第２のデ
ータ線に与えられる検索データと、各メモリセルに記憶
されている相反する状態の記憶データとが一致する場合
には、一致検索線と同電位である側の第１または第２の
データ線と接続されているメモリがオンし、検索線の電
位は変化しないのに対し、不一致の場合には、検索線と
異なる電位の第１または第２のデータ線と接続されてい
るメモリがオンするため、例えば検索線からデータ線へ
の電荷の移動（引き抜き）が生じ、検索線の電位が変
化、すなわち低下する。この検索線の電位の変化をセン
スアンプで検出することにより検索データとメモリセル
に記憶されたデータの一致検索を行なうことができる。

【００４８】この時、同一の制御ワード線によって行方
向複数のメモリセルが選択され、これらのメモリセル中
に検索データと一致するメモリセルと不一致のメモリセ
ルが混在し、不一致メモリセルによる検索線の電位の変
化（低下）が生じても、検索線と共通ソース線との間に
一方向性素子が介在しているので、例えばデータ線から
検索線への電荷の移動（充填）は生じない。従って、異
なるデータ線間に電気的な相互干渉が生じることはな
い。

【００４９】ここで、用いる一方向性素子のしきい値電
圧を周辺の素子より高くすることにより、外部低電圧電
源を用いたり、降圧回路を設けたりすることなく、メモ
リセル記憶部のソース電極とドレイン電極との間に印加
される電圧を所定の電圧に保つことができ、従って、通
常の電源、例えば５Ｖ電源によっても半導体集積回路
（チップ）全体のチャージアップができ、かつ記憶部の
ソフトライトも防止することができる。

【００５０】本発明の第６の形態の半導体集積回路は、
上記第５の形態の半導体集積回路において、共通ソース
線を１本の一致検索線に制御素子としてのトランジスタ
を介在させて接続し、このトランジスタのゲート電極を
接続手段により検索線に接続し、検索線には電位固定手
段を接続している。こうすることにより、通常のデータ
読み出し時には電位固定手段により検索線を接地し、か
つ前記接続手段を非アクティブとして前記制御素子のト
ランジスタのゲートをハイ電位としてオンすることによ
り、メモリセルに記憶されているデータの読み出しを可
能としている。一方、一致検索時には検索線をプルアッ
プトランジスタによってプリチャージし、接続手段によ
りこの検索線と制御素子トランジスタのゲートとを接続
し、一方向性素子として働かせることにより、メモリセ
ル間の電気的干渉を抑制して一致検索を可能にしてい
る。こうして、本発明の半導体集積回路において、複数
の共通のソース線に接続される素子の数を減らすことが
でき、レイアウト面積を小さくすることもできる。

【００５１】従って、本発明のいずれの形態の半導体集
積回路においても、この特性を使用して一度に多数のメ
モリセルの検索を相互干渉なくできるので、多数のメモ
リセルがアレイ状に配列された大容量メモリの検索を極
めて高速に行うことが可能となる。

【００５２】本発明の第７の形態では、各トランジスタ
チェインの一端側の最外端に設けられた一方向性素子に
より、各トランジスタチェインの他端側の最外端に接続
されたデータ線から一致検索線への電流流入を遮断する
ことができる。このため、同一ワード線で選択される各
トランジスタチェインの各トランジスタによる共通一致
検索線を介した異電位データ線間のショートを抑制する
ことが可能となる。また、このトランジスタを不揮発性
トランジスタで構成することによりデータの内容を自由
に書き換えることができる。

【００５３】さらに、各メモリトランジスタ毎の検索ワ
ード線を各トランジスタチェインで共通化し、この検索
ワード線による検索結果を順次選択的に保持する検索結
果選択保持手段を有することにより、極めて高集積ＣＡ
Ｍを構成することができる。また、一方向性素子のしき
い値電圧を周辺部のそれよりも高く設定することによ
り、不揮発性メモリ構成を容易化せしめる。

【００５４】他の態様では、制御素子とこの素子のゲー
ト電極とドレイン電極（一致検索線側）とを接続する接
続手段とを用いて、より少ない素子数で一方向性素子の
機能を実現するものである。また、このデータを記憶す
るトランジスタチェインのトランジスタを不揮発性トラ
ンジスタで構成することによりデータの内容を自由に書
き換えることができる。

【００５５】さらに、各メモリトランジスタ毎の検索ワ
ード線を各トランジスタチェインで共通化し、この検索
ワード線による検索結果を順次選択的に保持する検索結
果選択保持手段を有することにより、極めて高集積ＣＡ
Ｍを構成することができる。また、一方向性素子のしき
い値電圧を周辺部のそれよりも高く設定することによ
り、一致検索時の電気干渉（異電位データ線間のショー
ト）を効率的に抑制し、かつ不揮発性メモリ構成を容易
化せしめるものである。

【００５６】

【実施例】以下に、本発明に係る半導体集積回路を添付
の図面に示す好適実施例に基づいて具体的に説明する。
まず、本発明の第１および第３の態様の半導体集積回路
を図１〜図１０に示す本発明の第１の形態（実施態様）
を参照して詳細に説明する。

【００５７】図１は、本発明の第１の態様の第１の形態
の半導体集積回路の一実施例を示すメモリアレイ構成図
である。以下本態様の半導体集積回路の代表例として、
図１に示すＲＯＭをベースとしたＣＡＲＯＭ（Content
Addressable Read Only Memory）を用い、その構成およ
びその動作原理について説明する。しかし、本発明はこ
れに限定されるわけではない。

【００５８】まず、ＣＡＲＯＭを構成単位である１ビッ
トのメモリセルについて説明する。図１の１１ａ、１１
ｂは各々ＲＯＭデータ１および０の状態が書き込まれた
ものである。メモリセル１１ａは、ビット線（Ｂ_i ）１
８ａ、ビットバー線（￣Ｂ_i）１８ｂとセレクトトラン
ジスタ１３ａおよび検索センシング線（Ｓ_j ）１６によ
り構成される。また、このメモリセルに１または０のデ
ータを記憶させるには、セレクトトランジスタ１３ａの
一方の電極（ドレインまたはソース電極）とビット線
（Ｂ_i ）１８ａまたはビットバー線（￣Ｂ_i ）１８ｂの
いづれか一方とを結合部１２ａにより電気的に接続させ
る。このメモリセル１１ａの場合は、ビット線（Ｂ_i ）
１８ａに、また隣りのメモリセル１１ｂは、ビットバー
線（￣Ｂ_i+1 ）１９ｂに結合部１２ｂにより接続されて
いる。さらに、セレクトトランジスタ１３ａのもう一方
の電極は、検索センシング線（Ｓ_j ）１６に結合されて
おり、またセレクトトランジスタ１３ａの制御電極（ゲ
ート電極）は、このメモリセル１１ａをセレクトするワ
ード線（Ｗ_j ）１４に接続されている。

【００５９】同一ワード線（Ｗ_j ）１４によってセレク
トされる隣りのメモリセル１１ｂのセレクトトランジス
タ１３ｂのもう一方の電極もまた前述の検索センシング
線（Ｓ_j ）１６に接続されており、この検索センシング
線（Ｓ_j ）１６は、接地トランジスタ２ａおよびプルア
ップトランジスタ２ｂによってグランド電位または電源
電位に接続することが可能となっている。

【００６０】従って、従来のＲＯＭのメモリセル構造と
大きく異る点は、ビットバー線がある点と検索センシン
グ線が電位固定手段である接地トランジスタ２ａまたは
プルアップトランジスタ２ｂによってグランド電位また
は電源電位とスイッチされる点であり、裏をかえせばグ
ランドまたは電源電位のいずれとも接続しないフローテ
ィング状態を作りだせる点である。このような電位の変
化を後述するセンスアンプなどの電位検出手段によって
検出するように構成してもよい。

【００６１】さて、このように構成されたＣＡＲＯＭの
動作について説明する。まず、図２のタイミングチャー
ト図を用いて通常のＲＯＭとして使用する時の駆動方法
について述べる。まず、前述の検索センシング線（Ｓ
_j ）１６、（Ｓ_j+1 ）１７を接地トランジスタ２ａ、３
ａによってグランド電位に固定する。次に、図１の２組
のデータＳＤ_i 、￣ＳＤ_i 、ＳＤ_i+1 、￣ＳＤ_i+1 の４
つを全てハイ（“１”）状態にする。次いでデータ制御
線（Ｃ．Ｓ．）５をハイ（“１”）とする。すると、こ
の制御信号によって４つのトライステートバッファ１の
全てがアクティブとなり、２本のビット線（Ｂ_i ）１８
ａ、（Ｂ_i+1 ）１９ａと２本のビットバー線（￣Ｂ_i ）
１８ｂ、（￣Ｂ_i+1 ）１９ｂの全てがハイ（“１”）状
態にプリチャージされる。（図２の（ａ）および（ｃ）
の時刻Ｔまでの期間参照）。

【００６２】次に図２の時刻Ｔでデータ制御線（Ｃ．
Ｓ．）５が切れてロウ（“０”）状態になると、４つの
トライステートバッファ１がオフとなるが、４本のビッ
ト線およびビットバー線は、各々ハイ（“１”）状態を
保つ。この時ワード線（Ｗ_j ）１４がハイ（“１”）と
なると、セレクトトランジスタ１３ａ、１３ｂがオンと
なり、各々ビット線（Ｂ_i ）１８ａおよびビットバー線
（￣Ｂ_i+1 ）１９ｂが検索センシング線（Ｓ_j ）１６に
接続される。一方、この検索センシング線（Ｓ_j）１６
は接地トランジスタ２ａによりグランド電位に固定され
ている。このため、あらかじめハイ（“１”）状態にプ
リチャージされたビット線（Ｂ_i ）１８ａおよびビット
バー線（￣Ｂ_i+1 ）１９ｂからプリチャージ電荷が抜け
て接地電位即ちロウ（“０”）状態になる。また反対に
ビットバー線（￣Ｂ_i ）１８ｂおよびビット線（Ｂ
_i+1 ）１９ａの電位はハイ（“１”）状態を保つ（図２
の（ｂ）および（ｃ）の時刻Ｔ以降を参照）。

【００６３】つまり、この結果ビット線（Ｂ_i ）１８ａ
はロウ（“０”）電位、また反対にビット線（Ｂ_i+1 ）
１９ａはハイ（“１”）電位のままとなり、インバータ
４の出力Ｄ_i とＤ_i+1 は、各々これらの値を反転した出
力の１および０が出力される。

【００６４】即ち、メモリセル１１ａには、“１”、メ
モリセル１１ｂには“０”が書き込まれていたことがわ
かる。同様にしてメモリセル１１ｃ、１１ｄのデータを
読み出すと２つとも“１”であることがわかる。これら
のメモリデータを単純に表現したものが図３である。

【００６５】次に、本発明の主題であるこれらのデータ
の一致検索の一手法について述べる。まず、図１を参照
して図３に示すようなデータのＲＯＭにおいて、同一ワ
ード線の１、０のデータを検索する場合について図４の
タイミングチャート図を用いて説明する。 （１）まず、この例では、検索センシング線１６、１７
をプルアップトランジスタ２ｂ、３ｂにより、ハイ
（“１”）状態にプリチャージしておく。また、データ
ＳＤ_i とＳＤ_i+1 には各々１および０の一致検索データ
を加えておく。もちろん、この反転データであるデータ
￣ＳＤ_i と￣ＳＤ_i+1 にも各々０および１が印加されて
いる。しかし、この時のビット線およびビットバー線の
値に制約はない（図４の時刻Ｔ₁ までを参照）。 （２）次いで、データ制御線（Ｃ．Ｓ．）５がハイ
（“１”）となり、前述の４つのデータＳＤ_i 、￣ＳＤ
_i 、ＳＤ_i+1 、￣ＳＤ_i+1 が各々ビット線およびビット
バー線に印加される。その結果Δｔ₁ の遅延の後、ビッ
ト線（Ｂ_i ）１８ａはハイ（“１”）、もう一方のビッ
ト線（Ｂ_i+1 ）１９ａは、ロウ（“０”）に電位が固定
される。同時に、これらの反転信号線のビットバー線
（￣Ｂ_i ）１８ｂとビットバー線（￣Ｂ_i+1 ）１９ｂは
各々ロウ（“０”）およびハイ（“１”）になる。ま
た、さらにデータ制御線（Ｃ．Ｓ．）５がロウ
（“０”）となる時刻Ｔ₂ 以降では、これらビット線お
よびビットバー線は、ハイ電位またはロウ電位からフロ
ーティングの状態となり、時刻Ｔ₁ から時刻Ｔ₂ の間に
プリチャージまたは、ディスチャージされた電荷を保つ
ことになる。同様に、２本の検索センシング線（Ｓ_j ）
１６、（Ｓ_j+1 ）１７も同様に一時的にオン状態となる
プリチャージトランジスタ２ｂ、３ｂにより、プリチャ
ージされた電荷を保ち、ハイ（“１”）の状態である
（図４の時刻Ｔ₁ からＴ₃ までの区間参照）。 （３）この状態でワード線（Ｗ_j ）１４、（Ｗ_j+1 ）１
５が時刻Ｔ₃ でハイ（“１”）となる。この状態での動
作を各ワード線（Ｗ_j ）１４、（Ｗ_j+1 ）１５（または
各検索センシング線（Ｓ_j ）１６、（Ｓ_j+1 ）１７）の
組毎に考える。

【００６６】まず、このワード線（Ｗ_j ）１４によって
セレクトされたメモリセル１１ａに関しては、ビット線
（Ｂ_i ）１８ａおよび検索センシング線（Ｓ_j ）１６の
両方がハイ（“１”）状態であり、セレクトトランジス
タ１３ａはオフの状態を保つ。また、メモリセル１１ｂ
に関しても、同様に、ビットバー線（￣Ｂ_i+1 ）１９ｂ
と検索センシング線（Ｓ_j ）１６との両方ともハイ
（“１”）状態であり、セレクトトランジスタ１３ｂが
オフの状態を保つ。すなわち、ワード線（Ｗ_j ）１４に
よって選択された２つのメモリセル１１ａ、１１ｂによ
って、検索センシング線（Ｓ_j ）１６の電位変化は発生
せずハイ（“１”）の状態を保つ。

【００６７】次にもう一方のワード線（Ｗ_j+1 ）１５に
よって選択されるメモリセル１１ｃ、１１ｄによる検索
センシング線（Ｓ_j+1 ）１７の電位に対する影響につい
て説明する。まず、当初ビット線（Ｂ_i ）１８ａと検索
センシング線（Ｓ_j+1 ）１７との両方ともがハイ
（“１”）電位であり、セレクトトランジスタ１３ｃ
は、オフ状態を保つ。ところがメモリセル１１ｄの場合
は、違った状態となる。即ち、このメモリセル１１ｄの
セレクトトランジスタ１３ｄは、ロウ（“０”）電位に
ディスチャージされたビット線（Ｂ_i+1 ）１９ａと接続
されている。このため、ハイ（“１”）にプリチャージ
された検索センシング線（Ｓ_j+1 ）１７の電荷の一部
が、このビット線（Ｂ_i+1 ）１９ａに移動し、電荷の再
分配が発生する。この時、検索センシング線（Ｓ_j+1 ）
１７の容量をＣ_S 、ビット線（Ｂ_i+1 ）１９ａの容量を
Ｃ_B とすると、検索センシシグ線（Ｓ_j+1 ）１７の電位
Ｖ_S とビット線（Ｂ_i+1 ）１９ａの電位Ｖ_B は各々以下
のようになる。 Ｖ_S ＝Ｖ_B ＝｛Ｃ_s ／（Ｃ_s ＋Ｃ_B ）｝・Ｖ_dd（Ｖ_dd：電源電圧）……

【００６８】通常、この式のＣ_S ＜＜Ｃ_B であり、ほ
ぼロウ（“０”）状態になるが、若干（ΔＶボルト）の
電圧上昇がある（図４のＴ₃ 時刻以降参照）。つまり、
各ワード線（Ｗ_j ）１４、（Ｗ_j+1 ）１５がハイ
（“１”）となることによって、検索データ（ＳＤ_i ＝
１、ＳＤ_i+1 ＝０）と一致するメモリセル（メモリセル
１１ａは１、メモリセル１１ｂは０）に結合した検索セ
ンシング線（Ｓ_j ）１６は、最初の設定のプリチャージ
状態（ハイ（“１”）状態）を維持するが、一方検索デ
ータと不一致のメモリセル（メモリセル１１ｃは１、メ
モリセル１１ｄは１）を結合した検索センシング線（Ｓ
_j+1 ）１７は、プリチャージ状態からロウ状態に変化す
る。この変化と不変化の状態により全データの同時検索
が可能となるわけである。

【００６９】次に、この実施例の回路に一部機能追加し
たものを次に示す。上述の構成は、一致データ検索時に
ビット線またはビットバー線と検索センシング線との間
で、電荷の再分配が発生することがある。もちろん、上
述のようにビット線（またはビットバー線）の容量を検
索センシング線に比べて大きくとっておけば問題はない
が、もう少し回路を追加することにより、この点を全く
考慮する必要のない、より動作の確実な方法がある。そ
の点について以下に述べる。

【００７０】まず異る部分は、検索のためのデータＳＤ
_i 、￣ＳＤ_i 、ＳＤ_i+1 、￣ＳＤ_{i+ 1} が入力されるトラ
イステートバッファ部である。すなわち、本発明の前述
の図１に示す第１の実施例では、ＲＯＭ中のメモリセル
データと不一致の場合には、あらかじめプリチャージし
ておいた検索センシング線の電荷を引き抜いてロウ
（“０”）にするものである。しかし、電荷を引き抜く
ためのビット線そのものも、ロウ（“０”）にディチャ
ージされたあとはフローティング状態であり、このため
電荷再分配により、わずかではあるがロウ（“０”）電
位からの浮き上がりが発生することがある。

【００７１】そこで、上記の点を考慮するならば、検索
のためにあらかじめ設定される検索センシング線の設定
電位とは、逆の電位を有するデータ（前述の場合はロウ
（“０”））が印加されるビット線またはビットバー線
のみは、検索時にフローティングにすることなく常にド
ライブしておけば、電荷の再分配の問題はなく、必ずロ
ウ（“０”）電位に固定されることがわかる。

【００７２】この方式を実現する一実施例が図５の回路
である。ビット線Ｂ_i 、Ｂ_i+1 あるいはビットバー線￣
Ｂ_i 、￣Ｂ_i+1 をドライブするトライステートバッファ
１を制御する制御ゲートにデータ制御線（Ｃ．Ｓ．）５
を直接接続することなく、一旦コントロールゲート５０
を介して接続している。また、このコントロールゲート
５０のもう一方の入力にはデータの反転信号が入力され
ている。このため、前述の実施例のごとくデータ制御線
（Ｃ．Ｓ．）５がロウ（“０”）となっても、入力デー
タがロウ（“０”）のもののみ、そのままコントロール
ゲート５０の出力がハイ（“１”）となり、トライステ
ートバッファ１はオンの状態を保つわけである。

【００７３】この例を前述の実施例の場合にあてはめた
ものが、下記の表１である。表１は各データＳＤ_i 、￣
ＳＤ_i 、ＳＤ_i+1、￣ＳＤ_i+1 の値を、それに対応した
ビット線またはビットバー線の状態を、データ制御線
（Ｃ．Ｓ．）５がハイ（“１”）の時とロウ（“０”）
に変化した場合について示している。

【００７４】

【表１】

【００７５】この表からもわかるように、データ制御線
（Ｃ．Ｓ．）５がハイ（“１”）の時は各々のデータＳ
Ｄ_i 、￣ＳＤ_i 、ＳＤ_i+1 、￣ＳＤ_i+1 の値による電圧
が、そのまま、対応するビット線Ｂ_i 、Ｂ_i+1 またはビ
ットバー線￣Ｂ_i、￣Ｂ_i+1に印加されている。ところ
が、データ制御線（Ｃ．Ｓ．）５がロウ（“０”）に変
化すると、ロウ（“０”）の電圧が印加されていたビッ
トバー線￣Ｂ_i とビット線Ｂ_i+1 はひき続きロウ
（“０”）の電圧が印加されつづける。一方、ハイ
（“１”）の電圧が印加されていたビット線Ｂ_i とビッ
トバー線￣Ｂ_i+1 は、ハイ（“１”）電荷の保持状態と
なる。

【００７６】この結果タイミングチャート図は図６の様
に変化する。このタイミングチャート図で図４の場合と
異る点は、時刻Ｔ₂ 以降、同図６（ｃ）のデータ制御線
（Ｃ．Ｓ．）５がロウ（“０”）状態になった以後も、
ビットバー線（￣Ｂ_i ）およびビット線（Ｂ_i+1 ）がロ
ウ（“０”）にドライブ（電位固定）されている点であ
る。このため、時刻Ｔ₃ から同図６（ｅ）のワード線が
ハイ（“１”）となって、検索センシング線（Ｓ_j+1 ）
１７とビット線（Ｂ_i+1 ）１９ａが接続され、プリチャ
ージ電荷がビット線（Ｂ_i+1 ）１９ａに混入しても、し
っかりとロウ（“０”）に電位が固定されており、同図
６のΔｔ₃ の後に、検索センシング線（Ｓ_j+1 ）１７も
ロウ（“０”）の電位に固定される。

【００７７】以上が本形態の第２の実施例の説明である
が、ここで念のために、図５のようにデータの値によっ
て制御されるトライステートバッファでなく、常にオン
状態にあるバッファを考える。つまり、上述の例では、
データがロウ（“０”）のもののみ常にドライブするこ
ととしたが、データがハイ（“１”）のものも同時にド
ライブする場合について以下に少し説明する。

【００７８】この時は、検索がはじまりワード線（Ｗ
_j+1 ）１５がハイ（“１”）となると、メモリセル１１
ｃ、１１ｄのセレクトトランジスタ１３ｃ、１３ｄの両
方がオンし、検索センシング線（Ｓ_j+1 ）１７にビット
線（Ｂ_i ）１８ａとビット線（Ｂ_i+1 ）１９ａの両方が
接続される。ところが、この両ビット線の電位は各々ハ
イ（“１”）とロウ（“０”）に電位固定されており、
異電位のショートの問題が発生する。

【００７９】また、検索センシング線をハイ（“１”）
にプリチャージしているために、ビット線またはビット
バー線をロウデータの場合、常に（“０”）に電位固定
しているが、もちろんこの逆でも良い。すなわち、検索
センシング線をロウ（“０”）にディスチャージしてお
いて、検索中のビット線またはビットバー線がハイデー
タの場合のみハイ（“１”）に電位固定しても良い。

【００８０】次に、本発明のメモリアレイ構成を有する
ＣＡＲＯＭの全体構成の一実施例を図７に示す。同図に
おいて、参照符号７１はＣＡＲＯＭアレイ部分、７４は
このアレイをアクセスするためのアドレスデコーダであ
り前述のワード線を駆動する部分である。また、参照符
号７３は、ＲＯＭ作動時の読出用センスアンプであり、
７２は前述の各メモリワードに対応した検索センシング
線からの信号を得て、検索データの一致、不一致を判定
する一致検出回路である。

【００８１】さらに、参照符号７５はデータアンドマス
クレジスタ部分であり、この例では１〜ｎまでのｎビッ
トの検索入力データをたくわえるデータレジスタ７５ａ
と、このｎビットデータのどの部分のビットデータとＣ
ＡＲＯＭアレイ７１のビットデータとを一致検索（比
較）するのかを指定するマスクレジスタ７５ｂより成
る。この例では、ｎビットデータの１ビット目と３ビッ
ト目および４ビット目のみが検索ビットの対象となって
おり、Ｘ印で示されるビットは何でも良い（１または
０）ことになる。今、データレジスタ７５ａにたくわえ
られた入力データの１ビット目は１、３ビット目および
４ビット目も１であり、他は全てマスクされている。従
ってＣＡＲＯＭアレイ７１に対して一度に行なわれる一
致検索により、アドレス番号が１番のものの一致検出回
路７２のみが１、他は０の結果を得る。もちろん、検索
データによっては複数個の一致データが検出される可能
性もある。その場合は、ある規則のもとに優先順位を付
けて一致したデータを出力することもできる。

【００８２】また、図８は、本発明の構成によるＣＡＲ
ＯＭをデータベースの検索に用いる場合、図９は従来の
検索方法について説明した図である。

【００８３】図９の従来の場合はまず検索のための入力
データ８１がＣＰＵ８６等のレジスタ８６ａに入力され
る。次いで、ＣＰＵ８６は、データベースであるＲＯＭ
８５へアドレス信号を送り、そのアドレスによりメモリ
アレイ８５ｃからデータが１ワードづつ出力される。こ
の作業を一致データがみつかるまでアドレスを１から１
つづつ増加しながら順に行うことになる。この例の場合
は、（Ｌ−２）番目のアドレスではじめて一致データを
検出したことになる。しかし、このＲＯＭ８５のデータ
が多くなればなる程（Ｌが大きくなる程）、検索に必要
な時間が増加することになる。このため、従来では、こ
のＲＯＭ８５のデータサイズを小さくし、ほどほどの検
索データとほどほどの検索スピードで実用機を作ること
を余儀なくされており、必ずしも満足できるものではな
かった。

【００８４】ところが、本構成のＬＳＩを用いることに
より、従来のＲＯＭと同程度の集積度を保ちながらかつ
極めて高速なデータ検索（従来の１０²倍以上）が可能
となる。ここで、参照符号８０は、本発明の半導体集積
回路の一実施例であるＣＡＲＯＭを表わし、図７同様、
ＣＡＲＯＭ８０は、データアンドマスクレジスタ８０
ａ、アドレスデコーダ８０ｂ、ＣＡＲＯＭアレイ（メモ
リアレイ）８０ｃ、一致回路検出回路ブロック８０ｄお
よびセンスアンプ８０ｅからなる。また、検索に限れば
図９にみられるようなＣＰＵ等の部品も必ずしも必要で
なくなることが図８からもわかる。

【００８５】さらに、以上は、本発明のＲＯＭをベース
とした考え方であり、この考え方は本実施例に限定され
るものではない。たとえば、近年商品化されているフィ
ールドプログラマブルゲートアレイ（ＦＰＧＡ）に使用
されているアンチヒューズ技術をもちいて図１のビット
線またはビットバー線との結合部を形成しても良い。こ
の他、電気接続／非接続をプログラムできるヒューズま
たはトランジスタスイッチ等を用いてもよい。さらに
は、この結合部をＭＯＮＯＳ等の不揮発メモリを使用す
ることも可能である。構成方法および動作に関して上述
のものと大差がないのでメモリ１ビットの構成のみを図
１０に示す。結合部に不揮発性メモリ９０ａ、９０ｂが
形成されている点のみが上述した本形態の第１、２の実
施例とは異る点である。

【００８６】以上の本発明の第１の形態の実施例は、各
メモリセル内のセレクトトランジスタのゲート電極が制
御ワード線に接続される本発明の第１の態様の半導体集
積回路に関するものであるが、本発明はこれに限定され
ず、各メモリセル内の第１および第２の両記憶部をＥＰ
ＲＯＭ等の不揮発性メモリで構成し、これらの不揮発性
メモリのゲート電極を制御ワード線に接続し、セレクト
トランジスタのゲート電極は制御線に接続される本発明
の第３、第４および第５の態様の半導体集積回路（後述
する）に適用可能なことはもちろんである。

【００８７】また、さらに、本発明は、本発明のＣＡＭ
をその構成部品の一部として使用することも出来る。実
際ＲＯＭ等を内蔵したＣＰＵも多いし、最近のＬＡＮの
アドレス番地の高速サーチのための専用ＬＳＩのＳＲＡ
ＭをベースとするＣＡＭの部分を変更することによりよ
り多くの番地を集積することが可能となる。この場合
は、本形態の最後に一実施例として述べてあるフィール
ドでの書きかえが可能な不揮発性メモリをベースとした
ものの方が、より自由度が高いので好ましいと思われ
る。

【００８８】次に、本発明の第１〜５の態様の半導体集
積回路を図１１〜図１８に示す第２の形態を参照して詳
細に説明する。

【００８９】図１１は、本発明の第２の態様の第２の形
態の半導体集積回路の一実施例を示すメモリアレイ構成
図である。以下本態様の半導体集積回路の代表例とし
て、図１１に示すＮＯＲ形のＲＯＭ（菅野卓雄監修、飯
塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」培風館、Ｐ１６７
〜Ｐ１６９参照）をベースとしたＣＡＲＯＭを用い、そ
の構成およびその動作原理について説明する。しかし、
本発明はこれに限定されるわけではない。

【００９０】まず、ＣＡＲＯＭを構成単位である１ビッ
トのメモリセルについて説明する。図１１の１１ａ、１
１ｂは各々ＲＯＭデータ０および１の状態が書き込まれ
たものである。メモリセル１１ａは、ビット線（Ｂ_i ）
１８ａ、ビットバー線（￣Ｂ_i ）１８ｂとトランジスタ
１３ａおよび検索センシング線（Ｓ_j ）１６により構成
される。また、このメモリセルに１または０のデータを
記憶させるには、セレクトトランジスタ１３ａの一方の
電極（ドレインまたはソース電極）とビット線（Ｂ_i ）
１８ａまたはビットバー線（￣Ｂ_i ）１８ｂのいづれか
一方とを結合部１２ａにより電気的に接続させる。この
メモリセル１１ａの場合は、ビットバー線（￣Ｂ_i ）１
８ｂに、また隣りのメモリセル１１ｂは、ビット線（￣
Ｂ_i+1 ）１９ａに結合部１２ｂにより接続されている。
さらに、セレクトトランジスタ１３ａのもう一方の電極
は、センスアンプ１０に接続されている検索センシング
線（Ｓ_j ）１６に結合されており、またセレクトトラン
ジスタ１３ａの制御電極（ゲート電極）は、このメモリ
セル１１ａをセレクトするワード線（Ｗ_j(1)）１４に接
続されている。

【００９１】同一ワード線（Ｗ_{j (1)})１４によってセレ
クトされる隣りのメモリセル１１ｂのセレクトトランジ
スタ１３ｂのもう一方の電極もまた前述の検索センシン
グ線（Ｓ_j ）１６に接続されており、この検索センシン
グ線（Ｓ_j ）１６は、接地トランジスタ２ａおよびプル
アップトランジスタ２ｂによってグランド電位または電
源電位に接続することが可能となっており、その先には
センスアンプ１０が設けられている。

【００９２】従って、従来のＲＯＭのメモリセル構造と
大きく異る点は、ビットバー線がある点と検索センシン
グ線が接地トランジスタ２ａまたはプルアップトランジ
スタ２ｂによってグランド電位または電源電位とスイッ
チされる点であり、裏をかえせばグランドまたは電源電
位のいずれとも接続しないフローティング状態を作りだ
し、センスアンプ１０によりその電位変化の検出を可能
としている点である。

【００９３】さて、このように構成されたＣＡＲＯＭの
動作について説明する。まず、図１２のタイミングチャ
ート図を用いて通常のＲＯＭとして使用する時の駆動方
法について述べる。まず、前述の検索センシング線（Ｓ
_j ）１６、（Ｓ_j+1 ）１７を接地トランジスタ２ａ、３
ａによってグランド電位に固定する。次に、図１１の２
組のデータＳＤ_i 、￣ＳＤ_i 、ＳＤ_i+1 、￣ＳＤ_i+1 の
４つを全てハイ（“１”）状態にする。次いでデータ制
御線（Ｃ．Ｓ．）５をハイ（“１”）とする。すると、
この制御信号によって４つのトライステートバッファ１
の全てがアクティブとなり、２本のビット線（Ｂ_i ）１
８ａ、（Ｂ_i+1）１９ａと２本のビットバー線（￣Ｂ
_i ）１８ｂ、（￣Ｂ_i+1 ）１９ｂの全てがハイ
（“１”）状態にプリチャージされる。もちろんこの
時、他の全てのワード線（Ｗ_{j (2)} ，Ｗ_{j (3)}，Ｗ_{j (4)}
，Ｗ_j+1(1)，Ｗ_j+1(2)，Ｗ_j+1(3)，Ｗ_j+1(4) )の全て
はロウ（“０”）状態である。（図１２の（ａ）および
（ｃ）の時刻Ｔまでの期間参照）。次に図１２の時刻Ｔ
でデータ制御線（Ｃ．Ｓ．）５が切れてロウ（“０”）
状態になると、４つのトライステートバッファ１がオフ
となるが、４本のビット線およびビットバー線は、各々
ハイ（“１”）状態を保つ。この時ワード線（Ｗ_{j( 1)}）
１４がハイ（“１”）となると、セレクトトランジスタ
１３ａ、１３ｂがオンとなり、各々ビットバー線（￣Ｂ
_i ）１８ｂおよびビット線（Ｂ_i+1 ）１９ａが検索セン
シング線（Ｓ_j ）１６に接続される。一方、この検索セ
ンシング線（Ｓ_j ）１６は接地トランジスタ２ａにより
グランド電位に固定されている。このため、あらかじめ
ハイ（“１”）状態にプリチャージされたビットバー線
（￣Ｂ _i ）１８ｂおよびビット線（Ｂ_i+1 ）１９ａから
プリチャージ電荷が抜けて接地電位即ちロウ（“０”）
状態になる。また反対にビット線（Ｂ_i ）１８ａおよび
ビットバー線（￣Ｂ_i+1 ）１９ｂの電位はハイ
（“１”）状態を保つ（図１２の（ｂ）および（ｃ）の
時刻Ｔ以降を参照）。

【００９４】つまり、この結果ビット線（Ｂ_i ）１８ａ
はハイ（“１”）電位のまま、またビット線（Ｂ_i+1 ）
１９ａはロウ（“０”）電位となり、インバータ４の出
力Ｄ _i とＤ_i+1 は、各々これらの値を反転した出力の０
および１が出力される。

【００９５】即ち、メモリセル１１ａには、“０”、メ
モリセル１１ｂには“１”が書き込まれていたことがわ
かる。同様にしてメモリセル１１ｃ、１１ｄのデータを
読み出すと、各々、“１”と“１”であることがわか
る。これらのメモリデータを単純に表現したものが図１
３である。

【００９６】この図１３の各々のメモリセルテーブル３
０を注意深く見ると、３つの数字（上段と左下段および
右下段）が書かれていることがわかる。たとえば、図１
１のメモリセル１１ａに相当するもの（図１３のワード
線（Ｗ_{j (1)})の最左端のメモリセルテーブル）は、上段
に“０”、左下段に“０”および右下段に“１”という
ふうにである。この下段の左、右の数字は各々前述のメ
モリデータ読み出し時のデータＤ_i とデータ￣Ｄ_i を表
わしており、上段は、このデータＤ_i を表現している。

【００９７】ところで、上述のようなメモリの読み出し
方法によると、必ずしもビット線およびビットバー線の
２本は必要ではない。即ち、ただメモリデータを読み出
す場合だけの本来のＲＯＭ動作の場合は、いずれか一方
で充分であり、上述のメモリセル１ビットを２ビットの
ＲＯＭとして使用できる。例えば、図１１のメモリセル
１１ａのセレクトトランジスタ１３ａと同機能のセレク
トトランジスタを隣接して配置し、このトランジスタの
ドレイン電極をビット線（Ｂ_i ）１８ａに、同ソース電
極を検索センシング線（Ｓ_j ）１６に、同制御ゲート電
極をワード線（Ｗ_j(1)）に接続し、上述のごとくメモリ
データの読み出しを行うと、ビット線（Ｂ_i ）１８ａの
プリチャージされた電荷は、この新たに設けたセレクト
トランジスタおよび検索センシング線（Ｓ_j ）１６を介
してグランド電位に流れ込みロウ（“０”）状態とな
り、インバータ４によりその反転信号ハイ（“１”）が
得られる。

【００９８】つまり同図１１のＲＯＭメモリアレイ部
は、従来のＮＯＲ形ＲＯＭのアレイ部と何ら変わるもの
ではない。ただ、本発明の高速データ検索のために、同
一ワード線により選択され、それらの隣接する２ビット
のメモリに、各々正転データと反転データとを書き込
み、２つを１組として１ビットを表わしている。この図
１１の例では、従来のトランジスタを形成するか否かに
よるビット構成の方法をとっており、他の従来手法、例
えばコンタクト、拡散、注入等の方法によるビット構成
も可能である。ここで、必ずしも２ビット１組のメモリ
セルが隣接する必要はない。

【００９９】また、この例では、メモリデータの読み出
し時にグランド電位に固定される検索センシング線（Ｓ
_j ，Ｓ_j+1 ）の各々に、各ビット線毎に４組のメモリセ
ルが並列に接続されており高集積化をはかっている。

【０１００】次に、本発明の主題であるこれらの２ビッ
ト１組のデータの一致検索の一手法について述べる。ま
ず、図１１を参照して図１３に示すようなデータのＲＯ
Ｍにおいて、同一ワード線の１、０のデータを検索する
場合について図１４のタイミングチャート図を用いて説
明する。 （１）まず、この例では、検索センシング線１６、１７
をプルアップトランジスタ２ｂ、３ｂにより、ハイ
（“１”）状態にプリチャージしておく。また、データ
ＳＤ_i とＳＤ_i+1 には各々０および１の一致検索データ
を加えておく。もちろん、この反転データであるデータ
￣ＳＤ_i と￣ＳＤ_i+1 にも各々１および０が印加されて
いる。しかし、この時のビット線およびビットバー線の
値に制約はない（図１４の時刻Ｔ₁ までを参照）。 （２）次いで、データ制御線（Ｃ．Ｓ．）５がハイ
（“１”）となり、前述の４つのデータＳＤ_i 、￣ＳＤ
_i 、ＳＤ_i+1 、￣ＳＤ_i+1 が各々ビット線およびビット
バー線に印加される。その結果Δｔ₁ の遅延の後、ビッ
ト線（Ｂ_i ）１８ａはロウ（“０”）、もう一方のビッ
ト線（Ｂ_i+1 ）１９ａは、ハイ（“１”）に電位が固定
される。同時に、これらの反転信号線のビットバー線
（￣Ｂ_i ）１８ｂとビットバー線（￣Ｂ_i+1 ）１９ｂは
各々ハイ（“１”）およびロウ（“０”）になる。ま
た、２本の検索センシング線（Ｓ_j ）１６、（Ｓ_j+1 ）
１７も同様に一時的にオン状態となるプリチャージトラ
ンジスタ２ｂ、３ｂにより、プリチャージされた電荷を
保ち、ハイ（“１”）の状態である（図１４の時刻Ｔ₁
以降の区間参照）。 （３）この状態でワード線（Ｗ_j(1)）１４、
（Ｗ_j+1(1)）１５が時刻Ｔ₂ でハイ（“１”）となる。
この状態での動作を各ワード線（Ｗ_j(1)）１４、（Ｗ
_j+1(1)）１５（または各検索センシング線（Ｓ_j ）１
６、（Ｓ_j+1 ）１７）の組毎に考える。

【０１０１】まず、このワード線（Ｗ_j(1)）１４によっ
てセレクトされたメモリセル１１ａに関しては、ビット
バー線（￣Ｂ_i ）１８ｂおよび検索センシング線（Ｓ
_j ）１６の両方がハイ（“１”）状態であり、セレクト
トランジスタ１３ａはオフの状態を保つ。また、メモリ
セル１１ｂに関しても、同様にビット線（Ｂ_i+1 ）１９
ａと検索センシング線（Ｓ_j ）１６との両方ともハイ
（“１”）状態であり、セレクトトランジスタ１３ｂが
オフの状態を保つ。すなわち、ワード線（Ｗ_j(1)）１４
によって選択された２つのメモリセル１１ａ、１１ｂに
よって、検索センシング線（Ｓ_j ）１６の電位変化は発
生せずハイ（“１”）の状態を保つ。

【０１０２】次にもう一方のワード線（Ｗ_j+1(1)）１５
によって選択されるメモリセル１１ｃ、１１ｄによる検
索センシング線（Ｓ_j+1 ）１７の電位に対する影響につ
いて説明する。まず、当初ビット線（Ｂ_i+1 ）１９ａと
検索センシング線（Ｓ_j+1 ）１７との両方ともがハイ
（“１”）電位であり、セレクトトランジスタ１３ｄは
オフ状態を保つ。ところがメモリセル１１ｃの場合は、
違った状態となる。即ち、このメモリセル１１ｃのセレ
クトトランジスタ１３ｃは、ロウ（“０”）電位に固定
されたビット線（Ｂ_i ）１８ａと接続されている。この
ため、ハイ（“１”）にプリチャージされた検索センシ
ング線（Ｓ_j+1 ）１７の電荷が、このビット線（Ｂ_i ）
１８ａに移動し電位が下がり始める。

【０１０３】ところが、この検索センシング線（Ｓ
_j+1 ）１７の電位が下がり、セレクトトランジスタ１３
ｄのゲート電極に接続されたワード線（Ｗ_j+1(1)）１５
に印加されているゲート電圧Ｖ_w1よりも更に、このセレ
クトトランジスタ１３ｄのその時のしきい値電圧Ｖ´_TH
（ＮチャンネルＭＯＳの基板バイアス効果により通常の
Ｖ _THより高くなる）だけ小さくなれば、このセレクトト
ランジスタ１３ｄがオンし、ビット線（Ｂ_j+1 ）１９ａ
のハイ（“１”）電圧が印加される。従って、最終的
に、この検索センシング線（Ｓ_j+1 ）１７の電位は、セ
レクトトランジスタ１３ｄとセレクトトランジスタ１３
ｃ等のオン抵抗による抵抗分割で決る値におちつくこと
になる。

【０１０４】ただし、この時は、電源電位のビット線
（Ｂ_i+1 ）１９ａからグランド電位のビット線（Ｂ_i ）
１８ａへの直流パスが発生することになる。従って、こ
れを除くためにはセレクトトランジスタ１３ｄがオンす
る電位（Ｖ_w1−Ｖ´_TH）に電圧降下する前にセンスアン
プ（Ｓ．Ａ．）１０により検索センシング線（Ｓ_j+1 ）
１７の電位検出をする必要がある。このために、セレク
トトランジスタ１３ｄのゲート電圧Ｖ_w1をデータ検索時
に下げてやって、Ｖ_w1−Ｖ´_THを、例えば、おおよそ
２．５Ｖ程度に設定すればセンシングおよびその後のワ
ード線（Ｗ_j(1)，Ｗ _j+1(1)）の立ち下げによる直流パス
発生抑制が容易になる。

【０１０５】つまり、各ワード線（Ｗ_j(1)）１４、（Ｗ
_j+1(1)）１５がハイ（“１”）となることによって、検
索データ（ＳＤ_i ＝０、ＳＤ_i+1 ＝１）と一致するメモ
リセル（メモリセル１１ａは０、メモリセル１１ｂは
１）に結合した検索センシング線（Ｓ_j ）１６は、最初
の設定のプリチャージ状態（ハイ（“１”）状態）を維
持するが、一方検索データと不一致のメモリセル（メモ
リセル１１ｃは１、メモリセル１１ｄは１）に結合した
検索センシング線（Ｓ_j+1 ）１７は、プリチャージ状態
からΔＶの電位降下が生じる。この変化と不変化の状態
をセンスアンプ（Ｓ．Ａ）１０により検出し、データの
一致、不一致を極めて高速に検出できるわけである。

【０１０６】また、この実施例では、高集積化を目的と
して１つの検索センシング線に同一ビット線あたり複数
（この場合は４つ）のメモリセルが接続され１つのユニ
ットブロック（ＵＢ１〜ＵＢ４）を構成しており、デー
タ一致検索動作は必ずこれらのユニットブロック（ＵＢ
１〜ＵＢ４）から１本のワード線が選ばれ、複数のユニ
ットブロックに渡って同時検索がなされる。従って、全
体の検索を終了するには、ユニットブロック（ＵＢ１〜
ＵＢ４）を構成する２ビット１組のメモリセルの数Ｎ
（各ユニットブロック毎のワード線の数に同じ）、図示
例では４回する必要があり、そのつど検索結果を記憶し
ておかねばならない。この特別な場合が１ユニットブロ
ック（ＵＢ１〜ＵＢ４）に２ビット１組のメモリセルが
１組しかない場合で、この時一回の操作で全メモリセル
の検索完了が可能となる。

【０１０７】以上、ＮＯＲ形ＲＯＭをベースに本発明の
ＣＡＭの構成を述べたが、ＲＯＭは１度しかデータ書き
込みができない。そこで、これを不揮発性メモリに応用
した例を次に示す。図１５に示すものがＭＯＮＯＳ型不
揮発性メモリ素子を使用したＮＯＲ形メモリセルのユニ
ットブロック（ＵＢ１）である。検索手法あるいは構成
に関してもほとんど図１１に示す第１の実施例と同じで
あり、図１１のユニットブロック（ＵＢ１）にこの図１
５のユニットブロックをそのままあてはめて考えること
ができる。

【０１０８】ただし、２ビット１組のメモリセル５１の
各ビットに相当する部分には、セレクトトランジスタ５
２およびメモリゲート５３よりなる１ビットメモリが各
々ビット線（Ｂ_i ）１８ａと検索センシング線（Ｓ
_j ）、ビットバー線（￣Ｂ_i ）１８ｂと検索センシング
線（Ｓ_j ）の間に入っている（図１５参照）。

【０１０９】ＭＯＮＯＳ型メモリは公知のものを用いる
ことができるのでその詳細に関しては、説明を省略する
が、メモリゲート５３に電子を注入してゲートしきい値
を上げ、エンハンスメントタイプＭＯＳとするか、電子
を放出してデプレッションタイプＭＯＳにすることによ
ってスイッチ特性を変化させることができる。

【０１１０】従って図１１のＲＯＭのようにメモリデー
タを設定するには同図１５のメモリゲート５３の中にマ
イナスのマークが入れられているゲートには電子を注入
しエンハンスメントタイプとしてオフ、他のものはデプ
レッションタイプとしてオンしているわけである。

【０１１１】この他のＥＰＲＯＭあるいはＥ² ＰＲＯＭ
を使用した本発明の第３および４の態様の半導体集積回
路も、ほぼこれと同じ構成となり、データ検索方法は本
形態の第１の実施例とほぼ同じであるので省略する。こ
れらによる実施例の特徴は、やはりデータの書き換えが
可能な点であり、データ書き変え可能でかつ本方法によ
る任意データの高速検索もできるとなれば、データベー
ス等への応用は極めて有望である。

【０１１２】また本方式のメモリ部は従来のものと同じ
であり、それらのメモリを２ビット１組として使用する
ものであり、部分的に２ビット１組を１メモリセルと
し、他の部分は従来同様１ビット１メモリセルとするこ
とでさらに自由度の高いメモリとして使用できる。

【０１１３】また、更に第１の実施例では、ＮＯＲ形Ｒ
ＯＭをベースとしてきたが、この他にＮＡＮＤ形ＲＯＭ
と称される本発明の第５の態様の半導体集積回路もあ
り、これへの応用を示したものが図１６である。これも
簡単のために、図１１のユニットブロック（ＵＢ１）を
おきかえた時のメモリ構成図を示す。

【０１１４】各メモリセルはやはり２ビット１組で構成
され、各々エンハンスメントトランジスタかディプレッ
ショントランジスタかによって“０”または“１”を表
わす。たとえば、メモリセル６１ではコントロールゲー
ト６２および“１”データを表現するディプレッション
トランジスタ６４と“０”データを表現するエンハンス
メントトランジスタ６３が各々シリーズに検索センシン
グ線（Ｓ_i ）と接続されている。

【０１１５】読み出し動作としては、否選択状態で、シ
リーズに接続されたエンハンスメントトランジスタ６３
およびディプレッショントランジスタ６４の２本のワー
ド線（Ｗ_j(1)，Ｗ_j(2)）は、ハイ（“１”）状態となっ
ておりエンハンスメントあるいはディプレッションに関
係なく、両方のトランジスタはオンしている。この点第
１の実施例で非選択状態では、ワード線はロウ
（“０”）であり、全く逆の極性となっている。

【０１１６】次にワード線（Ｗ_j(1)）がロウ（“０”）
状態となり、ワード線が選択されると、コントロールゲ
ート（Ｃ．Ｇ．１）もハイ（“１”）状態になる。する
と、ワード線（Ｗ_j(1)）によって選択されたエンハンス
メントトランジスタ６３はオフし、ビット線（Ｂ_j ）１
８ａと検索センシング線（Ｓ_j ）は非導通となる。

【０１１７】逆に、隣りのディプレッショントランジス
タ６５はオンのままであり、ビットバー線（￣Ｂ_i ）１
８ｂと検索センシング線（Ｓ_j ）が接続されロウ
（“０”）状態となる。このように選択されたメモリセ
ルのワードを立ち下げることによりエンハンスメントタ
イプなのかディプレッションタイプなのかを判別してい
る。このように読み出し動作がわかればあとは、本態様
の第１の実施例と同様にして同一ワード線で選択され且
つ隣接し、そのデータ極性の相反する２ビット１組を１
メモリとして検索センシング線の電位を制御することに
より第１の実施例と同様にデータ検索が可能になる。

【０１１８】なお、同図１６では、メモリ用トランジス
タ２ケのみシリーズにつないで説明したが、これを多く
する程集積度は上がる。さらにこのＮＡＮＤ形のＲＯＭ
をベースとしてＥ² ＰＲＯＭ版への展開も比較的容易に
行える。

【０１１９】なお、図１５に示すＮＯＲ型メモリセルで
は、セレクトトランジスタ５２は検索センシング線（Ｓ
_j ）に接続されているが、本発明はこれに限定されず、
ビット線（Ｂ_i ）１８ａまたはビットバー線（￣Ｂ_i ）
１８ｂに接続するようにしてもよい。

【０１２０】図１６に示すＮＡＮＤ型メモリセルでは、
ビット線（Ｂ_i ）１８ａおよびビットバー線（￣Ｂ_i ）
１８ｂに接続されたコントロールゲート６２は本発明の
セレクトトランジスタとして機能させることができる。
また、ワード線Ｗ_j(2)にそのゲート電極が接続されるデ
ィプレッショントランジスタ６４およびエンハンスメン
トトランジスタの各々と検索センシング線Ｓ_j との間に
コントロールゲート６２を介挿してもよいし、コントロ
ールゲート６２とは別の新たなセレクトトランジスタを
介挿してもよい。これは、後述するＥ² ＰＲＯＭなどの
不揮発性メモリを用いるＣＡＭメモリセルの場合も適用
可能である。

【０１２１】次に、本発明のメモリアレイ構成を有する
ＣＡＲＯＭの全体構成の一実施例を図１７に示す。同図
において、参照符号７１はＣＡＲＯＭアレイ部分、７４
はこのアレイをアクセスするためのアドレスデコーダで
あり前述のワード線を駆動する部分である。また、参照
符号７３は、ＲＯＭデータ読出用センスアンプであり、
７２´は前述の各メモリワードに対応した検索センシン
グ線からの信号を得て、検索データの一致、不一致を判
定する一致検出およびデコード回路である。さらに、参
照符号７５はデータアンドマスクレジスタ部分である。
図１７に示すＣＡＲＯＭの全体構成例は図７に示すＣＡ
ＲＯＭの全体構成例と、その一致検出回路７２が一致検
出およびデコード回路７２´である点で異なる以外は全
く同一である。従って、図１７に示す例では、ＣＡＲＯ
Ｍアレイ７１に対して各ブロック毎に４回に渡って行わ
れる一致検索により、アドレス番号が１番のものの一致
検出およびデコード回路７２´のみが１、他は０の結果
を得る。もちろん、検索データによっては複数個の一致
データが検出される可能性もある。その場合は、ある規
則のもとに優先順位を付けて一致したデータを出力する
こともできる。

【０１２２】また、図１８は、本発明の構成によるＣＡ
ＲＯＭをデータベースの検索に用いる場合の検索方法に
ついて説明した図である。ここで、参照符号８０は、本
発明の半導体集積回路の一実施例であるＣＡＲＯＭを表
わし、図１７同様、ＣＡＲＯＭ８０は、データアンドマ
スクレジスタ８０ａ、アドレスデコーダ８０ｂ、ＣＡＲ
ＯＭアレイ（メモリアレイ）８０ｃ、一致検出回路なら
びにデコードブロック８０ｄ´およびセンスアンプ８０
ｅからなる。また、検索に限れば前述した図９にみられ
るようなＣＰＵ等の部品も必ずしも必要でなくなること
が図１８からもわかる。そうであるにもかかわらず、本
構成のＬＳＩを用いることにより、従来のＲＯＭと同程
度の集積度を保ちながらかつ極めて高速なデータ検索
（従来の１０² 倍以上）が可能となる。

【０１２３】また、本発明のＲＯＭをベースとした考え
方は、本実施例に限定されず、接合部として種々の電気
接続手段を用いることが可能であることおよび本発明は
上述のＣＡＭをその構成部品の一部として使用可能であ
ることは前述した通りである。

【０１２４】次に、本発明の半導体集積回路を図１９お
よび図２０に示す第３の形態を参照して詳細に説明す
る。

【０１２５】図１９は、本発明の第２の態様の第３の形
態に係る半導体集積回路の一実施例を示すＮＯＲ型ＣＡ
ＲＯＭアレイ構成図である。図１９に示すＣＡＲＯＭア
レイは、図１１に示すＣＡＲＯＭアレイと比較して、各
ワード線および検索センシング線をフローティング状態
にするためのトランジスタ５４およびトライステートバ
ッファ５５を有する点を除いて、全く同様の構成を有す
るものであるので、同一の構成要素には同一の番号を付
し、詳細な説明は省略する。

【０１２６】ここで、前述の直流パス発生制御方法につ
いての新規な構成例について図１９を用いて以下に説明
する。まず、図１１と異なる点は、各々４本のワード線
（Ｗ_j(1)，Ｗ_{j (2)} ，Ｗ_{j (3 )} ，Ｗ_{j (4)} ）と検索セン
シング線（Ｓ_j ）１６とを接続する４個のトランジスタ
５４がある点である。この４個のトランジスタ５４は、
各々、４種類の制御信号ＷＣ１，ＷＣ２，ＷＣ３，ＷＣ
４によって独立にオン・オフが制御される。従って、例
えば制御信号ＷＣ１によってオンしたトランジスタ５４
により、ワード線Ｗ_j(1)と検索センシング線（Ｓ_j ）１
６が接続される。

【０１２７】通常のＲＯＭメモリとして使用する時は、
この４種類の制御信号線全てを非アクティブとすること
により前述と同様にＲＯＭデータを読み出すことが出来
る。以下では、主にデータ一致検索時の直流パスの制御
動作について図２０のタイミングチャート図を用いて説
明する。

【０１２８】（１）まず、検索センシング線１６、１７
をプルアップトランジスタ２ｂ、３ｂにより、ハイ
（“１”）状態にプリチャージしておく。また制御信号
線ＷＣ１をハイ（“１”）状態としトランジスタ５０を
オンさせ、ワード線Ｗ_j(1)およびワード線Ｗ_j+1(1)もハ
イ（“１”）とする。ただし、データ制御線（Ｃ．
Ｓ．）５はロウ（“０”）状態として４つのトライステ
ートバッファ１はオフ状態に保たせる。この時データＳ
Ｄ_i 、￣ＳＤ_i 、ＳＤ_i+1 、￣ＳＤ_i+1 の値に制約はな
いが、ここではあらかじめデータを設定しておく。この
状態で４つのセレクトトランジスタ１３ａ、セレクトト
ランジスタ１３ｂ、セレクトトランジスタ１３ｃおよび
セレクトトランジスタ１３ｄがオンし、各々ビットバー
線（￣Ｂ_i ）１８ｂ、ビット線（Ｂ_i+1 ）１９ａ、ビッ
ト線（Ｂ_i ）１８ａおよびビット線（Ｂ_i+1 ）１９ａを
チャージアップする。ただし、これらセレクトトランジ
スタはＮチャネルトランジスタであり、各々ソース側
（検索センシング側）からのドレイン側（ビット線ある
いはビットバー線側）のチャージアップとなる。このた
め、基板バイアス効果によりトランジスタのしきい値電
圧Ｖ_THが上がり、チャージアップ電位は電源電圧までは
上昇しない。仮に、電源電圧が５Ｖ、通常しきい値電圧
Ｖ_THが０．８Ｖ程度であったとすれば、そのチャージア
ップ電位は３．６ｖ程度になる。また、ビットバー線
（￣Ｂ_i+1 ）１９ｂはフローティング状態である（図２
０の時刻Ｔ₁ まで参照）。

【０１２９】（２）次いで、ワード線（Ｗ_j(1)）１４お
よびワード線（（Ｗ_j+1(1)）１５をハイ（“１”）電位
から切り離し、フローティング状態とする。例えば、こ
れは図１９に示すようにワード線Ｗ_j(1)〜Ｗ_j+l(4)をト
ライステートバッファ５２もしくはインバータに接続し
ておくことにより実現できる。ただし、制御信号線ＷＣ
１はハイ（“１”）状態を保ち、検索センシング線（Ｓ
_j ）１６とワード線（Ｗ_j(1)）１４は、トランジスタ５
０により電気的に接続を保ったままフローティングハイ
（“１”）の状態となる。もちろん、この時プルアップ
トランジスタ２ｂは既にオフ状態となっている。同様に
して、検索センシング線（Ｓ_j+1 ）１７とワード線（Ｗ
_j+1(1)）１５も互いに接続され、フローティングハイの
状態となる。

【０１３０】また、データ制御線（Ｃ．Ｓ．）５をハイ
（“１”）とすると、前述の４つのデータＳＤ_i 、￣Ｓ
Ｄ_i 、ＳＤ_i+1 、￣ＳＤ_i+1 、が各々ビット線およびビ
ットバー線に印加される。その結果Δｔ₁ の遅延の後、
ビット線（Ｂ_i ）１８ａはロウ（“０”）、もう一方の
ビット線（Ｂ_i+1 ）１９ａは、ハイ（“１”）に電位が
固定される。同時に、これらの反転信号線のビットバー
線（￣Ｂ_i ）１８ｂとビットバー線（￣Ｂ_i+1 ）１９ｂ
は各々ハイ（“１”）およびロウ（“０”）になる。こ
の状態での動作を各ワード線（Ｗ_j(1)）１４、（Ｗ
_j+1(1)）１５の組毎に考える。

【０１３１】まず、ワード線（Ｗ_j(1)）１４によって選
択されるメモリセル１１ａおよびメモリセル１１ｂのセ
レクトトランジスタ１３ａ、１３ｂの各々のゲート、ソ
ース、ドレイン電極のいずれもがハイ（“１”）状態で
あり、これらのセレクトトランジスタ１３ａ、１３ｂは
オフ状態を保つ。従って、検索センシング線（Ｓ_j ）１
６の電位変化は発生せずハイ（“１”）状態を保つ。

【０１３２】次に、もう一方のワード線（Ｗ_j+1(1)）１
５によって選択されるメモリセル１１ｃ、１１ｄによる
検索センシング線（Ｓ_j+1 ）１７の電位に対する影響に
ついて説明する。まず、ビット線（Ｂ_i ）１８ａの電位
はロウ（“０”）にトライステートバッファ１によりド
ライブされる。この時、メモリセル１１ｃのセレクトト
ランジスタ１３ｃのゲート電極およびソース電極の電位
はフローティングハイ（“１”）である。従って、セレ
クトトランジスタ１３ｃは、オンし検索センシング線
（Ｓ_j ）１７の電荷がディスチャージされロウ
（“０”）電位に引き落される。

【０１３３】この時前述の実施例では、検索センシング
線（Ｓ_j+1 ）１７の電位降下によって、ある電位からメ
モリセル１１ｄのセレクトトランジスタ１３ｄがオンす
る現象がみられた。しかしながら、本実施例では、検索
センシング線（Ｓ_j+1 ）１７とワード線（Ｗ_j+1(1)）１
５がトランジスタ５０により接続されている。このた
め、検索センシング線（Ｓ_j+1 ）１７の電位降下に伴っ
てワード線（Ｗ_j+1(1)）１５の電位も降下し、セレクト
トランジスタ１３ｄのソース電極（検索センシング線
（Ｓ_j+1 ）１７側）とゲート電極（ワード線
（Ｗ_j+1(1)）１５）の電位差ΔＶを極めて小さくするこ
とができる。一方ドレイン電極側（ビット線（Ｂ_j+1 ）
１９ａ）の電位はハイ（“１”）状態であり、この電位
差ΔＶ（＜Ｖ_TH）を保つ。従って、検索センシング線
（Ｓ_j+1 ）１７はハイ（“１”）状態からロウ
（“０”）状態へと電位降下しても、ゲート電位がソー
スまたはドレイン電位よりもしきい値電圧以上の差電位
を定常的に保つことはない。従って、セレクトトランジ
スタ１３ｄは検索センシング線（Ｓ_j+1 ）１７の電位降
下によっても定常的にオンすることはなく、メモリセル
間の干渉を問題とならないレベルまで抑制することが可
能となる。なお、検索センシング線（Ｓ_j+1 ）１７の電
位は、セレクトトランジスタ１３ｃがオフする電位、即
ちこのトランジスタのしきい値電圧Ｖ_THまで降下する
（図２０の時刻Ｔ₁ 以降を参照）。

【０１３４】本形態の半導体集積回路の構成のうちの、
図１９に示す各ワード線および検索センジング線をフロ
ーティング状態にするためのトランジスタ５４およびト
ライステートバッファ５５を有する構成は、他の第１，
第３，第４および第５の態様に適用可能なことはいうま
でもない。

【０１３５】次に、本発明の第２および第４の態様の半
導体集積回路を図２１〜図２４に示す第４の形態を参照
して詳細に説明する。

【０１３６】図２１は、本発明の第２の態様の第４の形
態に係る半導体集積回路の一実施例を示すＮＯＲ型ＣＡ
ＲＯＭアレイ構成図である。図２１に示すＣＡＲＯＭア
レイは、図１１に示すＣＡＲＯＭアレイと比較して、各
ワード線に接続されるアドレスデコーダ２０と、センス
アンプに接続されるワーキングレジスタ２１と、ワーキ
ングレジスタ２１に接続され、各ワード線に対応して設
けられるストアレジスタとが設けられている点を除い
て、全く同様の構成を有するものであるので、同一の構
成要素には同一の番号を付し、詳細な説明は省略する。

【０１３７】図２１に示すように、ワード線１４、１５
はアドレスデコーダ２０に接続される。一方、センスア
ンプ１０は、ワーキングレジスタ（Ｗ．Ｒ．）２１に接
続される。ワーキングレジスタ２１はそれぞれのワード
線１４（Ｗ_j(1)，Ｗ_j(2)，Ｗ _j(3)，Ｗ_j(4)）、１５（Ｗ
_j+1(1)，Ｗ_j+1(2)，Ｗ_j+1(3)，Ｗ_j+1(4)）に対応して設
けられ、各ワード線によって選択されるメモリセルのデ
ータとビット線１８ａ，１９ａに与えられる検索データ
との一致不一致の検出結果を（一時的に）記憶するスト
アレジスタ２４_j(1)，２４_j(2)，２４_j(3)，２４_j(4)，
２４_j+1(1)，２４_j+1(2)，２４_j+1(3)，２４_j+1(4)にそ
れぞれ各ワード線の駆動タイミングに応じてオンするト
ランジスタ２２_j(1)，２２_j(2)，２２_j(3)，２２_j(4)、
２２_{j+1( 1)}，２２_j+1(2)，２２_j+1(3)，２２_j+1(4)を介
して接続される。

【０１３８】アドレスデコーダ２０は、図２２に示すよ
うに、上位デコーダ２５と、図示例では４出力の下位デ
コーダ２６と、下位デコーダ２６からの出力線Ｚ₁ ，Ｚ
₂ ，Ｚ₃ ，Ｚ₄ に対応してそれぞれ設けられる上位デコ
ーダ２５の出力線Ｘ_j と出力線Ｚ₁ ，Ｚ₂ ，Ｚ₃ ，Ｚ₄
とのＡＮＤ回路２７_j(1)，２７_j(2)，２７_j(3)，２７
_j(4)からなり、これらのＡＮＤ回路２７_j(1)，２
７_j(2)，２７_j(3)，２７_j(4)の出力線がそれぞれワード
線Ｗ_j(1)，Ｗ_j(2)，Ｗ_j(3)，Ｗ_j(4)であるユニット２８
_j とからなる。ユニット２８_j+1 は、Ｘ_j+1 とＺ₁ ，Ｚ
₂ ，Ｚ₃ ，Ｚ₄ とのＡＮＤ回路２７_j+1(1)〜２７_j+1(4)
からなり、それぞれワード線Ｗ_j+1(1)〜Ｗ_j+1(4)を出力
線とするもので、ユニット２８_jと並列に配列される。
ここでワード線Ｗ _j(1)〜Ｗ_j(4)の駆動方法は、まず、上
位デコーダ２５の出力線Ｘ_j ，Ｘ_j+1 はロウ（“０”）
状態としておく。また下位デコーダ２６の出力線Ｚ₁ 〜
Ｚ₄ もロウ（“０”）状態としておくのがよい。次で上
位デコーダ２５の出力線Ｘ_j ，Ｘ_{j+ 1} をハイ（“１”）
状態とし、下位デコーダ２６の出力線Ｚ₁ をハイ
（“１”）状態とすると、ＡＮＤ回路２７_j(1)，２７
_j+1(1)はハイ（“１”）状態を出力し、ワード線
Ｗ_j(1)，Ｗ_j+1(1)を駆動する。この時、下位デコーダ２
６の出力線Ｚ ₂ 〜Ｚ₄ はロウ（“０”）状態であるた
め、ＡＮＤ回路２７_j(2)〜２７_j(4)，２７_j+1(2)〜２７
_j+1(4)の出力線であるワード線Ｗ_j(2)〜Ｗ_j(4)，Ｗ
_j+1(2)〜Ｗ_{j+ 1(4)}はロウ（“０”）状態のままである。
ところで、ワード線Ｗ_j(1)，Ｗ_j+1(1)によって選択され
るメモリセル（１１ａ，１１ｂ，１１ｃ，１１ｄ）の読
み出しあるいは一致検索が終了すると、下位デーコダ２
６の出力線Ｚ₁ はロウ状態となり、ワード線Ｗ_j(1)，Ｗ
_j+1(1)もロウ状態となる。次に、下位デコーダ２６の出
力線Ｚ₂ がハイ状態になり、ワード線Ｗ_j(2)，Ｗ_j+1(2)
を駆動する。このようにして下位デコーダ２６の出力線
を順次ハイ状態とすることにより、これらに接続された
ワード線を順次駆動する。

【０１３９】従って、前述したように、従来のＲＯＭの
メモリセル構造と大きく異る点は、ビットバー線がある
点と検索センシング線が接地トランジスタ２ａまたはプ
ルアップトランジスタ２ｂによってグランド電位または
電源電位とスイッチされる点であり、裏をかえせばグラ
ンドまたは電源電位のいずれとも接続しないフローティ
ング状態を作りだし、センスアンプ１０によりその電位
変化の検出を可能としている点である。 さらに、複
数、図示例では４本のワード線Ｗ_j(1)〜Ｗ_J(4)を１単位
（ユニット）として所定の順序に従ってワード線を駆動
する点、一致検索のために１つのユニット毎に１つの一
致検索線Ｓ_j と１つのセンスアンプ１０を有し、一致検
索時に駆動されたワード線によって選択されたすべての
メモリセルの記憶データと検索データとの一致検索結果
を対応するストアレジスタＳ．Ｒ．に記憶することを複
数ユニットで同時に行う点である。

【０１４０】さて、このように構成されたＣＡＲＯＭの
動作について説明する。まず、図２３のタイミングチャ
ート図を用いて通常のＲＯＭとして使用する時の駆動方
法の一例について述べる。まず、前述したように検索セ
ンシング線（Ｓ_j ）１６、（Ｓ_j+1 ）１７を接地トラン
ジスタ２ａ、３ａによってグランド電位に固定する。次
に、図２１の２組のデータＳＤ_i 、￣ＳＤ_i 、Ｓ
Ｄ_i+1 、￣ＳＤ_i+1 の４つを全てハイ（“１”）状態に
する。次いでデータ制御線（Ｃ．Ｓ．）５をハイ
（“１”）とする。すると、この制御信号によって４つ
のトライステートバッファ１の全てがアクティブとな
り、２本のビット線（Ｂ_i ）１８ａ、（Ｂ_i+1 ）１９ａ
と２本のビットバー線（￣Ｂ_i ）１８ｂ、（￣Ｂ_i+1 ）
１９ｂの全てがハイ（“１”）状態にプリチャージされ
る。もちろんこの時、アドレスデコーダ２０の上位デコ
ーダ２５の出力線（Ｘ_j ，Ｘ_j+1 ）のすべてはロウ
（“０”）状態であり、ＡＮＤ回路２７_j(1)〜２
７_j(4)，２７_j+1(1)〜２７_j+1(4)のすべての出力はロウ
（“０”）状態である。従って、この時、全てのワード
線（Ｗ_j(1)，Ｗ_{j (2)}，Ｗ_{j (3)} ，Ｗ_{j (4)} ，
Ｗ_j+1(1)，Ｗ_j+1(2)，Ｗ_j+1(3)，Ｗ_j+1(4) )はロウ
（“０”）状態である（図２３の（ａ）〜（ｂ）の時刻
Ｔまでの区間参照）。

【０１４１】次に図２３の時刻Ｔでデータ制御線（Ｃ．
Ｓ．）５が切れてロウ（“０”）状態になると、４つの
トライステートバッファ１がオフとなるが、４本のビッ
ト線およびビットバー線は、各々ハイ（“１”）状態を
保つ。この時一例として、アドレスデコーダ２０の上位
デコーダ２５の出力線Ｘ_j がハイ（“１”）状態にな
り、下位デコーダ２６の出力線Ｚ₁ がハイ（“１”）状
態になると、ＡＮＤ回路２７_j(1)はワード線（Ｗ_j(1)）
１４にハイ（“１”）を出力する。ワード線（Ｗ _j(1)）
１４がハイ（“１”）となると、セレクトトランジスタ
１３ａ、１３ｂがオンとなり、各々ビットバー線（￣Ｂ
_i ）１８ｂおよびビット線（Ｂ_i+1 ）１９ａが検索セン
シング線（Ｓ_j ）１６に接続される。一方、この検索セ
ンシング線（Ｓ_j ）１６は接地トランジスタ２ａにより
グランド電位に固定されている。このため、あらかじめ
ハイ（“１”）状態にプリチャージされたビットバー線
（￣Ｂ_i ）１８ｂおよびビット線（Ｂ_i+1 ）１９ａから
プリチャージ電荷が抜けて接地電位即ちロウ（“０”）
状態になる。また反対にビット線（Ｂ_i ）１８ａおよび
ビットバー線（￣Ｂ_i+1 ）１９ｂの電位はハイ
（“１”）状態を保つ（図２３の（ｂ）および（ｃ）の
時刻Ｔ以降を参照）。

【０１４２】つまり、この結果ビット線（Ｂ_i ）１８ａ
はハイ（“１”）電位のまま、またビット線（Ｂ_i+1 ）
１９ａはロウ（“０”）電位となり、インバータ４の出
力Ｄ _i とＤ_i+1 は、各々これらの値を反転した出力の０
および１が出力される。即ち、メモリセル１１ａには、
“０”、メモリセル１１ｂには“１”が書き込まれてい
たことがわかる。同様にしてメモリセル１１ｃ、１１ｄ
のデータを読み出すと、各々、“１”と“１”であるこ
とがわかる。これらのメモリデータを単純に表現したも
のが図１３である。

【０１４３】ところで、この例では、メモリデータの読
み出し時にグランド電位に固定される検索センシング線
（Ｓ_j ，Ｓ_j+1 ）の各々に、各ビット線毎に４組のメモ
リセルが並列に接続されている。更に、各ワード線に対
応したストアレジスタを有し、センスアンプからの出力
を各ワード毎にラッチする構造をとることにより面積効
率のよい高集積ＣＡＭを可能としている。

【０１４４】次に、本発明の主題であるこれらの２ビッ
ト１組のデータの一致検索の一手法について述べる。ま
ず、図２１を参照して図１３に示すようなデータのＲＯ
Ｍにおいて、同一ワード線の１、０のデータを検索する
場合について図２４のタイミングチャート図を用いて説
明する。 （１）まず、この例では、検索センシング線１６、１７
をプルアップトランジスタ２ｂ、３ｂにより、ハイ
（“１”）状態にプリチャージしておく。また、データ
ＳＤ_i とＳＤ_i+1 には各々０および１の一致検索データ
を加えておく。もちろん、この反転データであるデータ
￣ＳＤ_i と￣ＳＤ_i+1 にも各々１および０が印加されて
いる。しかし、この時のビット線およびビットバー線の
値に制約はない（図２４の時刻Ｔ₁ までを参照）。 （２）次いで、データ制御線（Ｃ．Ｓ．）５がハイ
（“１”）となり、前述の４つのデータＳＤ_i 、￣ＳＤ
_i 、ＳＤ_i+1 、￣ＳＤ_i+1 が各々ビット線およびビット
バー線に印加される。その結果Δｔ₁ の遅延の後、ビッ
ト線（Ｂ_i ）１８ａはロウ（“０”）、もう一方のビッ
ト線（Ｂ_i+1 ）１９ａは、ハイ（“１”）に電位が固定
される。同時に、これらの反転信号線のビットバー線
（￣Ｂ_i ）１８ｂとビットバー線（￣Ｂ_i+1 ）１９ｂは
各々ハイ（“１”）およびロウ（“０”）になる。ま
た、２本の検索センシング線（Ｓ_j ）１６、（Ｓ_j+1 ）
１７も同様に一時的にオン状態となるプリチャージトラ
ンジスタ２ｂ、３ｂにより、プリチャージされた電荷を
保ち、ハイ（“１”）の状態である（図２４の時刻Ｔ₁
以降の区間参照）。 （３）この状態で上述したようにアドレスデコーダ２０
によってワード線（Ｗ_{j( 1)}）１４、（Ｗ_j+1(1)）１５が
時刻Ｔ₂ でハイ（“１”）となる。この状態での動作を
各ワード線（Ｗ_j(1)）１４、（Ｗ_j+1(1)）１５（または
各検索センシング線（Ｓ_j ）１６、（Ｓ_j+1 ）１７）の
組毎に考える。

【０１４５】まず、このワード線（Ｗ_j(1)）１４によっ
てセレクトされたメモリセル１１ａに関しては、ビット
バー線（￣Ｂ_i ）１８ｂおよび検索センシング線（Ｓ
_j ）１６の両方がハイ（“１”）状態であり、セレクト
トランジスタ１３ａはオフである。また、メモリセル１
１ｂに関しても、同様にセレクトトランジスタ１３ｂは
オフの状態を保ち、ワード線（Ｗ_j(1)）１４によって選
択された２つのメモリセル１１ａ、１１ｂによって、検
索センシング線（Ｓ_j ）１６の電位変化は発生せずハイ
（“１”）の状態を保つ。従って、センスアンプ１０に
よって検出される検索センシング線（Ｓ_j ）１６の電位
の検出結果はハイ（“１”）状態であり、この状態は一
致である。この状態がワーキングレジスタ（Ｗ．Ｒ．）
２１およびハイ（“１”）状態となっている信号線Ｚ₁
によって駆動されるトランジスタ２２_j(1)を通してスト
アレジスタ２４_j(1)に記憶される。

【０１４６】次にもう一方のワード線（Ｗ_j+1(1)）１５
によって選択されるメモリセル１１ｃ、１１ｄによる検
索センシング（Ｓ_j+1 ）１７の電位に対する影響につい
て説明する。まず、当初セレクトトランジスタ１３ｄは
前述のごとく、ビット線（Ｂ _i+1 ）１９ａと検索センシ
ング線（Ｓ_j+1 ）１７との両方がハイ（“１”）電位で
あり、オフ状態を保つ。ところがメモリセル１１ｃの場
合は、違った状態となる。即ち、このメモリセル１１ｃ
のセレクトトランジスタ１３ｃは、ロウ（“０”）電位
に固定されたビット線（Ｂ_i ）１８ａと接続されてい
る。このため、このセレクトトランジスタ１３ｃはオン
し、ハイ（“１”）にプリチャージされた検索センシン
グ線（Ｓ_j+1 ）１７の電荷が、このビット線（Ｂ_i ）１
８ａに移動し電位が下がり始める。

【０１４７】この検索センシング線（Ｓ_j+1 ）１７の電
位が下がり、セレクトトランジスタ１３ｄのゲート電極
に接続されたワード線（Ｗ_j+1(1)）１５に印加されてい
るゲート電圧Ｖ_w1よりも更に、このセレクトトランジス
タ１３ｄのその時のしきい値電圧Ｖ´_TH（ＮチャネルＭ
ＯＳの基板バイアス効果により通常のＶ_THより高くな
る）だけ小さくなれば、このセレクトトランジスタ１３
ｄがオンし、ビット線（Ｂ_j+1 ）１９ａのハイ
（“１”）電圧が印加される。従って、最終的に、この
検索センシング線（Ｓ_j+1 ）１７の電位は、セレクトト
ランジスタ１３ｄとセレクトトランジスタ１３ｃ等のオ
ン抵抗による抵抗分割で決る値におちつくことになる
（図２４の時刻Ｔ₂ 以降の区間参照）。

【０１４８】ただし、この時は、電源電位のビット線
（Ｂ_i+1 ）１９ａからグランド電位のビット線（Ｂ_i ）
１８ａへの直流パスが発生することになる。従って、こ
れを除くためにはセレクトトランジスタ１３ｄがオンす
る電位（Ｖ_w1−Ｖ´_TH）に電圧降下する前にセンスアン
プ（Ｓ．Ａ．）１０により検索センシング線（Ｓ_j+1 ）
１７の電位検出をする必要がある。このために、セレク
トトランジスタ１３ｄのゲート電圧Ｖ_w1をデータ検索時
に下げてやって、Ｖ_w1−Ｖ´_THを、例えば、おおよそ
２．５Ｖ程度に設定すればセンシングおよびその後のワ
ード線（Ｗ_j(1)，Ｗ _j+1(1)）の立ち下げによる直流パス
発生抑制が容易になる。

【０１４９】つまり、各ワード線（Ｗ_j(1)）１４、（Ｗ
_j+1(1)）１５がハイ（“１”）となることによって、検
索データ（ＳＤ_i ＝０、ＳＤ_i+1 ＝１）と一致するメモ
リセル（メモリセル１１ａは０、メモリセル１１ｂは
１）に結合した検索センシング線（Ｓ_j）１６は、最初
の設定のプリチャージ状態（ハイ（“１”）状態）を維
持するが、一方検索データと不一致のメモリセル（メモ
リセル１１ｃは１、メモリセル１１ｄは１）に結合した
検索センシング線（Ｓ_j+1 ）１７は、プリチャージ状態
からΔＶの電位降下が生じる。この変化と不変化の状態
をセンスアンプ（Ｓ．Ａ）１０により検索し、データの
一致、不一致を極めて高速に検出できるわけである。ま
た、その結果を各ワード線（Ｗ_j(1)）１４，
（Ｗ_j+1(1)）１５に対応するストアレジスタ（Ｓ．
Ｒ．）２４_j(1)，２４_j+1(1)に記憶することができる。

【０１５０】また、この実施例では、高集積化を目的と
して１つの検索センシング線に同一ビット線あたり複数
（この場合は４つ）のメモリセルが接続され１つのユニ
ットブロック（ＵＢ１〜ＵＢ４）を構成しており、デー
タ一致検索動作は必ずこれらのユニットブロック（ＵＢ
１〜ＵＢ４）からアドレスデコーダ２０によって１本の
ワード線が選ばれ、複数のユニットブロックに渡って同
時検索がなされる。従って、全体の検索を終了するに
は、ユニットブロック（ＵＢ１〜ＵＢ４）を構成する２
ビット１組のメモリセルの数Ｎ（各ユニットブロック毎
のワード線の数に同じ）、図示例では４回する必要があ
り、そのつど検索結果を各ワード線に対応して設けら
れ、対応するワード線と同時に駆動されるストアレジス
タに記憶する構造を有する。この構造をとることにより
はじめて高集積化ＣＡＭが可能となるわけである。この
特別な場合が１ユニットブロック（ＵＢ１〜ＵＢ４）に
２ビット１組のメモリセルが１組しかない場合で、この
時には一回の操作で全メモリセルの検索完了が可能とな
るが、高い集積度は望めない。

【０１５１】次に、本発明の第５および第６の形態の半
導体集積回路を図２５〜図３０を参照して詳細に説明す
る。図２５は、本発明の第４の態様の第５の形態の半導
体集積回路の一実施例のＮＯＲ型メモリアレイ（ＣＡＲ
ＯＭアレイ）構成図である。

【０１５２】前述の直流パス発生制御方法についての新
規な構成例について図２５を用いて以下に説明する。図
２５に示す本発明の第５の形態の半導体集積回路は、メ
モリセルに不揮発性メモリ、特にしきい値電圧が大きな
ばらつきを持つスタック型ＦｌａｓｈＥＥＰＲＯＭなど
に適用したものであっても、同一ワード線によって選択
されるメモリセル間の電位干渉がなく、高速検索が可能
なＣＡＭメモリである。ここで図２５に示す半導体集積
回路は、メモリセルの構成および一致検索線への接続を
除き、図２１に示すＮＯＲ形ＲＯＭベースのＣＡＭ構成
の半導体集積回路とほぼ同様の構成を有するので、同一
の構成要素には同一の番号を付し、その詳細な説明は省
略する。

【０１５３】第５の形態の詳細な説明に入る前に、しき
い値電圧のばらつきが大きい不揮発性メモリセルを高集
積ＣＡＭに応用する場合の問題点に関して、新たに考察
を加え本発明の主たる発明ポイントを明らかにする。

【０１５４】図３１は、新たに考慮した２ビット１組の
ＣＡＭのＦｌａｓｈＥＥＰＲＯＭメモリ構造を示すもの
である。同図ではメモリセル１４１ａ、１４１ｂを１組
としたメモリペア１４１と、メモリセル１４２ａ、１４
２ｂを１組としたメモリペア１４２とを各々１つのＣＡ
Ｍセルとしている。ここで、各メモリセルのデータの読
み出しは、各データ線４４１ａ、４４１ｂ、４４２ａ、
４４２ｂの先に設けられた選択回路１４０ｂおよびセン
スアンプ１４０ａを用いて行われる。

【０１５５】ところで、この例で挙げているものは、ス
タックセル構造と称されるもので、電荷を蓄積するフロ
ーティングゲート１４３の直上にコントロールゲート１
４４を積層したものであり、高集積化に適した構造とな
っている。また、各メモリセルのフローティングゲート
１４３の電荷蓄積状態によるしきい値電圧Ｖｔのばらつ
きを示したものが図２８である。

【０１５６】通常スタック構造のメモリセルの低しきい
値電圧Ｖｔ（Ｌ）は、０．５〜３．５Ｖ程度であり、３
Ｖ程度のばらつきを持つ。このばらつきをさらに小さく
抑えることは、構造上あるいは製造上きわめて困難なこ
とといわれている。

【０１５７】しかし、ＣＡＭ構造の場合はこのばらつき
が致命的となる。これを論点の１つとして以下の説明を
続ける。メモリセル１４１ａのフローティングゲート１
４３には電子が注入され、高しきい値電圧Ｖｔ（Ｈ）
（これをデータ“０”Ｌ（ロウ）と定義する）が、メモ
リセル１４１ｂはその反転の低しきい値電圧Ｖｔ（Ｌ）
（これをデータ“１”Ｈ（ハイ）と定義する）が、メモ
リセル１４２ａは低しきい値電圧Ｖｔ（Ｌ）が、メモリ
セル１４２ｂは高しきい値電圧Ｖｔ（Ｈ）が定義されて
いる。すなわち、メモリペア１４１により構成されるＣ
ＡＭセルには“０”Ｌ（ロウ）データが、メモリペア１
４２のＣＡＭには“１”Ｈ（ハイ）データが定義されて
いるとする。

【０１５８】この状態で各々のＣＡＭセルに一致検索デ
ータ１４９のデータの“０”Ｌ（ロウ）、“０”Ｌ（ロ
ウ）が一致検出される場合について考慮する。まず、接
地トランジスタ１４８をオフとし、一致検索センスアン
プ１４７をアクティブとする。この一致検索アンプ１４
７は電流駆動型のアンプであり、自らドライブ能力を有
する。そのため一致検索線１４６は、１．５〜２．０Ｖ
程度の電位に設定される。この設定電位は、フローティ
ングゲート１４３の蓄積電荷に影響を与えないように小
さい値であることが望ましく、一般的には２Ｖ以下が必
須と考えられている。

【０１５９】ここで一般的なＣＡＭ動作としては、高電
位プリチャージされた一致検索線の電荷が不一致ＣＡＭ
セルのデータ線の“０”Ｌ（ロウ）によってディスチャ
ージされ低電位へと変化する。この変化を起こした一致
検索線が不一致を、逆に電位変化がなく高電位を維持す
るものが一致をあらわす。この例では、メモリペア１４
２のＣＡＭセルのデータ“１”Ｈ（ハイ）と検索データ
“０”Ｌ（ロウ）が異なり、一致検索線１４６はデータ
線４４２ａ“０”Ｌ（ロウ）によりディスチャージが発
生し低電位となる。

【０１６０】具体的な検索動作としては、データ線４４
１ａに一致検索データの“０”Ｌ（ロウ）電位の０Ｖが
印加され、データ線４４１ｂにはこの逆の“１”Ｈ（ハ
イ）電位の１．５〜２．０Ｖが印加される。同様にし
て、データ線４４２ａに一致検索データの“０”Ｌ（ロ
ウ）電位の０Ｖが印加され、データ線４４２ｂにはこの
逆の“１”Ｈ（ハイ）電位の１．５〜２．０Ｖが印加さ
れる。この時も、上記理由によりハイ状態の電位は１．
５〜２．０Ｖ程度に低く設定される。

【０１６１】この状態で、セレクトワード線１４５がア
クティブとなると、しきい値電圧ＶｔがＶｔ（Ｈ）（＞
６．５Ｖ：図２８参照）のメモリセル１４１ａ、１４２
ｂはオフ状態を保つ。しかし、メモリセル１４１ｂとメ
モリセル１４２ａの場合は異なる動作をする。

【０１６２】まず、メモリセル１４２ａに着目する。一
致検索線１４６の電荷を引き抜いて不一致を検出させる
ためには、このメモリセル１４２ａがオンしなければな
らない。しかるに、このトランジスタのしきい値電圧Ｖ
ｔは、０．５〜３．５Ｖの値をとる（図２８参照）。ま
た、このときのソース電極側はデータ線４４２ｂとな
り、０Ｖが印加されている。従って、セレクトワード線
１４５の電圧Ｖｗは３．５Ｖ以上である必要があり、通
常はそれより１Ｖ程度高い４．５Ｖ程度が適当と思われ
る。

【０１６３】つまり、セレクトワード線１４５の電圧Ｖ
ｗ≧４．５Ｖとしてはじめて一致検索線１４６の電位が
データ線４４２ａの０Ｖ電位により引き落とされる。一
方、一致検索センスアンプ１４７は電流駆動型でありド
ライブ能力がある。このため、一致検索線１４６の電位
は最終的に１．０〜１．５Ｖ程度に低下し、この約０．
５Ｖ程度の電圧低下により不一致を検出する。

【０１６４】もちろんこの電位低下により不一致を検出
するわけであるが、これにより一致データを記憶してい
たＣＡＭセルのメモリセル１４１ｂに不都合が発生する
ことになる。

【０１６５】このメモリセル１４１ｂの各々３つの電極
（ドレイン、ゲート、ソース）の電位を考えると、まず
ゲートは、セレクトワード線１４５の４．５Ｖ以上、ソ
ースは一致検索線１４６の電位の１．０〜１．５Ｖ、ま
たドレインはデータ線の１．５〜２．０Ｖとなる。つま
り、このトランジスタのゲート、ソース電位差ＶGSは、
３．０〜３．５（４．５−（１．０〜１．５））Ｖ以上
となる。ところでこのメモリセル１４１ｂのしきい値電
圧Ｖｔは、最低０．５Ｖである（図２８参照）。つまり ＶGS（＝３．０〜３．５）＞Ｖｔ（＝０．５） となり、この時の基板バイアス効果によるメモリセル１
４１ｂのしきい値電圧の上昇を考慮しても、０．５〜
３．５Ｖとばらつきの大きい不揮発性のメモリセル１４
１ｂはオンしてしまう。このため、データ線４４１ｂの
ハイ電位からデータ線４４２ａのロウ電位に貫通電流が
流れることになる。

【０１６６】一般に連想メモリの場合一致検索動作は、
複数のセレクトワード線に渡り同時に行われる。従って
各セレクトワード線での貫通電流はチップ全体ではきわ
めて大きな値となり動作不能という致命的な問題とな
る。また、データ線４４１ｂのハイ電位によりデータ一
致検索線１４６の電位があがり、一致検索センスアンプ
１４７による電位差検出が困難な状態になる問題も発生
する。

【０１６７】このような新たな考察をもとに、本発明に
係わる半導体集積回路を添付図面に基づいて以下に具体
的に説明する。

【０１６８】図２５に示すＣＡＭメモリは、ＣＡＭの構
成単位となっている２ビット１組のメモリセルの４組を
１ユニットブロックとして構成したものである。ユニッ
トブロックＵＢ１は、図２６に示すようにメモリセル３
１，３２，３３，３４よりなり、メモリセル３１は、例
えばスタック型ＦｌａｓｈＥＥＰＲＯＭセル３１ａ，３
１ｂからなり、ＥＥＰＲＯＭセル３１ａと３１ｂは、互
いに相反する記憶状態を有するように書き込まれてい
る。ここでは、ＥＥＰＲＯＭセル３１ａは０、３１ｂは
１が書き込まれたものとする。ＥＥＰＲＯＭ４４は、例
えば図２７に示すようにＰ基板４４ａにｎのソース４４
ｂ、ドレイン４４ｃを形成し、その間のＰ基板４４ａ上
にトンネル酸化膜４４ｄ、その上にフローティングゲー
ト４４ｅ、さらにその上にコントロールゲート４４ｆを
形成したものである。書き込みはフローティングゲート
４４ｅへのホットエレクトロンの注入によってしきい値
電圧Ｖ_THを５Ｖ以上に上げることにより“０”または
“１”を書くことができる。また消去はソース４４ｂま
たはドレイン４４ｃ側にフローティングゲートから電子
を引き抜くことによって行っている。ここでは、図２８
に示すようにＶ_TH６．５Ｖ以上で“０”、０．５〜３．
５Ｖで“１”とする。

【０１６９】メモリセル３１において、ＥＥＰＲＯＭセ
ル３１ａのドレインはビット線１８ａＢ_i に、ＥＥＰＲ
ＯＭセル３１ｂのドレインはビットバー線１８ｂ￣Ｂ_i
に接続され、両セル３１ａ，３１ｂのソースは共通ソー
ス線３５に接続される。メモリセル３２，３３，３４に
ついても、構成するＥＥＰＲＯＭのデータの内容以外は
全く同様に構成される。ここで共通ソース線３５には、
接地トランジスタ３６が接続され、グランド電位に電位
を固定することが可能となっている。また、共通ソース
線３５の一端には一方向性素子３７が接続され、この一
方向性素子３７を介在して一致検索線３８に接続されて
いる。こうして、ユニットブロックＵＢ１が構成され
る。さらに検索線３８の一端にはプリチャージトランジ
スタ３９を含むセンスアンプ４０が接続されている。

【０１７０】ユニットブロックＵＢ２、ＵＢ３、ＵＢ４
においても、ユニットブロックＵＢ１と同様に２個のＥ
ＥＰＲＯＭセルからなるメモリセルを４組と、ビット
線、ビットバー線と、共通ソース線と、接地トランジス
タと、一方向性素子とからなる。

【０１７１】ここで、図２６に示す例において、ユニッ
トブロックＵＢ１のメモリセル４０のビット線１８ａＢ
_i 側のＥＥＰＲＯＭセル３１ａとして０が書き込まれた
（Ｖ _TH≧６．５Ｖ）ものを、ビットバー線１８ｂ￣Ｂ_i
側に１が書き込まれた（Ｖ_TH＝０．５〜３．５Ｖ）ＥＥ
ＰＲＯＭセル３１ｂを用い、同一のワード線（Ｗ_j(1)）
１４で選択されるユニットブロックＵＢ２のメモリセル
４１のビット線１９ａＢ_i+1 側に１が書き込まれた（Ｖ
_TH＝０．５〜３．５Ｖ）ＥＥＰＲＯＭセル４１ａ、ビッ
トバー線１９ｂ￣Ｂ_i+1 側に０が書き込まれた（Ｖ_TH≧
６．５Ｖ）ＥＥＰＲＯＭセル４１ｂを用いているとする
と、メモリセル３１、４１は図２１に示すメモリセル１
１ａおよび１１ｂと等価なメモリセルとすることができ
る。すなわち、ワード線（Ｗ_j(1)）１４を駆動して、例
えば５Ｖの電圧を印加したとすると、セル３１ａとセル
４１ｂはしきい値電圧Ｖ_THは、ばらついてもワード線印
加電圧より高い（図２８参照）のでＥＥＰＲＯＭ３１
ａ、４１ｂはオンしないが、セル３１ｂと４１ａとはし
きい値電圧がばらついても必ずワード線印加電圧より低
い（同図２８参照）のでオンしてビットバー線１８ｂお
よびビット線１９ａをそれぞれ共通ソース線３５、４５
と導通状態とし、読み出し時にはそれぞれ接地トランジ
スタ３６、４６によってグランド電位に電位を固定し、
一致検索時には一方向性素子３７、４７を介して一致検
索線と導通状態とする。

【０１７２】従って、読み出しにおいては、ビット線１
８ａはハイ“１”状態およびビット線１９ａはロウ
“０”状態となり、インバータ４によってそれぞれロウ
“０”状態、ハイ“１”状態に反転されるので、メモリ
セル３１には０、メモリセル４１には１が書き込まれて
いると読み出すことができる。

【０１７３】一方、一致検索データが０、１であったと
すると、図２９に示すように、ビット線１８ａ、１９ａ
には０、１状態、ビットバー線１８ｂ、１９ｂには１、
０状態が付与されることになる。このときＥＥＰＲＯＭ
セル３１ａ、４１ｂはそのしきい値電圧Ｖ_THが６．５Ｖ
以上であり、ワード線Ｗ_j(1)１４に５Ｖの電圧が印加さ
れてもオフ状態を保つ。また、ＥＥＰＲＯＭセル３１
ｂ、４１ａに関してはしきい値電圧Ｖ_THが０．５〜３．
５Ｖと低い値を示すが、そのセルのドレインあるいはソ
ース電極に相当するビットバー線１８ｂとビット線１９
ａあるいは共通ソース線３５，４５がいずれも“１（ハ
イ）”状態にチャージアップされており、オン状態とな
っても、このソース線３５，４５に接続された検索一致
線３８のプリチャージされた電荷をディスチャージする
ことはない。すなわち、一致検索線３８の電位変化はな
く、データの一致が検出される。

【０１７４】ところが、この時ワード線Ｗ_j+1(1)で選択
されるメモリセル４２および４３の各ＥＥＰＲＯＭセル
４２ａ、４２ｂ、４３ａ、４３ｂがビット線１８ａ側か
ら順次１、０、１、０と書き込まれていたとし、ワード
線Ｗ_j+1(1)を５Ｖで駆動する場合は上記結果とは異な
る。

【０１７５】まず、ＥＥＰＲＯＭセル４２ｂ、４３ｂに
関しては、そのしきい値電圧Ｖ_THが６．５Ｖ以上であり
オフ状態を保つ。また、ＥＥＰＲＯＭセル４３ａに関し
てもしきい値電圧Ｖ_THは０．５〜３．５Ｖと低いが、そ
のドレイン電極あるいはソース電極となるビット線１９
ａあるいは共通ソース線５７があらかじめ“１（ハ
イ）”状態にプリチャージされており、オン状態となっ
ても、この共通ソース線５７に接続された検索一致線４
８のプリチャージされた電荷をディスチャージすること
はない。

【０１７６】しかし、ＥＥＰＲＯＭセル４２ａに関して
は、そのしきい値電圧Ｖ_THは０．５〜３．５Ｖと低く、
かつそのドレイン電極となるビット線１８ａが“０（ロ
ウ）”状態であり、オン状態となり、共通ソース線５６
にあらかじめチャージアップされ“１（ハイ）”状態の
電荷が抜き取られる。さらに一方向性素子５８が順方向
となり、一致検索線４８にプリチャージされた電荷もこ
のＥＥＰＲＯＭセル４２ａを介してビット線１８ａに引
き抜かれ、“０（ロウ）”状態となる。すなわちデータ
の不一致が検出される。

【０１７７】一方、このとき“１（ハイ）”状態の共通
ソース線５７と“０（ロウ）”状態の一致検索線４８は
一方向性素子５９が逆バイアスされることにより、電気
的に分離されなんら影響を及ぼしあわない。

【０１７８】すなわち、記憶内容の異なるメモリセルを
直接一致検索線に接続することなく、一方向性素子を介
して接続することにより相互干渉を防ぐことができる。
また、このメモリセルは互いに相反する記憶内容をもつ
ＥＥＰＲＯＭセルを２つ１組としているが、そのセルの
しきい値電圧Ｖ_THが図２８に示すように、いかにばらつ
いてもそのばらつきを区別可能なワード電圧（たとえば
５Ｖ）を選ぶことが可能である。またこのようにワード
電圧を選ぶことにより、一致検索時のメモリセル内での
ビット線とビットバー線に印加される相異なるデータ電
位による電位衝突は起こらない。

【０１７９】ところで、本発明のＣＡＲＯＭのメモリセ
ルを構成するＥＥＰＲＯＭのソース・ドレイン間に付加
できる電圧は、ソフトライトの防止の点から１．５〜
２．０Ｖ程度である。従って、共通ソース線とビット線
またはビットバー線との間に付加できる電圧も１．５〜
２．０Ｖ程度にしておく必要がある。この例では、検索
線と共通ソース線の間には一方向性素子があるが、この
素子のしきい値電圧は約１Ｖ程度であるため、５Ｖ電源
でプリチャージすると共通ソース線が３．６Ｖ程度にな
ってしまう。このため、図２６において、共通ソース線
３５、４５を１．５〜２．０Ｖ程度の電位差にプリチャ
ージするためには、プリチャージトランジスタ３９の電
源電圧を５Ｖから、降圧回路を用いて下げるか、より低
い電圧の外部電源を用意する必要がある。ところが、降
圧回路を使うと、電流が大きくとれない。また外部電源
を用意すると外部端子が１本増えコストアップにつなが
る。

【０１８０】そこで、本発明の好ましい態様として、一
方向性素子３７、４７、５８、５９などをしきい値電圧
Ｖ_THが周辺の素子より高い、例えば電源電圧Ｖ_ddが５Ｖ
の場合には３Ｖのものを使うことにより、降圧回路や外
部低電圧電源を使う必要がなくなる。

【０１８１】次に、本発明の第６の形態の半導体集積回
路を図３０に示す。同図に示すＣＡＭメモリは図２６に
示すＣＡＭメモリと、接地トランジスタ、一方向性素
子、一致検索線、センスアンプを除き、全く同一である
ので、その詳細な説明は省略する。

【０１８２】図２６と異なる点は、共通ソース線３５、
４５はトランジスタ６６、６７を介在させて検索線３８
に接続され、トランジスタ６６、６７のゲート電極はワ
ード線６８に接続され、このワード線６８は同一電位化
トランジスタ６９を介して一致検索線３８に接続され
る。検索線３８には１つの接地トランジスタ３６および
センスアンプ４０が接続される。このため、図２６に示
すＣＡＭメモリにおいて、１つの共通ソース線に対して
接地トランジスタと一方向性素子の２個が必ず必要であ
ったが、本形態のＣＡＭメモリにおいては、接地トラン
ジスタを一本の一致検索線に対して１個にすることがで
き、必要な素子の数を減らし、レイアウト面積を小さく
することもできる。

【０１８３】本形態においては、通常の読み出し時に
は、接地トランジスタ３６をオンして、一致検索線３８
の電位をグランド電位とするとともに、同一電位化トラ
ンジスタ６９はオープンとし、トランジスタ６６、６７
のゲート電極をハイ状態として両トランジスタ６６、６
７をオンすることにより、共通ソース線３５、４５をグ
ランド電位の一致検索線３８と導通させることができ
る。これに対し、一致検索時には、プリチャージトラン
ジスタ４９によって一致検索線をプリチャージし、同一
電位化トランジスタ６９をオンして、フローティングハ
イの状態にする。こうすることにより、不一致のメモリ
セルを通して検索線３８の電荷が共通ソース線３５また
は４５からディスチャージ（引き抜き）されたとして
も、これに従って、ワード線６８も下がっていくので、
この電位差が、トランジスタ６６、６７のしきい値電圧
Ｖ_TH以上にならないようにするか、Ｖ_TH以上になる期間
を極めて短くすることにより、一方向性素子として働か
せ、ビット線間またはビット線とビットバー線との間の
貫通電流を防ぐことができる。

【０１８４】また第５の形態のように、このトランジス
タ６６，６７のしきい値電圧Ｖ_THを周囲のものより高く
（例えば、３Ｖ程度）すると、５Ｖ電源による低電位プ
リチャージが可能となる。

【０１８５】以上、本発明の第１ないし４の各形態にお
いては、ＮＯＲ形ＲＯＭをベースに本発明の第１および
第２の態様のＣＡＭメモリの構成を述べたが、ＲＯＭは
１度しかデータ書き込みができない。そこで、これを不
揮発性メモリに応用してもよい。例えば、ＭＯＮＯＳ型
不揮発性メモリを用いることもできる。ＭＯＮＯＳ型メ
モリは公知のものを用いることができるのでその詳細に
関しては、説明を省略するが、メモリゲートに電子を注
入してゲートしきい値を上げ、エンハンスメントタイプ
ＭＯＳとするか、電子を放出してデプレッションタイプ
ＭＯＳにすることによってスイッチ特性を変化させるこ
とができる。また、本発明の第５および第６の形態で用
いたＥＥＰＲＯＭや他のＥＰＲＯＭ、ＵＶＥＰＲＯＭな
どを用いてもよいことはもちろんであり、これらによる
本発明の第３および第４の態様のＣＡＭメモリの特徴
は、やはりデータの書き換えが可能な点であり、データ
書き換え可能でかつ本方法による任意データの高速検索
もできるとなれば、データベース等への応用は極めて有
望である。

【０１８６】逆に、本発明の第５、第６の形態において
も、ＥＥＰＲＯＭのみに限定されず、他のＥＰＲＯＭ、
例えば、Ｖ_THが１Ｖ程度で安定しているＵＶＥＰＲＯＭ
であってもよいし、ＭＯＮＯＳ型不揮発性メモリなどの
他の不揮発性メモリを適用してもよい。これらの本形態
は、しきい値電圧がばらつく不揮発性メモリを適用する
場合に最適である。

【０１８７】また本発明の各態様の各形態のメモリを２
ビット１組として使用してもよいし、部分的に２ビット
１組を１メモリセルとし、他の部分は１ビット１メモリ
セルとし、さらに自由度の高いメモリとして使用しても
よい。また、さらに第１ないし６の各形態では、ＮＯＲ
形ＲＯＭをベースとしてきたが、本発明の各形態におい
てはこの他に後述するようなＮＡＮＤ形ＲＯＭへの応用
が可能なことはもちろんである。

【０１８８】なお、本発明の第２〜６の形態において
は、複数のワード線に対応して１本の一致検索線が設け
られているが、本発明はこれに限定されず、図１９〜３
６の各図に示される第３〜後述する第７の形態のＣＡＭ
メモリ構成において、複数のワード線のうち、１本のワ
ード線のみを考慮し、他を省略した構成とすることによ
り、これらの貫流電流防止手段を有する構成は本発明の
第１および第３の態様に適用可能なことはもちろんであ
る。

【０１８９】次に本発明の第５の態様の半導体集積回路
を図３２〜図３６に示す第７の形態を参照して詳細に説
明する。

【０１９０】図３２は本発明の第７の形態の半導体集積
回路の第１の実施例を示すものである。同図３２のメモ
リセルはＮＡＮＤ型ＲＯＭ構造のメモリによるＣＡＲＯ
Ｍ（Content Addressable Read Only Memory：内容アク
セス・リード専用メモリ）の一例である。

【０１９１】簡単のために、５個のトランジスタがシリ
ーズにつながれたトランジスタチェインの場合を考え
る。同図３２のメモリブロックＵＢ１（ユニットブロッ
ク１）の左右いずれか１つが各々このチェインに相当す
る。例えば、この左側のチェインを代表例として説明す
る。

【０１９２】まず、このトランジスタチェインの最上端
はデータ線１８ａに接続されており、このデータ線１８
ａに第１番目のトランジスタの一端が接続されている。
この第１番目のトランジスタは、このチェイントランジ
スタ全体をデータ線１８ａに接続するか否かを制御する
チェイン制御トランジスタであり、この例ではエンハン
スメント型トランジスタにより構成されている。しか
し、このトランジスタのタイプはこれに限定されるわけ
でもなく、また必ずしも１つである必要はなく、エンハ
ンスメント型とディプレッション型を組み合わせた２つ
以上のシリーズトランジスタで構成され、デコード機能
をもつものであってもよい。

【０１９３】この下の４つのトランジスタがシリーズに
接続されている。各々、上からエンハンスメント型トラ
ンジスタ６３、ディプレッション型トランジスタ６４、
ディプレッション型トランジスタ６４およびエンハンス
メント型トランジスタ６３により構成されている。これ
らのトランジスタの各々がそのタイプによって異なる記
憶状態を示す。ここでは、エンハンスメント型トランジ
スタ６３を”０”（Ｌ：ロウ）状態、ディプレッション
型トランジスタ６４を”１”（Ｈ：ハイ）状態と定義す
る。

【０１９４】さらにこの下に、接地トランジスタ３６お
よび一方向性素子３７が並列に接続されている。この一
方向性素子３７は、エンハンスメント型トランジスタの
ゲート電極をドレイン電極側（一致検索線１６側）に接
続することによりドレイン電極側からソース電極側への
一方向性特性を得ている。また、この先にはさらに一致
検出線（Ｓ_j ）１６、センスアンプ（Ｓ．Ａ．）１０、
ワーキングレジスタ（Ｗ．Ｒ．）２１、セレクトトラン
ジスタ２２_j(1)，２２_j(2)，２２_j(3)，２２_{j( 4)}および
ストアレジスタ（Ｓ．Ｒ．）２４_j(1)，２４_j(2)，２４
_j(3)，２４_j(4)が構成されている。

【０１９５】一方、このメモリブロックＵＢ１のもう一
方（右側）のチェインは、構造的にはほぼ同じである
が、記憶データは左側と全く正反対のものが記憶されて
いる。もう少し具体的にいうならば、４つのワード線Ｗ
_j(1)，Ｗ_j(2)，Ｗ_j(3)，Ｗ_j(4)の各々により選択される
トランジスタどうしが、同一ワード線で駆動される片方
がエンハンスメント型ならば他方は逆のディプレッショ
ン型であるということである。これが、本発明の重要な
ポイントの１つになる。この図３２のものは、４つ全て
のメモリブロックＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４で同
様な構成となっている。

【０１９６】ここで図３２のデータ記憶状態を図１３に
示すものとする。例えば、同図１３のワード線Ｗ_j(1)に
よって制御されるメモリブロックＵＢ１の左側のトラン
ジスタチェインの第２番目のエンハンスメント型トラン
ジスタ６３が”０”（Ｌ：ロウ）を、反対の右側のトラ
ンジスタチェインの第２番目のディプレッション型トラ
ンジスタ６４が”１”（Ｈ：ハイ）を表現し、この２ビ
ットを１組としたＣＡＭメモリセル１１ａが”０”
（Ｌ：ロウ）を表す。これらを、図１３の左上のＣＡＭ
メモリセル１１ａの中に、各々表現してある。他のＣＡ
Ｍメモリセルも同様である。

【０１９７】次に、本発明のデータ検索動作の一例につ
いて以下に説明する。まず、制御ワード線３６ａ_j ，３
６ａ_j+1 接地トランジスタ３６を全て非アクティブ状態
にする。次いで、検索一致線（Ｓ_j ）１６および検索一
致線（Ｓ_j+1 ）１７をプリチャージする。この時、まだ
ワード線Ｗ_j(0)およびワード線Ｗ_j+1(0)は”０”（Ｌ：
ロウ）状態である。他のワード線Ｗ_j(1)，Ｗ_j(2)，Ｗ
_j(3)，Ｗ_j(4)およびワード線Ｗ_j+1(1)，Ｗ_j+1(2)，Ｗ
_j+1(3)，Ｗ_j+1(4)は特に制限はないが、ここでは全て”
１”（Ｈ：ハイ）状態としておく。

【０１９８】また、センスアンプ（Ｓ．Ａ．）１０の具
体的な一例を図３３に示す。トランジスタ１０ｂは一致
検索線１６，１７をプリチャージし初期化する。さら
に、一致検索動作時において、この初期化され”１”
（Ｈ：ハイ）状態となった一致検索線１６，１７の電位
変化をインバータ１０ａにより検出出力する。トランジ
スタ１０ｃはノイズ等の影響を抑制するための弱いポジ
ティブラッチとして働く。

【０１９９】本発明では、通常のＮＡＮＤ型ＲＯＭの２
ビットを１組としたＣＡＭメモリセルを構成する。図３
２ではワード線Ｗ_j(1)により、２つのＣＡＭメモリセル
１１ａ，１１ｂが選択される。また、ワード線Ｗ_j+1
（１）により、２つのＣＡＭメモリセル１１ｃ，１１ｄ
が選択される。同様にして他のＣＡＭメモリセル（同図
点線の箱で囲まれたセル）も各ワード毎に選択され、１
つのメモリブロックあたり４つのＣＡＭメモリセルが各
々ある。つまり、検索動作では、１つのメモリブロック
あたり１つのＣＡＭメモリセルが選択され、検索データ
と照合される。ただし、データ線１８ａの上下方向、す
なわちワード線Ｗ_j(0)と並行方向へは、複数メモリブロ
ックが同時に照合動作を行う。例えば、ワード線Ｗ_j(1)
とワード線Ｗ_j+1(1)により選択される４つのＣＡＭメモ
リセル１１ａ，１１ｂ，１１ｃ，１１ｄが同時に検索デ
ータと照合されることになる。

【０２００】このことを前提にして、検索動作の説明を
続ける。一致検索線１６，１７がプリチャージされる
と、データ線１８ａ，１８ｂおよびデータ線１９ａ，１
９ｂに加えられた検索データとの照合がはじまる。ただ
し、このデータ線１８ａ，１８ｂ，１９ａ，１９ｂへの
検索データの加え方にもある規則性がある。いま検索デ
ータを”０”、”１”（ＳＤ_i ＝０、ＳＤ_i+1 ＝１）と
すると、データ線１８ａには”０”を、データ線１９ａ
には”１”が印加され、この各々の反転データがデータ
線１８ｂ，１９ｂに加えられる。つまり、データ線１８
ｂは”１”、データ線１９ｂは”０”である。

【０２０１】ついでワード線Ｗ₍₀₎ が”１”（Ｈ：ハ
イ）状態となりメモリブロックＵＢ１，ＵＢ２が選択さ
れ、且つワード線Ｗ_j(1)が”０”（Ｌ：ロウ）状態とな
る。また、ワード線Ｗ_j+1(0)が”１”（Ｈ：ハイ）状態
となりメモリブロックＵＢ３，ＵＢ４が選択され、且つ
ワード線Ｗ_j+1(1)も”０”（Ｌ：ロウ）状態となり、４
つのＣＡＭメモリセル１１ａ，１１ｂ，１１ｃ，１１ｄ
がアクティブとなる。このようにＮＡＮＤ型のメモリ構
造では選択すべきワード線を”０”（Ｌ：ロウ）状態の
電圧０Ｖを印加し、他のシリーズに接続されたトランジ
スタのゲート全てに”１”（Ｈ：ハイ）状態の電圧５Ｖ
を印加する。このことにより、選択されたトランジスタ
がエンハンスメント型トランジスタ６３でオフ状態とな
るか、ディプレッション型トランジスタ６４でオン状態
を保つかを検出する。従って、他のシリーズに接続され
たトランジスタのゲートを制御するワード線Ｗ_j(2)，Ｗ
_j(3)，Ｗ_j(4)およびワード線Ｗ_j+1(2)，Ｗ_j+1(3)，Ｗ
_j+1(4)は全て”１”（Ｈ：ハイ）状態の電圧５Ｖが印加
される。

【０２０２】そこで、この検索動作を一致検索線１６，
１７毎にその動作を考察する。まず、一致検索線１６、
すなわちワード線Ｗ_j(0)によって選択されるメモリブロ
ックＵＢ１およびメモリブロックＵＢ２に関する一致検
索動作について考える。

【０２０３】ワード線Ｗ_j(1)が”０”になることによっ
て、ＣＡＭメモリセル１１ａの右側のチェインのディプ
レション型トランジスタ６４のみがオンする。ところ
が、このディプレッション型トランジスタ６４のソース
電極側およびドレイン電極は、データ線１８ｂの”１”
（Ｈ：ハイ）および一方向性素子３７の一端である。し
かもこの一方向性素子の一端は一致検索線（Ｓ_j ）１６
の”１”（Ｈ：ハイ）電位により、やはり”１”状態で
ある。従って、このディプレション型トランジスタ６４
がオンしても、データ線１８ｂが一致検索線（Ｓ_j ）１
６に影響を及ぼすことはない。同様にして、ワード線Ｗ
_j(1)によって選択されるＣＡＭメモリセル１１ｂの左側
チェインのディプレッション型トランジスタ６４のオン
により、データ線１９ａと一致検索線（Ｓ_j ）１６は接
続されるが両方とも”１”（Ｈ：ハイ）電位であり、結
局一致検索線（Ｓ_j ）１６はプリチャージされた”１”
（Ｈ：ハイ）の状態を保つ。

【０２０４】つまり、ＣＡＭメモリセル１１ａ（＝”
０”）とＣＡＭメモリセル１１ｂ（＝”１”）の内容
と、一致検索データＳＤｉ（＝”０”）およびＳＤｉ＋
１（＝”１”）が一致すると、このプリチャージされた
一致検索線（Ｓ_j ）１６の電位は変化することなく”
１”（Ｈ：ハイ）状態を保つ。この電位をセンスアンプ
（Ｓ．Ａ．）１０により検出し、その結果をワーキング
レジスタ（Ｗ．Ｒ．）２１およびセレクトトランジスタ
２２_j(1)を介してストアレジスタ（Ｓ．Ｒ．）２４_{j( 1)}
に蓄える。

【０２０５】また、各々のストアレジスタ（Ｓ．Ｒ．）
２４_j(1)，２４_j(2)，２４_j(3)，２４_j(4)を選択するた
めのセレクトトランジスタ２２_j(1)，２２_j(2)，２２
_j(3)，２２_j(4)が設けられている。これらのレジスタお
よびセレクトトランジスタは各ワード線Ｗ_j(1)，
Ｗ_j(2)，Ｗ_j(3)，Ｗ_j(4)により各ＣＡＭメモリが選択さ
れる毎にその一致検索結果を順次選択保存するためのも
のである。

【０２０６】次に、ワード線Ｗ_j+1(0)によって選択され
るメモリブロックＵＢ３とメモリブロックＵＢ４につい
て考察する。ワード線Ｗ_j+1(1)に”０”（Ｌ：ロウ）状
態の電位０Ｖが与えられ、ＣＡＭメモリセル１１ｃ，１
１ｄがアクティブとなる。しかし、ＣＡＭメモリセル１
１ｄに関しては、前述のＣＡＭメモリセル１１ｂ同様一
致検索線（Ｓ_j+1 ）１７に影響を与えることはない。

【０２０７】ところが、ＣＡＭメモリセル１１ｃの場合
は異なる。ＣＡＭメモリセル１１ｃの左側がディプレシ
ョン型トランジスタ６４であるために、”０”（Ｌ：ロ
ウ）状態の電位０Ｖが印加されるデータ線１８ａと一方
向性素子３７の一端が接続される。この一方向性素子の
他端は”１”状態にプリチャージされた一致検索線（Ｓ
_j+1 ）１７であり、この結果一致検索線（Ｓ_j+1 ）１７
の電荷が一方向性素子３７およびＣＡＭメモリセル１１
ｃのディプレション型トランジスタ６４を介してデータ
線１８ａの０Ｖ電位に引き抜かれ、一致検索線（Ｓ
_j+1 ）１７は”０”（Ｌ：ロウ）状態となる。

【０２０８】また、一致検索線（Ｓ_j+1 ）１７が”０”
（Ｌ：ロウ）状態になり、ＣＡＭメモリセル１１ｄのデ
ィプレション型トランジスタ６４がオンしていても、こ
のディプレッション型トタンジスタ６４と一致検索線
（Ｓ_j+1 ）１７は、一方向性素子３７によって遮断され
る。

【０２０９】つまり、ＣＡＭメモリセル１１ｃ（＝”
１”）とＣＡＭメモリセル１１ｂ（＝”１”）の内容
と、一致検索データＳＤｉ（＝”０”）およびＳＤｉ＋
１（＝”１”）が不一致となると、プリチャージされた
一致検索線（Ｓ_j+1 ）１７の電位が”０”（Ｌ：ロウ）
状態に変化するわけである。この電位変化がセンスアン
プ（Ｓ．Ａ．）１０により検出され、その結果がワーキ
ングレジスタ（Ｗ．Ｒ．）２１およびセレクトトランジ
スタ２２_j+1(1)を介してストアレジスタ（Ｓ．Ｒ．）２
２_j+1(1)に蓄えられる。

【０２１０】同様に、同図３２の他のワード線により選
択されるＣＡＭメモリセルに関しても一致検索動作が行
われる。ここで、通常のＣＡＭの場合は、全てのワード
に対して一度に検索動作が行われるが、本実施例では、
全てのメモリブロックのなかの各々１つのワードに対し
て検索動作が行われる。これは、本発明のＣＡＭメモリ
セルが従来のものに比べて極めて小さく、この１つ１つ
に対して一致検索線のセンスアンプをもつことが困難で
あり、また用途に応じては検索動作を必ずしも一度に行
う必要もないためである。この例では４回の検索動作を
してはじめて全てのデータとの検索が行われたことにな
る。

【０２１１】この検索動作をするためのデコード回路
（アドレスデコーダ）２０の一例を図３４に示す。メイ
ン（上位）デコーダ２５からメモリブロックデコード線
Ｘ_j ，Ｘ_j+1 が出力される。また、各サブブロックで
は、サブブロック（下位）デコーダ２６があり、各々メ
モリブロックデコード線Ｘ_j ，Ｘ_j+1 との理論演算を行
い、各ワード線の出力がきまる。例えば、Ｗ_j(0)はこの
メモリブロックデコード線Ｘ_j の信号をバッファ２９で
受け、Ｗ_j(1)はＡＮＤ回路２７によりこのメモリブロッ
クデコード線Ｘ_j の信号とサブブロックデコーダ２６の
０信号線とのＡＮＤ（論理積）をとって作られている。

【０２１２】検索時には、メモリブロックデコード線Ｘ
_j ，Ｘ_j+1 が”１”となり、サブブロックデコーダ２６
の信号線０，１，２，３が順次”１”となり各メモリブ
ロックのＣＡＭメモリセルが選択され、検索結果が各々
のストアレジスタ（Ｓ．Ｒ．）に蓄えられる。

【０２１３】また、図３２のＮＡＮＤ型メモリは通常の
メモリとしても使用することが可能である。データの読
み出しに関して簡単に説明する。

【０２１４】例えば、ＣＡＭメモリセル１１ａを構成す
る２ビットのトランジスタについて説明する。まず、接
地トランジスタ３６をアクティブとし、データ線１８
ａ，１８ｂをプリチャージする。次いで、ブロック選択
線のワード線Ｗ_j(0)を”１”（Ｈ：ハイ）、メモリブロ
ック選択用のワード線Ｗ_j(1)を”０”（Ｌ：ロウ）とす
る。すると、メモリセルがディプレション型トランジス
タ６４である左側のトランジスタチェインのみがオン
し、接地トランジスタ３６を介してデータ線１８ｂが接
地される。また、他方のデータ線１８ａは”１”（Ｈ：
ハイ）のままであり、これらがインバータ４により反転
出力される。この結果、ＣＡＭメモリセル１１ａを構成
する左側のエンハンスメント型トランジスタ６３は”
０”を、右側のディプレッション型トラジスタ６４は”
１”を現すことになる。従って、これらメモリを任意に
構成することにより通常のメモリとして、また一致検索
動作を行いたいデータのみを２ビット１組の相反するデ
ータとして記憶させればよい。

【０２１５】また、上述のものはＲＯＭ構造のものでデ
ータが固定されている。しかし、このデータ記憶用のト
ランジスタは製造工程で作り込まれるエンハンスメント
型トラジスタやディプレッション型トランジスタに限ら
ず、ＥＰＲＯＭあるいはＥＥＰＲＯＭタイプの書換が可
能なトランジスタでも同じ構造とすることができる。こ
の例を示したものが図３５である。構造的には図３２と
同じ構造で、記憶トランジスタ部分のみがフローティン
グゲート型のＥＥＰＲＯＭトランジスタ４４により構成
されている。

【０２１６】動作の基本は、フローティングゲートに電
子を注入することによりしきい値電圧ＶTHを０．５〜
３．５Ｖのエンハンスメント型トランジスタとし、逆に
電子を引き出すことによりＶTHを−１〜−６Ｖ程度のデ
ィプレション型トランジスタとしている。詳細に関して
は、Masaki Momodomi et al.," A 4-Mb NAND EEPROM wi
th Tight Programmed Vt Distribution," IEEE J.Solid
-State Circuits, vol126, no, 4, pp.429-499. Apr.19
91. に記載されている。

【０２１７】また、通常のＥＥＰＲＯＭ等の場合は、そ
のフローティングゲートに蓄えられた信号電荷に対する
データ読み出し等の影響を最小限に抑えるために、記憶
トランジスタのソース．ドレイン電極の電位差を２Ｖ程
度の低い値に設定することがある。

【０２１８】そこで、本発明の一実施例で示した電流駆
動能力のないセンスアンプ１０の場合、一致検索動作時
に上記条件が満足されるように、一致検索線プリチャー
ジ電圧を下げて、この電位が一方向性素子３７を介して
トランジスタチェインの下端の電極に与える電位を２Ｖ
程度に抑制することが出来る。

【０２１９】また、プリチャージ電圧を下げるのではな
く、この一方向性素子３７のしきい値電圧ＶTHを周辺の
それよりも下げ３Ｖ程度にすることにより、一致検索線
１６，１７を５Ｖにプリチャージしても、一方向性素子
３７を介したトランジスタチェインの最下端の電極を２
Ｖ以下に抑制することも可能である。

【０２２０】さらには、このセンスアンプ１０そのもの
を電流駆動型のアンプとすることにより、一致検索線１
６、１７を一致あるいは不一致状態の時に１．５〜２．
０Ｖの電圧範囲にすることも可能である。

【０２２１】次に、本発明の別の実施例を図３６に示
す。簡単のために記憶れているデータおよび検索データ
等は全て先述の実施例と同様とする。従って異なるとこ
ろは、一方向性素子の構成方法のみである。

【０２２２】これをメモリブロックＵＢ３に注目して説
明すると、トランジスタチェインの最下端に制御トラン
ジスタ９３の一端が接続され、この他端は一致検索線
（Ｓ_{j+ 1} ）１７に接続され、この一致検索線（Ｓ_j+1 ）
１７を接地するための接地トランジスタ９４がある。ま
た、制御トランジスタ９３のゲート電極とドレイン電極
（一致検索線（Ｓ_j+1 ）１７側）を接続するための接続
トランジスタ９５が存在する。

【０２２３】この構成で、まず検索動作を行う時は、一
致検索線（Ｓ_j+1 ）１７ならびに制御信号線を”１”
（Ｈ：ハイ）状態にプリチャージしてフローティングハ
イ状態とする。また、接続トランジスタ９５をアクティ
ブとして一致検索線（Ｓ_j+1 ）１７の初期化を行う。以
後は上述の実施例と同様にして検索動作を行う。この
時、接地トランジスタ９４は非アクティブ状態であるこ
とはいうまでもない。

【０２２４】検索動作が開始され、ワード線Ｗ
_j+1(0)が”１”、ワード線Ｗ_j+1(1)が”０”となり、一
致検索線（Ｓ_j+1）１７の電荷がデータ線１８ａの”
０”（Ｌ：ロウ）電位０Ｖによって引き抜かれ、この一
致検索線（Ｓ_j+1 ）１７の電位が低下する。しかし、接
続トランジスタ９５によって、制御トランジスタ９３の
ゲート電極とドレイン電極（一致検索線（Ｓ_j+1 ）１７
側）との電位差ΔＶは定常的には０Ｖに保たれる。つま
り、この接続トランジスタ９５により制御トランジスタ
９３は、一方向性素子として働き、データ線１９ａの”
１”からの定常的な一致検索線（Ｓ_j+1 ）１７への電流
流入は防止できる。

【０２２５】もちろん、この制御トランジスタ９３のゲ
ート電極とドレイン電極（一致検索線（Ｓ_j+1 ）１７
側）との電位差ΔＶは、極めて短い時間の間ごく小さい
値をとる。これは、これらトランジスタあるいは接続配
線を半導体基板上に情勢することによる抵抗あるいは容
量成分による電位変化伝達に僅かの遅延が発生するため
である。しかし、これは定常的なものではなく、またこ
の電位差ΔＶは接続トランジスタ９５の個数を多くする
か配線を低抵抗化する等の手段により許容範囲におさえ
ることができる。

【０２２６】この許容範囲とは、”１”状態のデータ線
１９ａ側の制御トランジスタ９５がオンし、一致検索線
（Ｓ_j+1 ）１７の電位回復が起こらない条件である。つ
まり、その時の一致検索線（Ｓ_j+1 ）１７をソース電極
側とした制御トランジスタのしきい値電圧（通常基板バ
イアス効果により作り込みしきい値電圧ＶTH＝０．８Ｖ
以上）以下であればよいことになる。これを実現するに
は、上記手段で十分可能である。

【０２２７】また、この制御トランジスタ９３の作り込
みしきい値電圧ＶTHを３Ｖ程度と、周囲のトランジスタ
よりも高く設定することによってより容易になる。この
しきい値電圧ＶTHを高く設定することは、先述の実施例
同様、ＥＰＲＯＭあるいはＥＥＰＲＯＭへ展開する時
の、メモリセルのデータ保護としても重要な働きをす
る。

【０２２８】つまり、この実施例では、データ検索時に
は接続トランジスタ９５と制御トランジスタ９３を使用
することにより一方向性素子としての機能を持たせるこ
とを可能としている。更に、通常のメモリとして働かせ
るときは、この接続トランジスタ９５を非アクティブと
し、制御トランジスタ９３および接地トランジスタ９４
を働かせることにより記憶データの読み出しを可能とし
ている。

【０２２９】この構成をとることによる効果は、各トラ
ンジスタチェインあたりに一方向性素子および接地トラ
ンジスタの２つのトランジスタが不要になり、より集積
度を上げることが可能となる点である。

【０２３０】また、この例ではＮＡＮＤ型ＲＯＭのメモ
リについて述べてきたが、先述の実施例と同様にＥＰＲ
ＯＭあるいはＥＥＰＲＯＭ等の不揮発性メモリをメモリ
セルとして用いた構造も可能であることはいうまでもな
い。

【０２３１】

【発明の効果】以上の説明から明らかなように本発明の
第１の形態によれば、本発明の第１および第３の態様に
おいても、ＲＯＭあるいは不揮発性メモリをベースにし
た極めてコンパクトなＣＡＭを実現するものである。一
例として挙げたＲＯＭベースの本発明の半導体集積回路
であるＣＡＭは、従来のＮＯＲ型ＲＯＭと比較して、各
メモリセルあたりビットバー線を１本追加するだけで構
成できる。また不揮発性メモリベースのものも２組の不
揮発性メモリにより１ビットのＣＡＭを構成することが
出来、従来のＳＲＡＭベースのものよりはるかに大きな
集積度を有するＣＡＭが可能となる。

【０２３２】また、本発明の第２の形態によれば、ＲＯ
Ｍあるいは不揮発性メモリをベースにした極めてコンパ
クトなＣＡＭを実現するものである。一例として挙げた
ＲＯＭあるいは不揮発性メモリベースの本発明の半導体
集積回路であるＣＡＭは、２ビット１組を１メモリとし
て使用することで極めて容易に実現できる。従って部分
的に１ビット１メモリあるいは２ビット１メモリとして
使用することが容易となり、自由度が高く、高速なデー
タ検索メモリを構成することが出来、従来のＳＲＡＭベ
ースのものよりはるかに大きな集積度と自由度を有する
ＣＡＭが可能となる。

【０２３３】また、本発明の第３の形態によれば、ＲＯ
Ｍあるいは不揮発性メモリをベースにした極めてコンパ
クトなＣＡＭを実現するものである。一例として挙げた
ＲＯＭあるいは不揮発性メモリベースの本発明の半導体
集積回路であるＣＡＭは、２ビット１組を１メモリとし
て使用することで極めて容易に実現できる。従って部分
的に１ビット１メモリあるいは２ビット１メモリとして
使用することが容易となり、自由度が高く、高速なデー
タ検索メモリを構成することが出来、従来のＳＲＡＭベ
ースのものよりはるかに大きな集積度と自由度を有する
ＣＡＭが可能となる。

【０２３４】さらに、本発明の第４の形態によれば、Ｒ
ＯＭあるいは不揮発性メモリをベースにした極めてコン
パクトなＣＡＭを実現するものである。本形態において
は、複数のワード線によって選択されるメモリセルを１
つのユニットとして、１本の一致検索線と１つのセンス
アンプによって一致検索を行うことができ、各ユニット
毎に、各ユニット同時に所定の順序に従って各々のワー
ド線を１本ずつ駆動し、同一のワード線によって選択さ
れる一行のメモリセルの一致検索結果をこのワード線に
対応するストアレジスタに記憶するので、少ないセンス
アンプを用いても高速のデータ検索が可能であり、回路
規模を小さくすることができる。

【０２３５】さらにまた、本発明の第５の形態において
は、しきい値電圧がばらつきを持つＥＰＲＯＭやＥ² Ｐ
ＲＯＭなどの不揮発性メモリを適用する場合であって
も、高速のデータ検索を正確に行うことができ、ソフト
ライトを防ぐことができ、かつデータ線（ビット線、ビ
ットバー線）間の電気的な相互干渉を発生させることが
ない。また、本態様に用いられる一方向性素子が、しき
い値電圧の高いものである場合は、外部低電圧電源や降
圧回路を用いることなく、通常の、例えば５Ｖ電源で全
体のチャージアップを可能とすることができるし、かつ
ソフトライトも防止できる。

【０２３６】また、本発明の第６の形態においては、上
記第５の態様の効果を少ない素子数で実現することがで
き、かつレイアウト面積をも小さくすることができる。
従って、本発明によれば、以前よりデータベースＲＯＭ
として使用されていたＲＯＭの高集積化の特徴をそこな
うことなく、また、多数のメモリセルの検索の相互干渉
のない、かつ検索スピードの極めて早いものが可能とな
る。また不揮発性メモリベースのものは、データを書き
かえることが可能でかつ従来のＳＲＡＭベースのものよ
りも極めて高集積なＣＡＭを構成できる。これらの点
は、産業上極めて有益であり、今後の大容量データベー
ス時代あるいは今後ますます重要となるデータベース処
理のために有力な技術となるものである。

【０２３７】本発明の第７の形態によれば、ＲＯＭある
いは不揮発性メモリをベースとしたＮＡＮＤ型ＣＡＭメ
モリを実現するものである。ＮＡＮＤ型メモリを構成す
るトランジスタチェインの最下端（データ線側を最上端
として）に一方向性素子あるいは接地トランジスタを構
成し、メモリ２ビットを１組のＣＡＭメモリとして使用
することにより、検索ＣＡＭメモリセル間の電気干渉を
抑制することができる。また、各メモリブロックの各検
索ワードの検索結果を検出するセンスアンプと、この結
果を各検索ワード毎にセレクトし、一致検索結果保持手
段にストアするセレクト手段により、極めて高集積なＣ
ＡＭを実現しうるものである。

【０２３８】さらに、一方向性素子による電気干渉抑制
が可能となることにより、部分的に通常のメモリデータ
を格納することも可能となり、自由度の高い高集積ＣＡ
Ｍを実現するものである。また、読み出し専用のＲＯＭ
だけではなく、不揮発性メモリをベースとしたＣＡＭ
は、情報化社会における高速検索機能と任意キーワード
を特徴としたフレキシブルデータベース等への利用価値
は極めて大きく、産業上の有益性は大である。

【図面の簡単な説明】

【図１】 本発明に係る半導体集積回路の一実施例のメ
モリアレイ構成図である。

【図２】 図１に示すメモリアレイの動作タイミングの
一例を示すタイミングチャート図である。

【図３】 図１に示すメモリアレイのメモリデータの一
例を示す概念図である。

【図４】 図１に示すメモリアレイのデータ検索タイミ
ングの一例を示すタンミングチャートである。

【図５】 本発明に係る半導体集積回路の他の実施例の
一部を示す部分回路図である。

【図６】 図５に示す半導体集積回路のデータ検索タイ
ミングの一例を示すタイミングチャートである。

【図７】 本発明に係る半導体集積回路の別の実施例の
メモリアレイを有するＣＡＲＯＭの構成概念図である。

【図８】 本発明に係る半導体集積回路の別の実施例で
あるＣＡＲＯＭの動作説明図である。

【図９】 従来のＣＡＲＯＭの動作説明図である。

【図１０】 本発明に係る半導体集積回路に用いられる
不揮発性メモリをベースとした他の実施例のメモリセル
構成図である。

【図１１】 本発明に係る集積回路の一実施例のＮＯＲ
メモリアレイである。

【図１２】 図１１に示すメモリアレイの動作タイミン
グの一例を示すタイミングチャート図である。

【図１３】 図１１に示すメモリアレイのメモリデータ
の一例を示す概念図である。

【図１４】 図１１に示すメモリアレイのデータ検索タ
イミングの一例を示すタイミングチャート図である。

【図１５】 本発明に係る半導体集積回路に用いられる
不揮発性メモリをベースとした他の実施例のメモリブロ
ック構成図である。

【図１６】 本発明に係る半導体集積回路に用いられる
ＮＡＮＤ形ＲＯＭをベースとした他の実施例のメモリブ
ロック構成図である。

【図１７】 本発明に係る半導体集積回路の別の実施例
のメモリアレイを有するＣＡＲＯＭの構成概念図であ
る。

【図１８】 本発明に係る半導体集積回路の別の実施例
であるＣＡＲＯＭの動作説明図である。

【図１９】 本発明に係る半導体集積回路の他の実施例
のＮＯＲ形メモリアレイ構造図である。

【図２０】 図１９に示すメモリアレイのデータ検索タ
イミングの一例を示すタイミングチャート図である。

【図２１】 本発明に係る半導体集積回路の一実施例の
ＮＯＲ形メモリアレイ構成図である。

【図２２】 図２１に示すメモリアレイのアドレスデコ
ーダーの一実施例の構成図である。

【図２３】 図２１に示すメモリアレイの動作タイミン
グの一例を示すタイミングチャート図である。

【図２４】 図２１に示すメモリアレイのデータ検索タ
イミングの一例を示すタイミングチャート図である。

【図２５】 本発明に係る半導体集積回路の他の実施例
のＮＯＲ形メモリアレイ構成図である。

【図２６】 図２５に示すメモリアレイの部分拡大図で
ある。

【図２７】 図２６に示すメモリアレイのメモリセルに
用いられるＥＥＰＲＯＭの一実施例の構造断面図であ
る。

【図２８】 図２７に示すＥＥＰＲＯＭのしきい値電圧
Ｖ_THのばらつきを示すグラフである。

【図２９】 図２５に示すメモリアレイのデータ検索タ
イミングの一例を示すタイミングチャート図である。

【図３０】 本発明に係る半導体集積回路の他の実施例
のメモリアレイ構造図である。

【図３１】 ＥＥＰＲＯＭを用いたＣＡＭの一構成図で
ある。

【図３２】 本発明に係る半導体集積回路の一実施例の
ＮＡＮＤ型メモリセルアレイ構成図である。

【図３３】 図３２に示すセンスアンプの一構成を示す
回路図である。

【図３４】 図３２に示すメモリセルアレイの各ワード
線を駆動するデコード回路の一例の回路図である。

【図３５】 本発明に係る半導体集積回路に用いられる
不揮発性メモリをベースとした他の実施例の一メモリブ
ロック構成図である。

【図３６】 本発明に係る半導体集積回路の別の実施例
のメモリセルアレイ構成図である。

【符号の説明】

１ トライステートバッファ ２ａ，３ａ 接地トランジスタ ２ｂ，３ｂ プルアップトランジスタ ４ インバータ ５ データ制御線（Ｃ．Ｓ．） １０ センスアンプ １１ａ，１１ｂ，１１ｃ，１１ｄ メモリセル １２ａ，１２ｂ，１２ｃ，１２ｄ 結合部 １３ａ，１３ｂ，１３ｃ，１３ｄ セレクトトランジス
タ １４ ワード線（Ｗ_j(1)） １５ ワード線（Ｗ_j+1(1)） １６ 検索センシング線（Ｓ_j ） １７ 検索センシング線（Ｓ_j+1 ） １８ａ、１９ａ ビット線（Ｂ_i ） １８ｂ、１９ｂ ビットバー線（￣Ｂ_i ） ２０ アドレスデコーダ ２１ ワーキングレジスタ ２２_j(1)，２２_j(2)，２２_j(3)，２２_j(4)，２
２_j+1(1)，２２_j+1(2)，２２_j+1(3)，２２_j+1(4) セレ
クトトランジスタ ２４_j(1)，２４_j(2)，２４_j(3)，２４_j(4)，２
４_j+1(1)，２４_j+1(2)，２４_j+1(3)，２４_j+1(3) スト
アレジスタ ２５ 上位デコーダ ２６ 下位デコーダ ２７_j(1)，２７_j(2)，２７_j(3)，２７_j(4)，２
７_j+1(1)， ２７_j+1(4) ＡＮＤ回路 ３０ メモリセルテーブル ３１、３２、３３、３４、４１、４２、４３、５１、６
１ メモリセル ３１ａ、３１ｂ、４１ａ、４１ｂ、４２ａ、４２ｂ、４
３ａ、４３ｂ、４４ ＥＥＰＲＯＭ ３５、４５、５６、５７ 共通ソース線 ３６、４６、 接地トランジスタ ３７、４７、５８、５９ 一方向性素子 ３８、４８ 検索線 ３９、４９ プリチャージトランジスタ ４０ センスアンプ ５０、６２ コントロールゲート ５２ セレクトトランジスタ ５３ メモリゲート ５４、６６、６７、６９ トランジスタ ５５ トライステートバッファ ６３ エンハンスメント型トランジスタ ６４、６５ ディプレッション型トランジスタ ６８ ワード線 ７１，８０ｃ ＣＡＭアレイ ７３，８０ｅ センスアンプ ７４，８０ｂ アドレスデコーダ ７２，８０ｄ 一致検出回路（ブロック） ７２´，８０ｄ´ 一致検出回路ならびにデコーダ（ブ
ロック） ７５，８０ａ データアンドマスクレジスタ ７５ａ データレジスタ ７５ｂ マスクレジスタ ８０ ＣＡＭ ８１ 入力データ ８２ 出力データ ９０ａ，９０ｂ 不揮発性メモリ ９１ メモリセル ９３ 制御トランジスタ ９４ 接地トランジスタ ９５ 接続トランジスタ

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平3−232073 (32)優先日 平３(1991)９月11日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平3−239890 (32)優先日 平３(1991)９月19日 (33)優先権主張国 日本（ＪＰ） 前置審査

Claims (51)

(57)【特許請求の範囲】
1. 【請求項１】第１のデータ線から一致検索線への電気的
   接続または非接続を定義する第１の記憶部および第２の
   データ線から前記一致検索線への電気的非接続または接
   続を定義する第２の記憶部を有するメモリセルと、これ
   らメモリセルの第１および第２の記憶部の少なくとも一
   方と前記一致検索線との間または前記第１および第２の
   データ線と前記第１および第２の記憶部との間に介在し
   て設けられる少なくとも１個のセレクトトランジスタ
   と、このセレクトトランジスタを制御する制御ワード線
   と、この制御ワード線の電位非固定手段と、前記制御ワ
   ード線と前記一致検索線との接続手段とを有し、データ一致検索時に、 前記制御ワード線により、前記第
   １および第２の記憶部の接続定義状態に応じて、前記第
   １のデータ線および前記第２のデータ線を各々前記一致
   検索線に電気的に接続あるいは非接続とした後、前記電
   位非固定手段により前記制御ワード線をフローティング
   状態とし、前記接続手段を介して、前記制御ワード線と
   前記一致検索線とを電気的に接続して略同電位とするこ
   とを特徴とする半導体集積回路。
2. 【請求項２】請求項１に記載の半導体集積回路であっ
   て、前記一致検索線は、さらに電位検出手段を有するも
   のであることを特徴とする半導体集積回路。
3. 【請求項３】請求項１に記載の半導体集積回路であっ
   て、前記メモリセルと、前記セレクトトランジスタと、
   前記制御ワード線と、前記電位非固定手段と、前記接続
   手段とを１組の検索メモリワードブロックとし、前記第
   １および第２のデータ線ならびに前記一致検索線を各々
   共通化した複数個の前記検索メモリワードブロックと、
   これら複数個の検索メモリワードブロックのメモリセル
   の第１および第２の記憶部または前記セレクトトランジ
   スタが接続される共通化した前記一致検索線の電位を検
   出する電位検出手段とを有することを特徴とする半導体
   集積回路。
4. 【請求項４】請求項３に記載の半導体集積回路であっ
   て、さらに前記電位検出手段の検出結果を各々の前記検
   索メモリワードブロック毎に記憶する検索結果選択保持
   手段を有することを特徴とする半導体集積回路。
5. 【請求項５】請求項３または４に記載の半導体集積回路
   であって、さらに前記検索メモリワードブロックの各制
   御ワード線を所定の順序に従って駆動する手段を有する
   ことを特徴とする半導体集積回路。
6. 【請求項６】前記電気的接続を定義する記憶部が、前記
   第１または第２のデータ線と前記セレクトトランジスタ
   との結合部である請求項１〜５のいずれかに記載の半導
   体集積回路。
7. 【請求項７】前記記憶部が、不揮発性メモリ素子で構成
   される請求項１〜５のいずれかに記載の半導体集積回
   路。
8. 【請求項８】前記第１および第２の記憶部が、共に不揮
   発性メモリ素子で構成され、それぞれの不揮発性メモリ
   素子と各々のセレクトトランジスタとが接続される請求
   項１〜５のいずれかに記載の半導体集積回路。
9. 【請求項９】前記不揮発性メモリ素子が、ＭＯＮＯＳ型
   不揮発性メモリ素子である請求項７または８に記載の半
   導体集積回路。
10. 【請求項１０】請求項１〜９のいずれかに記載の半導体
    集積回路であって、前記一致検索線は、さらに電位固定
    手段を有することを特徴とする半導体集積回路。
11. 【請求項１１】前記セレクトトランジスタが、一方向性
    素子である請求項１〜１０のいずれかに記載の半導体集
    積回路。
12. 【請求項１２】請求項３〜９のいずれかに記載の半導体
    集積回路であって、さらに複数個の前記検索メモリワー
    ドブロックの前記第１および第２の記憶部または前記セ
    レクトトランジスタを共通接続線に各々接続し、この共
    通接続線と前記一致検索線との間に介在して接続される
    一方向性素子を有することを特徴とする半導体集積回
    路。
13. 【請求項１３】請求項１２に記載の半導体集積回路であ
    って、さらに前記共通接続線の電位固定手段を有するこ
    とを特徴とする半導体集積回路。
14. 【請求項１４】前記一方向性素子は、周辺素子のしきい
    値電圧より高いしきい値電圧を持つ素子より構成される
    請求項１２または１３に記載の半導体集積回路。
15. 【請求項１５】請求項３〜１０のいずれかに記載の半導
    体集積回路であって、さらに複数個の前記検索メモリワ
    ードブロックの前記第１および第２の記憶部または前記
    セレクトトランジスタを共通接続線に各々接続し、この
    共通接続線と前記一致検索線との間に介在して接続され
    る制御素子と、前記制御素子のゲート電極と前記一致検
    索線との接続手段とを有することを特徴とする半導体集
    積回路。
16. 【請求項１６】前記制御素子は、周辺素子のしきい値電
    圧より高いしきい値電圧を持つ請求項１５に記載の半導
    体集積回路。
17. 【請求項１７】第１のデータ線から一致検索線への電気
    的接続または非接続を定義する第１の記憶部および第２
    のデータ線から前記一致検索線への電気的非接続または
    接続を定義する第２の記憶部を有するメモリセルと、こ
    れらメモリセルの第１および第２の記憶部を制御する制
    御ワード線と、前記メモリセルの第１および第２の記憶
    部と前記一致検索線との間または前記第１および第２の
    データ線と前記第１および第２の記憶部との間に介在し
    て設けられる少なくとも１つのセレクトトランジスタ
    と、このセレクトトランジスタを制御する制御線とを有
    し、前記制御ワード線および前記制御線により、前記第
    １および第２の記憶部の接続定義状態に応じて、前記第
    １のデータ線および前記第２のデータ線を各々前記一致
    検索線に接続あるいは非接続とすることを特徴とする半
    導体集積回路。
18. 【請求項１８】請求項１７に記載の半導体集積回路であ
    って、前記一致検索線は、さらに電位検出手段を有する
    ものであることを特徴とする半導体集積回路。
19. 【請求項１９】請求項１７に記載の半導体集積回路であ
    って、前記メモリセルと、前記制御ワード線と、前記セ
    レクトトランジスタと、前記制御線とを１組の検索メモ
    リワードブロックとし、前記第１および第２のデータ線
    ならびに前記一致検索線を各々共通化した複数個の前記
    検索メモリワードブロックと、共通化した前記一致検索
    線の電位を検出する電位検出手段とを有することを特徴
    とする半導体集積回路。
20. 【請求項２０】請求項１９に記載の半導体集積回路であ
    って、さらに前記電位検出手段の検出結果を各々の検索
    メモリワードブロック毎に記憶する検索結果選択保持手
    段を有することを特徴とする半導体集積回路。
21. 【請求項２１】請求項１９または２０に記載の半導体集
    積回路であって、さらに前記検索メモリワードブロック
    の各制御ワード線を所定の順序に従って駆動する手段を
    有することを特徴とする半導体集積回路。
22. 【請求項２２】前記記憶部が、不揮発性メモリ素子で構
    成されることを特徴とする請求項１７〜２１のいずれか
    に記載の半導体集積回路。
23. 【請求項２３】前記第１および第２の記憶部が、共に不
    揮発性メモリ素子であり、これらの接続線に１つの前記
    セレクトトランジスタが接続される請求項１７〜２１の
    いずれかに記載の半導体集積回路。
24. 【請求項２４】前記不揮発性メモリ素子が、ＥＰＲＯ
    Ｍ、ＥＥＰＲＯＭまたはＵＶＥＰＲＯＭのいずれかであ
    る請求項２２または２３に記載の半導体集積回路。
25. 【請求項２５】前記メモリセル内の第１および第２の記
    憶部の一方がディプレッション型トランジスタで、他方
    がエンハンスメント型トランジスタである請求項１７〜
    ２１のいずれかに記載の半導体集積回路。
26. 【請求項２６】前記ディプレッション型トランジスタお
    よび前記エンハンスメント型トランジスタの各々にそれ
    ぞれセレクトトランジスタが直列に接続される請求項２
    ５に記載の半導体集積回路。
27. 【請求項２７】請求項１７〜２６のいずれかに記載の半
    導体集積回路であって、前記一致検索線は、さらに電位
    固定手段を有することを特徴とする半導体集積回路。
28. 【請求項２８】請求項１７〜２７のいずれかに記載の半
    導体集積回路であって、さらに前記制御ワード線の電位
    非固定手段と、前記制御ワード線と前記一致検索線との
    接続手段とを有し、データ一致検索時に、前記電位非固
    定手段により前記制御ワード線をフローティング状態と
    し、前記接続手段を介して、前記制御ワード線と前記一
    致検索線とを電気的に接続して略同電位とすることを特
    徴とする半導体集積回路。
29. 【請求項２９】前記一致検索線を共通化する複数個の前
    記検索メモリワードブロックのメモリセルの第１および
    第２の記憶部は共通接続線に各々接続され、この共通接
    続線と前記一致検索線との間に１つの前記セレクトトラ
    ンジスタが接続される請求項１９〜２６のいずれかに記
    載の半導体集積回路。
30. 【請求項３０】請求項２９に記載の半導体集積回路であ
    って、前記共通接続線は、さらに電位固定手段を有する
    ことを特徴とする半導体集積回路。
31. 【請求項３１】前記セレクトトランジスタが、一方向性
    素子である請求項１７〜２８のいずれかに記載の半導体
    集積回路。
32. 【請求項３２】請求項１７〜２７のいずれかに記載の半
    導体集積回路であって、さらに、前記第１および第２の
    記憶部または前記セレクトトランジスタと前記一致検索
    線との間に一方向性素子を有することを特徴とする半導
    体集積回路。
33. 【請求項３３】前記一方向性素子は、周辺素子のしきい
    値電圧より高いしきい値電圧を持つ素子より構成される
    請求項３１または３２に記載の半導体集積回路。
34. 【請求項３４】請求項１７〜２７のいずれかに記載の半
    導体集積回路であって、さらに前記セレクトトランジス
    タの制御線の電位非固定手段と、前記制御線と前記一致
    検索線との接続手段とを有することを特徴とする半導体
    集積回路。
35. 【請求項３５】請求項３４に記載の半導体集積回路であ
    って、データ一致検索時に、前記電位非固定手段により
    前記制御線をフローティング状態とし、前記接続手段を
    介して、前記制御線と前記一致検索線とを電気的に接続
    して略同電位とすることを特徴とする半導体集積回路。
36. 【請求項３６】前記セレクトトランジスタは、周辺素子
    のしきい値電圧より高いしきい値電圧を持つ請求項３４
    または３５に記載の半導体集積回路。
37. 【請求項３７】シリーズに接続された複数のトランジス
    タよりなる第１のトランジスタチェインと、この第１の
    トランジスタチェインの一端に接続された第１のデータ
    線と、シリーズに接続された複数のトランジスタよりな
    る第２のトランジスタチェインと、この第２のトランジ
    スタチェインの一端に接続された第２のデータ線と、前
    記第１および第２のトランジスタチェインの他端に接続
    された一致検索線と、この一致検索線の電位を検出する
    電位検出手段とを有することを特徴とする半導体集積回
    路。
38. 【請求項３８】請求項３７に記載の半導体集積回路であ
    って、さらに、前記第１のトランジスタチェインの他端
    と前記一致検索線との間に接続されたセレクトトランジ
    スタと、前記第２のトランジスタチェインの他端と前記
    一致検索線との間に接続されたセレクトトランジスタと
    を有することを特徴とする半導体集積回路。
39. 【請求項３９】前記第１および第２のトランジスタチェ
    インは記憶データに応じてエンハンスメント型またはデ
    ィプレッション型トランジスタより構成され、かつこれ
    らのトランジスタチェインを構成するトランジスタの少
    なくとも１つが前記記憶データにかかわりなくエンハン
    スメント型あるいはディプレッション型トランジスタで
    構成されたチェイン制御トランジスタである請求項３７
    または３８に記載の半導体集積回路。
40. 【請求項４０】前記第１および第２のトランジスタチェ
    インの主要部が不揮発性トランジスタにより構成され、
    かつこれらのトランジスタチェインを構成するトランジ
    スタの少なくとも１つがエンハンスメント型あるいはデ
    ィプレッション型トランジスタで構成されたチェイン制
    御トランジスタである請求項３７または３８に記載の半
    導体集積回路。
41. 【請求項４１】前記セレクトトランジスタが、一方向性
    素子である請求項３８〜４０のいずれかに記載の半導体
    集積回路。
42. 【請求項４２】請求項４１に記載の半導体集積回路であ
    って、前記第１および第２のトランジスタチェインの他
    端電位をそれぞれ固定する固定手段を有することを特徴
    とする半導体集積回路。
43. 【請求項４３】前記一方向性素子を構成する素子のしき
    い値電圧が、周辺回路のそれよりも大きい請求項４１ま
    たは４２に記載の半導体集積回路。
44. 【請求項４４】請求項３８〜４０のいずれかに記載の半
    導体集積回路であって、前記第１および第２のトランジ
    スタチェインの他端にそれぞれ接続された２個のセレク
    トトランジスタのゲート電極を接続する１本の制御線と
    前記一致検索線との接続手段を備えたことを特徴とする
    半導体集積回路。
45. 【請求項４５】前記第１および第２のトランジスタチェ
    インの他端にそれぞれ接続されたセレクトトランジスタ
    のしきい値電圧が周辺回路のそれよりも高い所定の値を
    もつ請求項４４に記載の半導体集積回路。
46. 【請求項４６】請求項３７に記載の半導体集積回路であ
    って、さらに前記第１および第２のトランジスタチェイ
    ンを構成するトランジスタに少なくとも１つずつ含まれ
    るチェイン制御トランジスタのゲート電極を接続する制
    御線に接続された電位非固定手段と、前記制御線と前記
    一致検索線との接続手段とを有し、データ一致検索時
    に、前記電位非固定手段により前記制御線をフローティ
    ング状態とし、前記接続手段を介して、前記制御線と前
    記一致検索線とを電気的に接続して略同電位とすること
    を特徴とする半導体集積回路。
47. 【請求項４７】前記第１および第２のトランジスタチェ
    インは記憶データに応じてエンハンスメント型またはデ
    ィプレッション型トランジスタより構成される請求項４
    ６に記載の半導体集積回路。
48. 【請求項４８】前記第１および第２のトランジスタチェ
    インの主要部が不揮発性トランジスタにより構成される
    請求項４６に記載の半導体集積回路。
49. 【請求項４９】請求項３７〜４８のいずれかに記載の半
    導体集積回路であって、さらに、前記第１および第２の
    トランジスタチェインを構成する前記一端側のトランジ
    スタの最外端のトランジスタから他端に向かって各々の
    ゲートを各々駆動する複数のワード線を有し、この複数
    のワード線が前記第１および第２のトランジスタチェイ
    ンで共通化され、この共通化された複数の前記ワード線
    のうち前記チェイン制御トランジスタを制御するワード
    線以外の制御ワード線に対応し、かつ前記電位検出手段
    よりの検索結果を選択保持する検索結果選択保持手段を
    有することを特徴とする半導体集積回路。
50. 【請求項５０】請求項４９に記載の半導体集積回路であ
    って、さらに前記複数の制御ワード線を所定の順序に従
    って駆動する手段を有することを特徴とする半導体集積
    回路。
51. 【請求項５１】請求項４４〜５０のいずれかに記載の半
    導体集積回路であって、さらに前記一致検索線の電位を
    固定する固定手段を有することを特徴とする半導体集積
    回路。