JP3585256B2 - 半導体集積化メモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体集積化メモリに関する。より詳しくは、内容番地付け読み出し（コンテンツ・アドレッサブル・リーディング）機能を持つメモリ（以下「ＣＡＭ」という。）に関する。
【０００２】
【従来の技術】
一般に普及しているＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リード・オンリ・メモリ）のような半導体集積化メモリは、データを記憶することを主目的として作られている。ＲＡＭもＲＯＭも、取り扱うデータの最小単位はビットと呼ばれ、１ビットは２値論理値を１個記憶する。また、ワードと呼ばれるひとかたまりのデータ毎にアドレスと呼ばれる識別番号を付けて、ワード単位でデータを取り扱う。ＲＡＭは、アドレスを指定することによって任意のワードのデータを書き換えたり、読み出したりすることができる。一方、ＲＯＭは、アドレスを指定することによって任意のワードのデータを読み出すことはできるが、データの書き換えは一般的にはできないか、あるいは読み出しに比べて非常に時間がかかる。いずれにせよ、データを記憶しておき、必要なときにアドレスを指定して必要なデータをワード毎に読み出すようになっている。
【０００３】
ところで、データベースシステムなどの情報処理機器などでは、大量の記憶データの中から入力データの一部あるいは全部と一致するデータを検索することが多い。しかしながら、記憶データがＲＡＭやＲＯＭに記憶されていたのでは、このような一致検索を行う場合にも、記憶データの各ワードを一つずつ順番に読み出して、逐次、入力データとの比較を行わなければならない。ＲＡＭやＲＯＭははアドレスを指定することによってのみ、記憶データを読み出せるからである。このため、記憶データのワード数が多くなればなる程、検索に時間がかかることになる。
【０００４】
ＣＡＭは、このような一致検索を高速に行うことを主目的とするメモリであり、外部からデータを入力することによって記憶データとの一致検索を行い、一致するデータを読み出すという内容番地付け読み出し機能を基本としている。データの取り扱いは、ＣＡＭもＲＡＭやＲＯＭと同様にワード単位に行い、上記の外部から入力されるデータもワード毎に入力される。なお、外部から入力されたワードのことを検索ワードと呼び、記憶されているワードのことをストアワードと呼ぶ。
【０００５】
ＣＡＭの内容番地付け読み出しは、検索ワードと複数のストアワードとを同時並列的に比較し、一致するワードを読み出すという並列処理機能を有しているので、一致検索を高速に実行できる。
【０００６】
ＣＡＭの並列処理機能に着目して、検索ワードの全てのビットについて同時に一致検索処理を実行すという場合をビット並列、全てのストアワードについて同時に一致検索処理を実行する場合をワード並列、また検索ワードの各ビットについて逐次的に一致検索処理を実行する場合をビット直列、各ストアワードについて逐次的に一致検索処理を実行する場合をワード直列と表現する。
【０００７】
最も並列性が高く、検索速度が速いワード並列・ビット並列ＣＡＭを特に完全並列ＣＡＭと呼ぶ。
【０００８】
また、ＣＡＭの内容番地付け読み出しには、検索ワードとストアワードの一部のビット同士だけの一致検索を行う機能があり、マスク付一致検索と呼ばれる。一致検索の基本的な操作は１ビットの比較処理であるが、マスク付一致検索では、マスクされたビットは一致検索の比較処理で無視され、マスクされていないビットだけが比較処理の対象となる。どのビットにもマスクを行わなければ、検索ワードとストアワードの全てのビット同士の一致検索を行うことになる。
【０００９】
ＣＡＭに関する基本的な技術については、テェー・コホーネン（Ｔ．Ｋｏｈｏｎｅｎ）著「コンテンツ・アドレッサブル・メモリーズ」（シュプリンガー・フェルラーク（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）発行）に詳しく述べられている。ここでは、半導体技術を利用したＣＡＭの代表的な３つの従来例を挙げる。これらは、大容量で一致検索能力の高い完全並列ＣＡＭを実現しようとする試みである。
【００１０】
まず、第１の従来例として、ＣＭＯＳ（相補型金属−酸化膜−半導体）構成のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを変形したＣＡＭセル（以下「ＳＲＡＭベースＣＡＭセル」という。）を持つ完全並列ＣＡＭについて説明する。
【００１１】
図４は一般的な構成を有するｎビット×ｍワード（ｎ，ｍは共に自然数）の完全並列ＣＡＭのブロック構成を示している。この完全並列ＣＡＭは、ＣＡＭアレイ２１０と、アドレスデコーダ２１１と、探索データレジスタ２１２と、マスクレジスタ２１３と、応答レジスタ２１４と、多重応答分解器２１５と、符号器２１６を備えている。
【００１２】
上記ＣＡＭアレイ２１０は、図５に示すように、行列状に配された複数のＳＲＡＭベースＣＡＭセル２００を有している。なお、第ｊ行，第ｉ列（ｊ＝０，１，…，（ｍ−１）；ｉ＝０，１，…，（ｎ−１））のセルには記号Ｃｊｉを付している。１個のＣＡＭセル２００が１個の２値論理値を記憶し、１本のワード線に接続されたｎ個のＣＡＭセル２００が１個のワードを記憶する。したがって、アレイ全体では第０ワードから第（ｍ−１）ワードまでのｍ個のワードを記憶できる。
【００１３】
各ＣＡＭセル２００は、図６に示すように、一般的なＣＭＯＳ型のＳＲＡＭセル２０１と、３個のｎＭＯＳトランジスタＴ７、Ｔ８、Ｔ９とを有している。ＳＲＡＭセル２０１は、ｐＭＯＳトランジスタおよびこれに直列接続されたｎＭＯＳトランジスタを２対有するフリップフロップ２０２と、このフリップフロップ２０２の記憶ノード２０３，２０４とビット線ＢＬ（１），ＢＬ（０）との間にそれぞれ設けられ、ワード線２０５によってオンオフ制御されるｎＭＯＳトランジスタＴ５，Ｔ６とからなっている。
【００１４】
給電線２０６には電位ＶＤＤ（Ｖ）、接地線２０７には電位ＶＧＮＤ（Ｖ）が、それぞれ外部電源から与えられているとする。ＶＤＤはＶＧＮＤに比べて高電位であり、（ＶＤＤ−ＶＧＮＤ）は、ｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）およびｐＭＯＳトランジスタのしきい値電圧ＶＴＰ（Ｖ）の絶対値｜ＶＴＰ｜のいずれよりも大きな値とする。即ち
ＶＤＤ−ＶＧＮＤ＞ＶＴＮ
ＶＤＤ−ＶＧＮＤ＞｜ＶＴＰ｜
が成り立つものとする。
【００１５】
ＣＡＭセル２００のフリップフロップ２０２はよく知られた双安定回路であり、給電線２０６と接地線２０７にそれぞれ上記電位が与えられている限り、記憶ノード２０３と記憶ノード２０４の電位をそれぞれ保持する。高電位をＨ、低電位をＬと表すと、記憶ノード２０３の電位がＨならば記憶ノード２０４の電位はＬになり、記憶ノード２０３の電位がＬならば記憶ノード２０４の電位はＨになる。ここで電位Ｈの状態を論理値１、電位Ｌの状態を論理値０と定義すると、記憶ノード２０３と記憶ノード２０４は常に、互いに論理反転の関係にある１個の２値論理値を記憶していることになる。
【００１６】
従って、記憶ノード２０３の論理値を論理変数ｓで表すとすると記憶ノード２０４の論理値はｓ＿と書くことができる。ただし、ｓ＿はｓの論理反転を表す。
【００１７】
ＣＡＭセル２００が記憶している論理値は、記憶ノード２０３と記憶ノード２０４のいずれか一方の論理値と定義すればよいので、ここでは記憶ノード２０３の論理値ｓをＣＡＭセル２００が記憶している論理値とする。
【００１８】
ＳＲＡＭベースＣＡＭが実行できる基本的な動作は、次に述べるように、▲１▼書き換え、▲２▼アドレス指定読み出し、および▲３▼内容番地付け読み出しの３つの動作である。なお、ＣＡＭセル２００のトランジスタＴ７、Ｔ８、Ｔ９の状態がＳＲＡＭセル２０１の状態に影響を及ぼすことはないので、書き換え及びアドレス指定読み出しは一般的なＳＲＡＭと全く同様に行われる。
【００１９】
▲１▼ＣＡＭセル２００のデータ書き換えは、外部からビット線（ＢＬ（１）とＢＬ（０））を通じてＣＡＭセル２００へデータを書き込むことによって達成される。まず、ワード線２０５の電位をｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）より高い高電位Ｈにする。一般的には給電線２０６と同じ電位ＶＤＤ（Ｖ）にする。すると、ｎＭＯＳトランジスタＴ５とＴ６とは共に導通状態となり、ビット線ＢＬ（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ電気的に接続される。
【００２０】
このとき、ＣＡＭセル２００の外部からビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位Ｌが与えられていれば、記憶ノード２０３は電位Ｈに、記憶ノード２０４は電位Ｌになる。逆に、ＣＡＭセル外部からビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電位Ｈが与えられていれば記憶ノード２０３は電位Ｌに、記憶ノード２０４は電位Ｈになる。
【００２１】
すなわち、ビット線ＢＬ（１）に論理値ａ、ビット線ＢＬ（０）に論理ａ を与えた場合にＣＡＭセル２００に論理値ａが書き込まれる。
【００２２】
書き込みが完了すると、ワード線２０５の電位をｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）より低い電位Ｌにする。一般的には接地線２０７と同じ電位ＶＧＮＤ（Ｖ）にする。すると、ｎＭＯＳトランジスタＴ５とＴ６は共に遮断状態となり、ビット線ＢＬ（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ電気的に切断される。
【００２３】
既に述べたように、ｎＭＯＳトランジスタＴ５とＴ６が遮断状態となっても、記憶ノード２０３と記憶ノード２０４はそれぞれ直前の電位を保持する。この結果、ＣＡＭセル２００は、直前にビット線対（ＢＬ（１）とＢＬ（０））を通して書き込まれた論理値を記憶した状態になる。
【００２４】
書き込み動作前にＣＡＭセル２００が記憶していたデータとは無関係に、ビット線対（ＢＬ（１）とＢＬ（０））から書き込まれた論理値を新たに記憶することになるので、ＣＡＭセル２００のデータは書き換えられたことになる。すなわち、ＣＡＭセル２００では、データの書き込みを実行した時点で記憶データは書き換えられる。
【００２５】
書き込み動作中は、マッチ線２０８（および３個のｎＭＯＳトチＴ７、Ｔ８、Ｔ９）の動作には意味がない。そこで、無用な電力消費を生じさせないためにも、通常はマッチ線２０８の電位は接地線２０７と同じ電位ＶＧＮＤ（Ｖ）に固定されている。
【００２６】
今、図５中に示したｍ個のワードの中のｊ番目のワードにデータを書き込むとすると、ワード線ＷＬｊが電位Ｈに引き上げられ、他のワード線は全て電位Ｌに保たれている。従って、ワード線ＷＬｊに接続されているｎ個のＣＡＭセルＣｊ０，Ｃｊ１，…，Ｃｊ（ｎ−１）が書き込み可能状態となり、これ以外の全てのＣＡＭセル２００は書き込みができない状態になっている。このとき、ビット線対ＢＬ０，ＢＬ１，…，ＢＬｎ−１の全てに書き込むべきデータを与えると、ワード線ＷＬｊに接続された全てのＣＡＭセル２００にデータが書き込まれる。
【００２７】
▲２▼ＣＡＭセル２００におけるアドレス指定読み出しは、記憶データを読み出すために、書き込み動作と同様にワード線２０５の電位をＨにする。すると、ｎＭＯＳトランジスタＴ５とＴ６は共に導通状態となり、ビット線ＢＬ（１）と記憶ノード２０３、およびビット線ＢＬ（０）と記憶ノード２０４が、それぞれ電気的に接続される。
【００２８】
図７に示すように、各ビット線対ＢＬｉ（１），ＢＬｉ（０）（ｉ＝０，１，…，（ｎ−１））には、ＣＡＭアレイの外部において、例えば比較器２２０と、トライステートバッファゲートＧ１，Ｇ２およびＧ３とからなる回路が接続されている。書き込み動作時には、書き込み信号ＷＥがＨレベルになって、トライステートバッファゲートＧ２およびＧ３を通してビット線対ＢＬｉ（１），ＢＬｉ（０）に外部からの入力電位が与えられる。一方、読み出し動作時には、書き込み信号ＷＥはＬレベルにされ、トライステートバッファゲートＧ２およびＧ３は高インピーダンス状態になるので、各ビット線対ＢＬｉ（１），ＢＬｉ（０）の電位は、選択されたＣＡＭセル２００の記憶ノードの電位によって決定される。
【００２９】
比較器２２０は各ビット線対ＢＬｉ（１），ＢＬｉ（０）の電位を比較し、どちらの電位が高いかによってＨまたはＬを出力する。このとき読み出し信号ＲＥをＨレベルにしておくと、トライステートバッファゲートＧ１を通じて記憶データがＣＡＭセルアレイの外部へ読み出される。
【００３０】
▲３▼内容番地付け読み第し動作の時には、図６に示したワード線２０５は低電位Ｌ、一般的にはＶＧＮＤ（Ｖ）に保たれ、マッチ線２０８は一旦、高電位Ｈ、一般的には給電線２０６と同じ電位ＶＤＤ（Ｖ）まで充電される。
【００３１】
（ｉ）ここでまず、ＣＡＭセル２００が記憶している論理値が１であるものとする。すなわち、記憶ノード２０３の電位はＨ、記憶ノード２０４の電位はＬである。
【００３２】
ｎＭＯＳトランジスタＴ５とＴ６はいずれも遮断状態なので、ｎＭＯＳトランジスタＴ７，Ｔ８のゲート電極にはそれぞれ記憶ノード２０４と記憶ノード２０３の電位が印加され、これに応じてｎＭＯＳトランジスタＴ７は遮断状態、ｎＭＯＳトランジスタＴ８は導通状態になる。この結果、ｎＭＯＳトランジスタＴ９のゲート電極には、導通状態のｎＭＯＳトランジスタＴ８を通じてビット線ＢＬ（０）の電位が与えられる。
【００３３】
ここで、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が１ならばｎＭＯＳトランジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従って、マッチ線２０８と接地線２０７は電気的に遮断され、マッチ線２０８の電位はＨに保持される。一方、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が０ならばｎＭＯＳトランジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳトランジスタＴ９は導通状態となる。従って、マッチ線２０８と接地線２０７は電気的に接続され、マッチ線２０８の電位はＬに下げられる。
【００３４】
（ｉｉ）次に、ＣＡＭセル２００が記憶している論理値が０であるものとする。すなわち、記憶ノード２０３の電位はＬ、記憶ノード２０４の電位はＨである。
【００３５】
この場合、上記（ｉ）の場合とは逆に、ｎＭＯＳトランジスタＴ７は導通状態、ｎＭＯＳトランジスタＴ８は遮断状態となる。この結果、ｎＭＯＳトランジスタＴ９のゲート電極には、導通状態のｎＭＯＳトランジスタＴ７を通じてビット線ＢＬ（１）の電位が与えられる。
【００３６】
ここで、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が１ならばｎＭＯＳトランジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳトランジスタＴ９は導通状態となる。従って、マッチ線２０８と接地線２０７は電気的に接続され、マッチ線２０８の電位はＨに保持される。一方、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が０ならばｎＭＯＳトランジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従って、マッチ線２０８と接地線２０７は電気的に遮断され、マッチ線２０８の電位はＨに保持される。
【００３７】
上記（ｉ），（ｉｉ）の結果をまとめると、ＣＡＭセル２００が記憶している論理値と入力データの論理値が一致している場合には、マッチ線２０８の電位はＨに保持され、ＣＡＭセル２００が記憶している論理値と入力データの論理値が不一致の場合にはマッチ線２０８の電位はＬに引き下げられる。
【００３８】
従って、マッチ線２０８の電位を観測することによって、ＣＡＭセル２００が記憶している論理値と入力データの論理値が一致しているか否かを判定することができる。
【００３９】
また、内容番地付け読み出し動作の時には、ＣＡＭセル２００は１ビットのマスク付き比較処理を実行することができる。
【００４０】
まず、ビット線対ＢＬ（１），ＢＬ（０）への入力段階において、前処理が施される。即ち、入力データの論理値が１であっても０であっても、マスクワードの対応するビットの論理値が１の場合、ビット線ＢＬ（１），ビット線ＢＬ（０）には共にＬが与えられる。
【００４１】
先に述べたように、ｎＭＯＳトランジスタＴ９のゲート電極は、ＣＡＭセル２００が記憶している論理値が１の場合（上記（ｉ））にはビット線ＢＬ（０）、ＣＡＭセル２００が記憶している論理値が０の場合（上記（ｉｉ））にはビット線ＢＬ（１）と電気的に接続される。
【００４２】
このことから、ビット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭセル２００が記憶している論理値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与えられる。この結果、このＣＡＭセル２００は、マッチ線２０８の電位を保持することになり、比較処理を実行しない。
【００４３】
図５に示したＣＡＭセルアレイにおいて、同じワードに属するＣＡＭセル２００はマッチ線２０８を共有している。例えば、ｊ番目のワードに属する全てのＣＡＭセル２００は１本のマッチ線ＭＬｊを共有している。従って、上記ＣＡＭセル２００における１ビットの比較処理動作によって、ｊ番目のワードに属するＣＡＭセル２００のうち少なくとも１つのＣＡＭセル２００において不一致が生じると、マッチ線ＭＬｊの電位がＬに引き下げられる。
【００４４】
また、全てのワードのｉ番目のＣＡＭセル２００はビット線ＢＬｉを共有している。従って、ビット線対ＢＬ０，ＢＬ１，…，ＢＬｎ−１の全てに入力データを与えたとき、全てのワードのマッチ線ＭＬ０，ＭＬ１，…，ＭＬｍ−１において、入力ワードとストアワードとのマスク付き比較処理の結果が同時並列的に得られる。
【００４５】
次に、第２の従来例としてＰＬＡ（プログラマブル・ロジック・アレイ）のＡＮＤ平面を用いた完全並列ＣＡＭ（以下「ＰＬＡベースＣＡＭ」という。）について説明する。
【００４６】
ＰＬＡは一般に、任意の論理関数を実現できるＬＳＩ（大規模集積回路）としてＡＮＤ平面およびＯＲ平面と呼ばれる２つのスイッチマトリクスから構成されている。ＡＮＤ平面は完全並列ＣＡＭとして利用することができる。なお、ＰＬＡについては、例えば、シー・ミード（Ｃ．Ｍｅａｄ），エル・コンウェイ（Ｌ．Ｃｏｎｗａｙ）共著「イントロダクション・ツー・ＶＬＳＩシステムズ」（アディソン・ウエスレイ（Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ）発行、ｐ．７９−ｐ．８８、ｐ．１０２−ｐ．１０８）等に詳しく解説されている。
【００４７】
図８に示すように、ＰＬＡベースＣＡＭセルアレイは、ＰＬＡのＡＮＤ平面と同様に構成され、行列状に配された複数のＣＡＭセル３００を有している。ＣＡＭセル３００は、図９に示すように、ビット線対３０２と、接地線３０３と、マッチ線３０４と、ｎＭＯＳトランジスタ３０１を含んでいる。ｎＭＯＳトランジスタ３０１のソース電極は接地線３０３に接続され、ドレイン電極はマッチ線３０４に接続されている。ｎＭＯＳトランジスタ３０１のゲート電極はビット線対３０２のいずれか一方、すなわちビット線ＢＬ（１）またはビット線ＢＬ（０）に接続されている。
【００４８】
ｎＭＯＳトランジスタ３０１は、ゲート電極に、そのしきい値電圧ＶＴＮ（Ｖ）以上の電位Ｈが加えられると、マッチ線３０４と接地線３０３とを電気的に接続する。一般的にはＨは電源電位ＶＤＤ（Ｖ）である。逆に、ゲート電極にＶＴＮ（Ｖ）以下の電位Ｌが加えられると、マッチ線３０４と接地線３０３とを電気的に遮断する。一般的にはＬは接地電位ＶＧＮＤ（Ｖ）である。
【００４９】
ＣＡＭセル３００は、ｎＭＯＳトランジスタ３０１のゲート電極が接続されているビット線がビット線対３０２のうちいずれであるかによって１ビットのデータを記憶している。
【００５０】
このＰＬＡベースＣＡＭが実行できる基本的な動作は、次に述べるように、内容番地付け読み出しである。なお、ＬＳＩの製造時に作られたトランジスタの接続情報を記憶データとして利用しているため、電気信号によるデータの書き換えは行えない。また、アドレス指定読み出しも実行できない。
【００５１】
ＰＬＡベースＣＡＭにおける内容番地付け読み出しは、まず、マッチ線３０４を高電位Ｈに充電する。一般的には電源電位ＶＤＤ（Ｖ）まで充電する。次にビット線対３０２に入力データを与える。
【００５２】
今、ＳＲＡＭベースＣＡＭセルの時と同様に、ビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位Ｌを与えた場合の入力データの論理値を１、逆にビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電位Ｈを与えた場合の入力データの論理値を０と定義する。
【００５３】
また、各ＣＡＭセル３００においてｎＭＯＳトランジスタ３０１のゲート電極がビット線ＢＬ（１）に接続されているとき、そのＣＡＭセル３００が記憶しているデータの論理値を０と定義する。逆に、トランジスタ３０１のゲート電極がビット線ＢＬ（０）に接続されているとき、そのＣＡＭセル３００が記憶しているデータの論理値を１と定義する。
【００５４】
（ｉ）ＣＡＭセル３００が記憶している論理値が１の場合、ｎＭＯＳトランジスタ３０１のゲート電極はビット線ＢＬ（０）に接続されている。したがって、入力データの論理値が１ならば、ｎＭＯＳトランジスタ３０１は遮断状態になるので、マッチ線３０４と接地線３０３とが電気的に遮断され、マッチ線３０４の電位はＨに保持される。一方、入力データの論理値が０ならば、ｎＭＯＳトランジスタ３０１は導通状態になるので、マッチ線３０４と接地線３０３とが電気的に接続され、マッチ線３０４の電位はＬに引き下げられる。
【００５５】
（ｉｉ）また、ＣＡＭセル３００が記憶している論理値が０の場合、ｎＭＯＳトランジスタ３０１のゲート電極はビット線ＢＬ（１）に接続されている。したがって、入力データの論理値が１ならば、ｎＭＯＳトランジスタ３０１は導通状態になるので、マッチ線３０４の電位はＬに引き下げられる。一方、入力データの論理値が０ならば、ｎＭＯＳトランジスタ３０１は遮断状態になるので、マッチ線３０４の電位はＨに保持される。
【００５６】
上記（ｉ），（ｉｉ）の結果、ＳＲＡＭベースＣＡＭセルの場合と同様に、ＣＡＭセル３００が記憶している論理値と入力データの論理値が一致している場合にはマッチ線３０４の電位はＨに保持され、ＣＡＭセル３００が記憶している論理値と入力データの論理値が不一致の場合にはマッチ線３０４の電位はＬに引き下げられる。
【００５７】
従って、マッチ線３０４の電位を観測することによってＣＡＭセル３００が記憶している論理値と入力データの論理値が一致しているか否かを判定することができる。
【００５８】
また、マスク付き比較処理の動作では、ビット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭセル２００が記憶している論理値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与えられる。この結果、このＣＡＭセル２００は、マッチ線２０８の電位を保持することになり、比較処理を実行しない。
【００５９】
しかも、図８に示したように、同じワードに属するＣＡＭセル３００はマッチ線３０４を共有し、全てのワードのｉ番目のＣＡＭセル２００はビット線ＢＬｉを共有している。
【００６０】
したがって、このＰＬＡベースＣＡＭは、ＳＲＡＭベースＣＡＭの場合と全く同様に、マスク付き比較処理を実行することができる。
【００６１】
また、第３の従来例として、特開平５−７４１７６号公報に開示されたＥＥＰＲＯＭ（エレクトリカル・イレイザブル・プログラマブル・リード・オンリ・メモリ）を用いた完全並列ＣＡＭ（以下「ＥＥＰＲＯＭベースＣＡＭ」という。）について説明する。
【００６２】
ＥＥＰＲＯＭは電気的に記憶データの書き換えが可能な半導体集積化メモリとして広く使われている。記憶容量は大きいが読み出し速度に比べて書き換え速度は非常に遅いので、データの書き換えが頻繁には必要でないような場合によく使われる。ＥＥＰＲＯＭについては、例えば、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」（培風館発行）、ｐ．１６７−ｐ．１７３に解説されている。
【００６３】
図１１に示すように、ＥＥＰＲＯＭベースＣＡＭセルアレイは、行列状に配された複数のＣＡＭセル４００，４０１，…を備えている。
【００６４】
例えばＣＡＭセル４００は、ＭＯＮＯＳ（メタル−オキサイド−ナイトライド−オキサイド−セミコンダクタ）構造を持つ一対の不揮発性メモリセル４００ａ，４００ｂを有している。１ビットの不揮発性メモリセル４００ａ，４００ｂは各々、データを記憶する記憶トランジスタ４１３と、選択トランジスタ４１４を含んでいる。記憶トランジスタ４１３を構成する窒化珪素膜中に電子をトラップするか否かによって、記憶トラップ４１３はエンハンスメント型かデプレッション型のトランジスタ特性を示す。選択トランジスタ４１４は通常のエンハンスメント型のｎＭＯＳトランジスタである。図中、記憶トランジスタ４１３のゲート電極配線は省略されている。
【００６５】
ＥＥＰＲＯＭベースＣＡＭが実行できる基本的な動作は、次に述べるように、▲１▼書き換え、▲２▼アドレス指定読み出し、および▲３▼内容番地付け読み出しの３つの動作である。なお、書き換え動作とアドレス指定読み出し動作は通常のＥＥＰＲＯＭと同様に行われる。
【００６６】
▲１▼ＣＡＭセルのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。まず、消去動作時には、記憶トランジスタ４１３のゲート電極に負のプログラム電位ＶＰ（Ｖ）を与える一方、基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と基板との間に大きな負の電圧が印加される結果、同じワードに属する記憶トランジスタ４１３は全てデプレッション型トランジスタになる。これを消去状態と呼び、同じワードに属する全ての記憶トランジスタ４１３は論理値０になっている。
【００６７】
書き込み時には、記憶トランジスタ４１３のゲート電極に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える一方、論理値１を書き込みたいビットのデータ線（例えばデータ線４２１）と基板とに負のプログラム電位ＶＰ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と、基板および選択されたデータ線４２１との間には大きな正の電圧が印加される。この結果、記憶トランジスタのゲート電極に対してデータ線４１３から電子が供給され、記憶トランジスタ４１３はエンハンスメント型トランジスタになる。図１１中、−を付した記憶トランジスタ４１３はエンハンスメント型であることを示し、＋を付した記憶トランジスタ４１３はデプレッション型であることを示している。
【００６８】
▲２▼アドレス指定読み出し時には、全ての記憶トランジスタ４１３のゲート電極に接地電位ＶＧＮＤ（Ｖ）を与え、選択されたワード線４３０には電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と、マッチ線４１３には共に接地電位ＶＧＮＤ（Ｖ）を与える。データ線４２１，データ線４２２に接続された図示しないアンプによって、メモリセル４００ａあるいは４００ｂが導通状態、遮断状態のうちいずれの状態にあるかが検出される。これにより、記憶トランジスタの内容が読み出される。
【００６９】
▲３▼内容番地付け読み出しは、メモリセル４００ａとメモリセル４００ｂの２ビット１組を１つのＣＡＭセルとして取り扱うことによって可能になる。ＣＡＭセル４００の２つのメモリセル４００ａと４００ｂには互いに相反するデータが書き込まれている。図１１の例ではＣＡＭセル４００の記憶データは論理値０で、ＣＡＭセル４０１の記憶データは論理値１である。内容番地付け読み出しを行うにはまず、マッチ線４３１を高電位Ｈ、通常は２．０（Ｖ）程度まで充電する。
【００７０】
入力データの論理値が０の場合、データ線４２１には低電位Ｌ、一般的には接地電位ＶＧＮＤ（Ｖ）が入力される一方、データ線４２２には高電位Ｈ、一般的には２．０（Ｖ）程度の電位が入力される。メモリセル４００ｂの記憶トランジスタ４１３，メモリセル４０１ａの記憶トランジスタ４１３はいずれもデプレッション型トランジスタであるから、それらのソースドレイン間は導通状態にある。ワード線４３０の電位を適切に選ぶことによって、それぞれメモリセル４００ｂの選択トランジスタ４１４が遮断状態、メモリセル４０１ａの選択トランジスタ４１４が導通状態になるようにする（この点についての問題は後述する）。すると、記憶データと入力データとが一致しているＣＡＭセル４００においては、マッチ線４３１とデータ線４２１とが電気的に遮断され、マッチ線４３１の電位はＨに保たれる。一方、記憶データと入力データが不一致のＣＡＭセル４０１においては、マッチ線４３１とデータ線４２１とが電気的に導通し、マッチ線４３１の電位はＬに引き下げられる。
【００７１】
結果として、マッチ線４３１の電位を観測しておくことによって、記憶データの論理値と入力データの論理値とが一致しているか否かを判定することができる。
【００７２】
【発明が解決しようとする課題】
具体的な問題点を指摘する前に、まず、ＣＡＭにおいて実現しようとしているマスク付き一致処理の論理演算処理について説明する。
【００７３】
ＣＡＭにおけるデータ検索の基本的な操作は１ビットの比較処理である。変数ｘ，ｙは共に２値変数のブール代数値（以下「論理値」という。）を表すとする。ｘとｙが論理的に一致している場合を１（真）、そうでない場合を０（偽）とするブール関数（以下「論理関数」という。）は論理一致と呼ばれ、次の論理式（１）で表される。
【００７４】
（ｘ≡ｙ）＝（ｘ∧ｙ）∨（ｘ＿∧ｙ＿） …（１）
ただし、≡は論理一致
∧は論理積
∨は論理和
ｘ＿，ｙ＿はそれぞれｘ，ｙの論理反転
を表している。なお、論理一致はＥＸ−ＮＯＲ（排他的ＮＯＲ）、論理積はＡＮＤ、論理和はＯＲ、論理反転はＮＯＴとも呼ばれる。以下、同じ表記法を用いる。
【００７５】
また、ｘとｙの論理値が不一致である時を１とする論理関数は排他的論理和と呼ばれ、次の論理式で表される。
【００７６】
（ｘ○ｙ）＝（ｘ∧ｙ＿）∨（ｘ＿∧ｙ） …（２）
ただし、○は排他的論理和を表している。以下、同じ表記法を用いる。
【００７７】
排他的論理和はＥＸ−ＯＲ（排他的ＯＲ）とも呼ばれ、論理一致の否定論理になっているので、一致検索の場合には式（１）の代わりに式（２）を用いることもできる。
【００７８】
さて今、メモリにはｍ個のワードが記憶されており、それぞれのワードはｎビットのメモリセルで構成されているものとする。１ビットのメモリセルは一つの論理値を記憶できる。
【００７９】
ｊ番目のストアワードをＳｊとすると、Ｓｊはｎ個の論理値からなるｎ項組であるから、
Ｓｊ＝（ｓｊｏ，ｓｊ１，…，ｓｊ（ｎ−１）） …（３）
と表すことができる。Ｓｊの各要素ｓｊｏ，ｓｊ１，…，ｓｊ（ｎ−１）はそれぞれストアワードＳｊを構成する論理値を示している。
【００８０】
また、外部から与えられる検索ワードをＡ、マスクワードをＣとすると
Ａ＝（ａ０，ａ１，…，ａｎ−１） …（４）
Ｃ＝（ｃ０，ｃ１，…，ｃｎ−１） …（５）
と表すことができる。Ａの各要素ａ０，ａ１，…，ａｎ−１はそれぞれ検索ワードＡを構成する論理値、Ｃの各要素ｃ０，ｃ１，…，ｃｎ−１はそれぞれマスクワードＣを構成する論理値を示している。マスクワードのｉ番目の要素ｃｉが論理値１であることはｉ番目のビットをマスクすることを意味し、ｃｉが論理値０であることはｉ番目のビットをマスクしないことを意味する。
【００８１】
ｊ番目のストアワードＳｊのｉ番目の要素ｓｊｉが探索ワードＡのｉ番目の要素ａｉと一致するときを１（真）とし、マスクワードＣのｉ番目の要素ｃｉが論理値１のときにはｓｊｉの論理値やａｉの論理値に関係なく１（真）とする論理関数ｍｊｉを１ビットのマスク付比較処理と言う。ｍｊｉは次の論理式で表される。
【００８２】
ｍｊｉ＝（ａｉ≡ｓｊｉ）∨ｃｉ …（６）
マスクワードＣによってマスクされた要素以外の全ての要素において、ｊ番目のストアワードＳｊと探索ワードＡとが一致するときを１（真）とする論理関数ｍｊは、各要素に対するマスク付比較処理ｍｊｉの論理積となり、
【数１】
と表される。
【００８３】
ＣＡＭに与えるべきマスク付き比較処理機能は上記式（７）の論理演算を実行できればよく、個々のＣＡＭセルにおいては上記式（６）の論理演算を実行できればよい。
【００８４】
式（１）により論理一致（ａｉ≡ｓｊｉ）＝（ａｉ∧ｓｊｉ）∨（ａｉ＿∧ｓｊｉ＿）であるから、式（６）は
ｍｊｉ＝（（ａｉ∧ｃｉ＿）∧ｓｊｉ＿）∨（（ａｉ＿∧ｃｉ＿）∧ｓｊｉ） …（８）
と変形できる。
【００８５】
ここで、ｂｉ（１）＝ａｉ∧ｃｉ＿、ｂｉ（０）＝ａｉ＿∧ｃｉ＿という論理変数を新たに導入すると、式（８）は
ｍｊｉ＝（ｂｉ（１）∧ｓｊｉ＿）∨（ｂｉ（０）∧ｓｊｉ） …（９）
と表すことができる。
【００８６】
従来例と同様に、マスク処理をＣＡＭセル外部で行い、ＣＡＭセルには論理変数ｂｉ（１）とｂｉ（０）に対応するデータを供給することにすれば、ＣＡＭセルは式（９）の論理処理を実行できればよいことになる。
【００８７】
マッチ線ＭＬｊの論理値ｍｊをワイアドＯＲ論理で得ることにすれば、式（７）は
【数２】
と表される。
【００８８】
以上がＣＡＭにおいて実現しようとしているマスク付き比較処理の論理演算処理である。
【００８９】
さて、第１の従来例であるＳＲＡＭベースＣＡＭの場合には、フリップフロップ２０２を用いて１ビットのデータを記憶し、記憶ノード２０３と記憶ノード２０４からそれぞれ論理値ｓｊｉとｓｊｉ＿を取り出している。すなわち、１ビットのデータ記憶と、論理値ｓｊｉおよびｓｊｉ＿の生成のために、トランジスタを４個使用している。更に、式（９）を実現するためにトランジスタＴ７とトランジスタＴ８を使用し、トランジスタＴ９によって式（１０）を実現している。
【００９０】
この場合、回路動作上の問題はない。しかし、ＳＲＡＭセル２０１の面積はＤＲＡＭなどに比べて大きいため、ＣＡＭセル２００の面積は相当大きくなる。このため、実用的な記憶容量を達成できないという問題がある。
【００９１】
第２の従来例であるＰＬＡベースＣＡＭは、上記第１の従来例の問題点を解決して、大記憶容量を達成しようとしている。
【００９２】
すなわち、このＰＬＡベースＣＡＭでは、上記第１の従来例の如く論理値ｓｊｉおよびｓｊｉ＿を一旦生成することはせず、式（９）が
論理値ｓｊｉ＝０ならばｍｊｉ＝ｂｉ（１）∧ｓｊｉ＿
論理値ｓｊｉ＝１ならばｍｊｉ＝ｂｉ（０）∧ｓｊｉ …（１１）
となることを利用して、トランジスタ３０１の接続関係だけで論理値ｓｊｉおよびｓｊｉ＿を記憶し、式（９）および式（１０）を同時に実現している。これにより、セル面積を低減して大記憶容量を達成している。
【００９３】
しかしながら、ＰＬＡベースＣＡＭは一致検索処理のみに着目したものであり、既に述べたように記憶データの書き換え動作ができないという問題がある。
【００９４】
また、ＰＬＡベースＣＡＭでは、次に述べる理由により、アドレス指定読み出し動作もできない。
【００９５】
すなわち、図８に示したＰＬＡベースＣＡＭにおいてアドレス指定読み出しを行おうとする場合、接地線３０３を読み出し線、マッチ線３０４をワード線としてそれぞれ利用する。これは、各ＣＡＭセル３００において、ビット線対３０２はトランジスタ３０１のゲート電極に接続されているか、もしくは何も接続されていないので、データの読み出し線としては使えないからである。まず、全てのビット線対３０２を電位Ｌにして、全ての接地線３０３を電位Ｈに充電する。今、ｊ番目のワードの記憶データを読み出したいとすると、マッチ線３０４のうち、ｊ番目のマッチ線ＭＬｊだけを電位Ｌにし、残りのマッチ線３０４は全て電位Ｈにする。ここで、全てのビット線対３０２のＢＬ（１）だけを電位Ｈにすると、論理値０を記憶しているＣＡＭセル３００（トランジスタ３０１のゲート電極がビット線ＢＬ（１）に接続されているセル）においては接地線３０３とマッチ線３０４とが導通し、接地線３０３の電荷が引き抜かれて電位が低下する。これにより、読み出しが正常に実行できるかのように見える。
【００９６】
しかしながら、図１０に示すように、読み出すべきＣＡＭセル３００ａが論理値０を記憶し、これと同じ接地線３１３に接続されたＣＡＭセル３００ｂが論理値０を記憶している場合、重大な不具合が生じることが分かる。つまり、上に述べた読み出し動作では、マッチ線３０４ｂ、接地線３１３、ビット線３１５の電位が全てＨに設定されるから、ＣＡＭセル３００ｂのトランジスタ３０１ｂのゲート電極は０バイアスとなり、トランジスタ３０１ｂはオフ状態になる。一方、読み出すべきワードのマッチ線３０４ａは電位Ｌに設定されるので、ＣＡＭセル３００ａのトランジスタ３０１ａのゲート電極には、ビット線３１５の電位Ｈとマッチ線３０４ａの電位Ｌとの差（Ｈ−Ｌ）が印加される。この差（Ｈ−Ｌ）がしきい値電圧ＶＴＮ（Ｖ）より高ければトランジスタ３０４ａはオン状態となる。この結果、接地線３１３の電荷はマッチ線３０４ａに引き抜かれて、接地線３１３の電位は低下する。接地線３１３の電位がＨ’まで低下したとすると、トランジスタ３０１ｂのゲート電極には、ビット線３１５の電位Ｈと接地線３１３の電位Ｈ’との差（Ｈ−Ｈ’）が印加される。この値（Ｈ−Ｈ’）がしきい値電圧ＶＴＮ（Ｖ）より大きくなれば、トランジスタ３０１ｂはオン状態になって、マッチ線３０４ｂからマッチ線３０４ａへ電流が流れる。これは致命的な欠陥であり、ＰＬＡベースＣＡＭではアドレス指定読み出し動作を正常に行うことができない。
【００９７】
このようにＰＬＡベースＣＡＭでは、データの書き換え動作、アドレス指定読み出し動作を実行できないという問題がある。
【００９８】
第３の従来例であるＥＥＰＲＯＭベースＣＡＭは、上記第１の従来例と第２の従来例の問題点を解決し、大記憶容量を実現するとともに、記憶データの書き換えおよびアドレス指定読み出しも実行できるＣＡＭを提供しようとしている。
【００９９】
すなわち、このＥＥＰＲＯＭベースＣＡＭでは、第２の従来例と同じく論理関数ｍｊｉとしての式（１１）を利用する。ただし、
論理値ｓｊｉ＝０ならばｂｉ（０）∧ｓｊｉ＝０
論理値ｓｊｉ＿＝０ならばｂｉ（１）∧ｓｊｉ＿＝０ …（１２）
の部分が、第２の従来例では接続トランジスタ３０１が存在しないことによって実現されていたのに対し、このＥＥＰＲＯＭベースＣＡＭでは、図１１に示したように、記憶トランジスタ４１３をエンハンスメント型トランジスタにすることによって実現している。さらに記憶トランジスタ４１３をデプレッション型トランジスタにすることによって式（１１）を実現している。これにより、第１の従来例であるＳＲＡＭベースＣＡＭに比べてはるかに大きな記憶容量を実現している。
【０１００】
また、この記憶トランジスタ４１３をＭＯＮＯＳトランジスタにすることによって記憶データの書き換えを可能としている。さらに、データ線４２１とデータ４２２はそれぞれ、不揮発性メモリセル４００ａと不揮発性メモリセル４００ｂの記憶トランジスタ４１３のソース電極に接続されており、選択トランジスタ４１４を選択することによってアドレス指定読み出しも可能である。
【０１０１】
しかしながら、このＥＥＰＲＯＭベースＣＡＭでは、内容番地付け読み出し動作に致命的な不具合がある。すなわち、図１１の例で、ＣＡＭセル４００の記憶データと入力データとが一致していても、不一致のＣＡＭセル４０１によってマッチ線４３１の電位が下がると、ＣＡＭセル４００の選択トランジスタ４１４が導通状態となる。このため、一致ＣＡＭセル４００を通してデータ線４２２からＣＡＭセル４０１のデータ線４２１へ電流パスが生じてしまうという問題がある。
【０１０２】
前述の特開平５−７４１７６号公報には、これを回避するために、一致検索を有効にするためのワード線４３０の電位を低くするか、選択トランジスタ４１４のしきい値電圧を通常のｎＭＯＳトランジスタに比べて極めて高い値に設定するという手段を提案している。
【０１０３】
しかし、一致検索時のワード線４３０の電位を低くすると、ＣＡＭとしての動作速度が低下するという新たな問題が生じる。
【０１０４】
また、選択トランジスタ４１４のしきい値電圧を極めて高い値に設定しようとすれば、そのために工程を追加しなければならず、ＬＳＩチップ全体の製造工程が長くなってコストアップを招くという問題が生じる。ＬＳＩチップとしてＥＥＰＲＯＭベースＣＡＭを作製する場合、ＣＡＭセルアレイ外部に探索レジスタやアドレスデコーダ等の周辺回路を多数、同時に作り込むわけであるが、これらの周辺回路はそのような高いしきい値電圧のトランジスタでは構成できず、結局、同一チップ上にしきい値電圧の異なる２種類のｎＭＯＳトランジスタを作製しなければならないからである。
【０１０５】
なお、このＥＥＰＲＯＭベースＣＡＭにおいて、内容番地付け読み出し時に、一致ＣＡＭセル４００を通して電流パスが生じるという問題は、不揮発性メモリセル４００ａや４００ｂが導通／遮断を決定しているデータ線４２１，４２２とマッチ線４３１との全てが、入力データと記憶データの論理値によって変化してしまうために、選択トランジスタ４１４のソース電位が変動してしまうことが根本的原因である。したがって、上記提案された解決手段は根本的な解決手段ではないと考えられる。
【０１０６】
そこで、この発明の目的は、記憶容量が大きく、アドレス指定読み出しおよび内容番地付け読み出しの動作を円滑に実行でき、かつ低コストで作製できる半導体集積化メモリを提供することにある。
【０１０７】
また、併せて記憶データの書き換え動作を実行できる半導体集積化メモリを提供することにある。
【０１０８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の半導体集積化メモリは、半導体基板上に行列状に複数配されたメモリセルを備え、上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、エンハンスメント型またはデプレッション型のうちいずれか一方の型に設定された第１の記憶トランジスタと、エンハンスメント型またはデプレッション型のうち他方の型に設定された第２の記憶トランジスタとを有し、かつ上記３つのトランジスタは直列に接続されており、行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴としている。
【０１０９】
また、請求項２に記載の半導体集積化メモリは、請求項１に記載の半導体集積化メモリにおいて、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっていることを特徴としている。
【０１１０】
また、請求項３に記載の半導体集積化メモリは、半導体基板上に行列状に複数配されたメモリセルを備え、上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、この選択トランジスタに直列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記選択トランジスタのしきい値と実質的に同一または高いしきい値のいずれか一方のしきい値に設定された第１の記憶トランジスタと、この第１の記憶トランジスタに並列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記実質的に同一または高いしきい値の他方のしきい値に設定された第２の記憶トランジスタとを有し、行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴としている。
【０１１１】
なお、記憶トランジスタのしきい値が選択トランジスタのしきい値実質的に同一に設定されているとは、両者に同じバイアス条件が与えられたとき、ともにオン状態またはオフ状態になるという意味である。また、記憶トランジスタのしきい値が、選択トランジスタのしきい値よりも高いしきい値に設定されているとは、後述する読み出し動作時に与えられるバイアス条件では、上記記憶トランジスタがオン状態になることはなく、オフ状態を維持するという意味である。
【０１１２】
【作用】
請求項１の半導体集積化メモリは、次のように動作する。
【０１１３】
▲１▼まず、内容番地付け読み出しの動作について説明する。
【０１１４】
各メモリセルにおいて、第１のデータ線に電位Ｌ、第２のデータ線に電位Ｈを与えた場合の入力データの論理値を０、第１のデータ線に電位Ｈ、第２のデータ線に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、メモリセルをマスクする場合は、論理値Ｍ（マスク）を入力、すなわち第１のデータ線，第２のデータ線にいずれも電位Ｌを印加するものとする。全てのビット線は電位Ｌに固定される。全てのマッチ線は電位Ｈまで予備充電される。また、全てのワード線は最初、電位Ｌに設定される。全てのデータ線対にそれぞれ入力データに対応した電位を与えた後、全てのワード線の電位をＨにする。これにより、全ての選択トランジスタをオン状態とする。
【０１１５】
マスクされたメモリセルでは、記憶している論理値が１または０のいずれであっても、第１のデータ線および第２のデータ線に電位Ｌが印加されるので、第１の記憶トランジスタまたは第２の記憶トランジスタのうちエンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、マッチ線の電位は保持され、比較処理は行われない。また、記憶している論理値と入力データの論理値とが一致したメモリセル（以下「一致ＣＡＭセル」という。）では、エンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、マッチ線の電位はＨに保持される。これに対して、記憶している論理値と入力データの論理値とが不一致であったメモリセル（以下「不一致ＣＡＭセル」という。）では、第１の記憶トランジスタおよび第２の記憶トランジスタとの両方がオン状態となる。この結果、マッチ線の電位はＬに引き下げられる。したがって、マッチ線の電位を観測することによって、メモリセルが記憶している論理値と入力データの論理値とが一致しているか否かが判定される。
【０１１６】
しかも、各メモリセルにおいて上記３つのトランジスタが直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にメモリセルにおいて選択トランジスタが選択的にオンしなければならないという問題は生じない。すなわち、不一致ＣＡＭセルでマッチ線の電位が下がったとしても、一致ＣＡＭセルでは、エンハンスメントタイプに設定された一方の記憶トランジスタが、他方の記憶トランジスタと選択トランジスタの状態には関係なく、常にオフ状態にあるので、一致ＣＡＭセルを通して無用な電流パスが生じることは無い。なお、この内容番地付け読み出し時にはビット線は常に電位Ｌに設定されているので、選択トランジスタのソース電極側（ビット線側）の電位は安定している。
【０１１７】
▲２▼次に、アドレス指定読み出しの動作について説明する。
【０１１８】
アドレス指定読み出しの際には、全てのマッチ線は接地電位に固定される。第１のデータ線を全て電位Ｈ、第２のデータ線を全て電位Ｌに設定する。また、全てのワード線を最初、電位Ｌに設定する。全てのビット線を電位Ｈまで予備充電した後、読み出すべきワードに属するワード線のみを電位Ｈに引き上げる。そのワード線に制御される選択トランジスタはすべてオン状態となる。
【０１１９】
論理値０を記憶しているメモリセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタがいずれもオン状態となる。この結果、ビット線に予備充電された電荷はそのセルを通してマッチ線へ引き抜かれ、ビット線の電位は接地電位に低下する。一方、論理値１を記憶しているメモリセルでは、エンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、ビット線に予備充電された電荷はマッチ線へ引き抜かれることはなく、ビット線は初期の電位Ｈを保持する。このようにして、指定されたワードの記憶データが読み出される。
【０１２０】
しかも、この半導体集積化メモリでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するメモリセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線は接地電位に保たれるから、非選択のワードに属するメモリセルの選択トランジスタは常にオフ状態となる。したがって、そのメモリセルが論理値０または１にいずれを記憶していたとしても、ビット線とマッチ線との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１２１】
この半導体集積化メモリでは、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積が低減される。したがって、集積度を高めて、記憶容量を増大させることが可能となる。
【０１２２】
また、エンハンスメントタイプに設定される一方の記憶トランジスタのしきい値は、選択トランジスタのしきい値と同一に設定され得るので、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１２３】
請求項２の半導体集積化メモリでは、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっているので、次に述べるように、さらに記憶データの書き換え動作が可能となる。
【０１２４】
このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１２５】
まず、消去動作時には、第１の記憶トランジスタと第２の記憶トランジスタとの両方のゲート電極に第１のデータ線，第２のデータ線を通して負のプログラム電位ＶＰ（例えば｜ＶＰ｜＝６．０（Ｖ））を与える一方、消去すべきワードに属するマッチ線を通して基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。第１の記憶トランジスタ，第２の記憶トランジスタのゲート電極と基板との間に大きな負の電圧が印加される結果、第１の記憶トランジスタ，第２の記憶トランジスタは全てデプレッション型トランジスタになる（消去状態）。
【０１２６】
書き込み時には、各メモリセルにおいて、第１の記憶トランジスタ，第２の記憶トランジスタのうちエンハンスメント型に設定すべき一方の記憶トランジスタのゲート電極に第１のデータ線または第２のデータ線を通して正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与えるとともに、マッチ線を通して基板に負のプログラム電位ＶＰ（Ｖ）を与える。なお、第１の記憶トランジスタ，第２の記憶トランジスタのうちデプレッション型に設定すべき他方の記憶トランジスタのゲート電極には、上記負のプログラム電位ＶＰ（Ｖ）を与える。エンハンスメント型に設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタはエンハンスメント型トランジスタになる。第１の記憶トランジスタ，第２の記憶トランジスタのうち他方の記憶トランジスタは、デプレッション型のまま残される。このようにして記憶データの書き換えが実行される。
【０１２７】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１２８】
請求項３の半導体集積化メモリは、次のように動作する。
【０１２９】
▲１▼まず、記憶データの書き換え動作について説明する。
【０１３０】
この半導体集積化メモリのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１３１】
まず、消去動作時には、第１の記憶トランジスタ，第２の記憶トランジスタの両方のゲート電極に第１のデータ線，第２のデータ線を通して接地電位ＶＧＮＤ（Ｖ）を与える一方、消去すべきワードに属するマッチ線を通して基板に正のプログラム電位ＶＰ１（例えばＶＰ１＝１２．０（Ｖ））を与える。第１の記憶トランジスタ，第２の記憶トランジスタのゲート電極と基板との間に負の電圧が印加される結果、第１の記憶トランジスタ，第２の記憶トランジスタは、全て選択トランジスタと同一のしきい値に設定される（消去状態）。
【０１３２】
書き込み時には、各メモリセルにおいて、第１の記憶トランジスタ，第２の記憶トランジスタのうち高いしきい値に設定すべき一方の記憶トランジスタのゲート電極に第１のデータ線または第２のデータ線を通して正のプログラム電位ＶＰ１（Ｖ）を与えるとともに、マッチ線を通して基板に接地電位ＶＧＮＤ（Ｖ）を与える。なお、第１の記憶トランジスタ，第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定すべき他方の記憶トランジスタのゲート電極には、接地電位ＶＧＮＤ（Ｖ）を与える。また、ビット線には、例えば電位ＶＰ２＝６．０（Ｖ）を与える。上記高いしきい値に設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタは高いしきい値に設定される。第１の記憶トランジスタ，第２の記憶トランジスタのうち他方の記憶トランジスタは、選択トランジスタと同一のしきい値のまま残される。
【０１３３】
次に、▲２▼内容番地付け読み出し、▲３▼アドレス指定読み出しの動作を説明する。▲２▼，▲３▼で、入力データの論理値の定義は請求項１の場合と同様とする。また、第１，第２のデータ線、ビット線、マッチ線およびワード線に与える電位も請求項１の場合と同様とする。
【０１３４】
▲２▼内容番地付け読み出し動作では、ワード線に与えられた電位に応じて選択トランジスタはオン状態にある。
【０１３５】
マスクされたメモリセルでは、記憶している論理値が１または０のいずれであっても、第１のデータ線および第２のデータ線に電位Ｌが印加されるので、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が必ずオフ状態となる。したがって、マッチ線の電位は保持され、比較処理は行われない。また、一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が必ずオフ状態となる。したがって、マッチ線の電位はＨに保持される。これに対して、不一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定された一方の記憶トランジスタがオン状態となる。この結果、マッチ線の電位はＬに引き下げられる。したがって、マッチ線の電位を観測することによって、メモリセルが記憶している論理値と入力データの論理値とが一致しているか否かが判定される。
【０１３６】
しかも、請求項１と同様に、各メモリセルにおいて上記３つのトランジスタが直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にメモリセルにおいて選択トランジスタが選択的にオンしなければならないという問題は生じない。すなわち、不一致ＣＡＭセルでマッチ線の電位が下がったとしても、一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が常にオフ状態にあるので、一致ＣＡＭセルを通して無用な電流パスが生じることは無い。なお、この内容番地付け読み出し時にはビット線は常に電位Ｌに設定されているので、選択トランジスタのソース電極側（ビット線側）の電位は安定している。
【０１３７】
▲２▼次に、アドレス指定読み出しの動作について説明する。読み出すべきワード線に制御される選択トランジスタはすべてオン状態となっている。
【０１３８】
論理値０を記憶しているメモリセルでは、第１の記憶トランジスタまたは第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定された一方の記憶トランジスタがオン状態となる。この結果、ビット線に予備充電された電荷はそのセルを通してマッチ線へ引き抜かれ、ビット線の電位は接地電位に低下する。一方、論理値１を記憶しているメモリセルでは、両方の記憶トランジスタた一方の記憶トランジスタが必ずオフ状態となる。したがって、ビット線に予備充電された電荷はマッチ線へ引き抜かれることはなく、ビット線は初期の電位Ｈを保持する。このようにして、指定されたワードの記憶データが読み出される。
【０１３９】
しかも、この半導体集積化メモリでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するメモリセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線は接地電位に保たれるから、非選択のワードに属するメモリセルの選択トランジスタは常にオフ状態となる。したがって、そのメモリセルが論理値０または１にいずれを記憶していたとしても、ビット線とマッチ線との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１４０】
この半導体集積化メモリでは、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積が低減される。したがって、集積度を高めて、記憶容量を増大させることが可能となる。
【０１４１】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１４２】
【実施例】
以下、この発明の半導体集積化メモリを実施例により詳細に説明する。
【０１４３】
図１は本発明の第１実施例のＣＡＭの要部を示している。なお、ＣＡＭの全体は図４に示したものと同様に構成されている。
【０１４４】
このＣＡＭは、ＣＡＭセルアレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００，１００，…を備えている。図１は、ｊ番目のワードについて、３ビット分の（ｉ−１）番目，ｉ番目，（ｉ＋１）番目のＣＡＭセルＣｊ（ｉ−１），Ｃｊｉ，Ｃｊ（ｉ＋１）を示している。ＣＡＭセルＣｊ（ｉ−１）は、図において左端から第１の記憶トランジスタ１１１と、選択トランジスタ１１２と、第２の記憶トランジスタ１１３とを順に直列接続して構成されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。
【０１４５】
このＣＡＭセルアレイでは、各ＣＡＭセル１００の記憶トランジスタ１１１，１１３のゲート電極に、それぞれ列方向に延びる第１のデータ線１２１，第２のデータ線１２２が接続されている。同一行に属する選択トランジスタ１１２のゲート電極は、行方向に延びる同一のワード線１３０に接続されている。各ＣＡＭセル１００の記憶トランジスタ１１１側の一端に列方向に延びるビット線１２０が接続され、各ＣＡＭセル１００の記憶トランジスタ１１３側の他端に行方向に延びるマッチ線１３１が接続されている。
【０１４６】
各ＣＡＭセル１００において、３つのトランジスタ１１１，１１２，１１３はいずれもｎＭＯＳトランジスタである。選択トランジスタ１１２はエンハンスメントタイプに設定される。記憶トランジスタ１１１はエンハンスメントタイプまたはデプレッションタイプのうちいずれか一方の型に設定され、記憶トランジスタ１１３はエンハンスメントタイプまたはデプレッションタイプのうち他方の型に設定される。このトランジスタのタイプの設定の仕方がデータ値に対応する。すなわち、記憶トランジスタ１１１がデプレッションタイプ、記憶トランジスタ１１３がエンハンスメントタイプであるとき、そのＣＡＭセルが記憶しているデータの論理値は１に対応する。逆に、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプであるとき、そのＣＡＭセルが記憶しているデータの論理値は０に対応する。
【０１４７】
この例では、ＣＡＭセルＣｊ（ｉ−１）は、記憶トランジスタ１１１がデプレッションタイプ、記憶トランジスタ１１３がエンハンスメントタイプに設定されており、これにより論理値１を記憶している。ＣＡＭセルＣｊｉは、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプに設定されており、これにより論理０を記憶している。ＣＡＭセルＣｊ（ｉ＋１）は、ＣＡＭセルＣｊｉと同様に、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプに設定されており、これにより論理０を記憶している。
【０１４８】
記憶トランジスタ１１１，１１３をエンハンスメントタイプまたはデプレッションタイプのいずれに設定するかは、いわゆるマスクＲＯＭと呼ばれる一般的なＬＳＩ（大規模集積回路）と同様に、製造工程中に決定される。エンハンスメントタイプに設定される記憶トランジスタのしきい値は、選択トランジスタ１１２のしきい値と同一に設定される。
【０１４９】
各ビット線１２０は所定の電位を設定するための定電圧源に接続され、マッチ線１３１は電圧検出型のアンプに接続されている。
【０１５０】
▲１▼まず、内容番地付け読み出しの動作について説明する。
【０１５１】
各ＣＡＭセル１００において、データ線１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の入力データの論理値を０、データ線１２１に電位Ｈ、データ線１２２に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、ＣＡＭセル１００をマスクする場合は、論理値Ｍ（マスク）を入力、すなわちデータ線１２１，１２２にいずれも電位Ｌを印加するものとする。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、通常通りＶＤＤ＝５．０（Ｖ）に設定する。電位Ｌは通常通り接地電位ＶＧＮＤ＝０（Ｖ）である。
【０１５２】
理解を助けるために、図１中の「比較／マスク」と示された欄に、内容番地付け読み出し時に各部に与えられる電位状態の例が記入されている。全てのビット線１２０は電位Ｌに固定される。全てのマッチ線１３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ．Ｃ．」と表す。）される。また、全てのワード線１３０は最初、電位Ｌに設定される。全てのデータ線対１２１と１２２にそれぞれ入力データに対応した電位を与えた後、全てのワード線１３０の電位をＨにする。
【０１５３】
今、入力データとして、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）とＣＡＭセルＣｊｉ（記憶論理値０）には論理値０が入力され、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）には論理値Ｍ（マスク）が入力されるものとする。すなわち、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では記憶データと入力データとが不一致、ＣＡＭセルＣｊｉ（記憶論理値０）では記憶データと入力データとが一致、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）はマスクされる場合を想定する。
【０１５４】
（ｉ）マスクされたＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）において、論理値Ｍの入力により、データ線ＤＬｉ＋１（１）とデータ線ＤＬｉ＋１（０）はいずれも電位Ｌにある。また、ビット線ＢＬｉ＋１は接地電位ＶＧＮＤ（Ｖ）にある。この結果、このセルでエンハンスメントタイプに設定された記憶トランジスタ１１１のゲート電極には（Ｌ−ＶＧＮＤ）（Ｖ）の電圧が与えられる。電位ＬはＶＧＮＤ（Ｖ）であるから、この記憶トランジスタ１１１はオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、記憶トランジスタ１１３，選択トランジスタ１１２の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０１５５】
なお、このＣＡＭセルＣｊ（ｉ＋１）の記憶論理値が１である場合は、エンハンスメントタイプに設定された記憶トランジスタ１１３がオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、記憶トランジスタ１１３，選択トランジスタ１１２の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０１５６】
（ｉｉ）ＣＡＭセルＣｊｉ（記憶論理値０）では、入力データが論理値０であるから、データ線ＤＬｉ（１）には電位Ｌが、データ線ＤＬｉ（０）には電位Ｈが与えられる。このセルでエンハンスメントタイプに設定された記憶トランジスタ１１１のゲート電極にはデータ線ＤＬｉ（１）の電位Ｌが与えられる。この記憶トランジスタ１１１のソース電極側のビット線１２０は接地電位ＶＧＮＤ（Ｖ）にある。この結果、この記憶トランジスタ１１１はオフ状態となる。したがって、記憶データと入力データと一致しているＣＡＭセルＣｊｉでは、記憶トランジスタ１１３と選択トランジスタ１１２の状態には関係なく、マッチ線ＭＬｊとビット線ＢＬｉが電気的に遮断され、マッチ線ＭＬｊの電位がＨに保持される。
【０１５７】
（ｉｉｉ）ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では、入力データが論理値０であるから、データ線ＤＬｉ−１（１）には電位Ｌが、データ線ＤＬｉ−１（０）には電位Ｈが与えられる。このセルでデプレッションタイプに設定された記憶トランジスタ１１１は、データ線ＤＬｉ−１（１）の電位Ｌとは無関係に常にオン状態にある。このセルの選択トランジスタ１１２のソース電極側は、オン状態の記憶トランジスタ１１１を通じてビット線ＢＬｉ−１に電気的に接続される。ワード線１３０が電位Ｈになった時点で、選択トランジスタ１１２のゲート電極には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、このセルの選択トランジスタ１１２はオン状態となる。このセルの記憶トランジスタ１１３のソース電極側はビット線ＢＬｉ−１と電気的に接続される。この結果、ＣＡＭセルＣｊ（ｉ−１）の記憶トランジスタ１１３のゲート・ソース間には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、記憶トランジスタ１１３もオン状態になる。結局、ＣＡＭセルＣｊ（ｉ−１）では、記憶トランジスタ１１１と１１３および選択トランジスタ１１２はすべてオン状態となって、マッチ線ＭＬｊとビット線ＢＬｉ−１を導通させる。したがって、マッチ線ＭＬｊの充電電荷はビット線ＢＬｉ−１へ引き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
【０１５８】
上記（ｉ），（ｉｉ），（ｉｉｉ）の結果をまとめると、マスクされたＣＡＭセルでは、記憶している論理値が１または０のいずれであっても、マッチ線１３１の電位を保持し、比較処理を行わない。また、記憶している論理値と入力データの論理値とが一致したＣＡＭセル（以下「一致ＣＡＭセル」という。）１００では、マッチ線１３１の電位はＨに保持され、記憶している論理値と入力データの論理値とが不一致であったＣＡＭセル（以下「不一致ＣＡＭセル」という。）１００では、マッチ線１３１の電位はＬに引き下げられる。したがって、マッチ線１３１の電位を観測することによって、ＣＡＭセルが記憶している論理値と入力データの論理値とが一致しているか否かを判定することができる。
【０１５９】
論理関数としての式（１１），（１２）を実現するという観点からは、記憶トランジスタ１１１と記憶トランジスタ１１３のいずれか一方が論理関数としての式（１２）を実現し、もう一方が論理関数としての式（１１）を実現している。例えばＣＡＭセル１００の記憶データの論理値が１だとすれば、記憶トランジスタ１１１が論理関数としての式（１２）を実現し、記憶トランジスタ１１３が論理関数としての式（１１）を実現している。すると、記憶トランジスタ１１１はデータ線１２１の入力電位に関係なく常に導通状態なので、データ線１２２との入力電位によってマッチ線１３１とビット線１２０の間の導通／遮断状態を決定することができる。
【０１６０】
しかも、このＣＡＭでは、各ＣＡＭセル１００において記憶トランジスタ対１１１，１１３と選択トランジスタ１１２が直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２が選択的にオンしなければならないという問題は生じない。例えば、不一致ＣＡＭセルＣｊ（ｉ−１）によってマッチ線ＭＬｊの電位が下がったとしても、一致ＣＡＭセルＣｊｉでは、エンハンスメントタイプに設定された記憶トランジスタ１１１が、記憶トランジスタ１１３と選択トランジスタ１１２の状態には関係なく、常にオフ状態にあるので、一致ＣＡＭセルＣｊｉを通して無用な電流パスが生じることは無い。
【０１６１】
▲２▼次に、アドレス指定読み出しの動作について説明する。
【０１６２】
図１中の「読み出し」と示された欄にアドレス指定読み出し時に各部に与えられる電位状態の例が記入されている。アドレス指定読み出しの際には、全てのマッチ線１３１は接地電位ＶＧＮＤ（Ｖ）に固定される。
【０１６３】
記憶トランジスタ１１１を制御するデータ線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ１１３を制御するデータ線１２２，１２２，…を全て電位Ｌに設定する。
【０１６４】
また、全てのワード線１３０を最初、電位Ｌに設定する。全てのビット線１２０を電位Ｈまで予備充電（Ｐ．Ｃ．）した後、読み出すべきワードに属するワード線１３０のみを電位Ｈに引き上げる。
【０１６５】
今、図１に示されたｊ行目のワード線ＷＬｊが選択されて電位Ｈになったとすると、ワード線ＷＬｊに制御されるｊ行目の選択トランジスタ１１２はすべてオン状態となる。
【０１６６】
論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、記憶トランジスタ１１１は、エンハンスメントタイプに設定されているが、データ線１２１が電位Ｈに設定されることによってオン状態となっている。また、記憶トランジスタ１１３はデプレッションタイプに設定されているからオン状態にある。したがって、論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、記憶トランジスタ１１１，１１３および選択トランジスタ１１２がいずれもオン状態となる。この結果、ビット線ＢＬｉ，ＢＬｉ＋１に予備充電された電荷はセルを通してマッチ線ＭＬｊへ引き抜かれ、ビット線ＢＬｉ，ＢＬｉ＋１の電位はそれぞれ接地電位ＶＧＮＤ（Ｖ）に低下する。
【０１６７】
一方、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、記憶トランジスタ１１１，選択トランジスタ１１２がオン状態となっている。しかし、このセルの記憶トランジスタ１１３は、エンハンスメントタイプに設定されており、しかもデータ線１２２に電位Ｌが印加されているからオフ状態となっている。したがって、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、ビット線ＢＬｉ−１に予備充電された電荷はマッチ線ＭＬｊへ引き抜かれることはなく、ビット線ＢＬｉ−１は初期の電位Ｈを保持する。
【０１６８】
このように、論理値０を記憶しているＣＡＭセル１００につながるビット線１２０は電位が低下し、論理値１記憶しているＣＡＭセル１００ではビット線１２０の電位は予備充電された電位Ｈに保持される。したがって、指定されたワードの記憶データを読み出すことができる。
【０１６９】
しかも、このＣＡＭでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線１３０は接地電位ＶＧＮＤ（Ｖ）に保たれるから、非選択のワードに属するＣＡＭセルの選択トランジスタ１１２は常にオフ状態となる。したがって、そのＣＡＭセルが論理値０または１にいずれを記憶していたとしても、ビット線１２０とマッチ線１３１との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１７０】
また、各ＣＡＭセル１００を高々３個のトランジスタ１１１，１１２，１１３で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０１７１】
また、エンハンスメントタイプに設定される記憶トランジスタ１１１または１１３のしきい値は、選択トランジスタ１１２のしきい値と同一に設定されるので、ＣＡＭセル１００を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０１７２】
なお、各ＣＡＭセル１００を構成する３個のトランジスタ１１１，１１２，１１３は直列に接続されていれば良く、その接続順序を入れ替えても良い。例えば、各ＣＡＭセル１００内で、選択トランジスタ１１２を左端または右端に設けても良い。この場合も、上述の場合と全く同様に動作し、同じ効果を奏することができる。
【０１７３】
図２は、上記ＣＡＭを変形した第２実施例のＣＡＭを示している。
【０１７４】
このＣＡＭは、アレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００′，１００′，…を備えている。図１に示したＣＡＭに対して、各ＣＡＭセル内で、第１の記憶トランジスタ１１１′，第２の記憶トランジスタ１１３′を、基板とゲート電極との間に浮遊ゲートを持つＭＯＮＯＳ構造のトランジスタとし、第１の記憶トランジスタ１１１′と選択トランジスタ１１２′との位置を入れ替えた点のみが異なっている。すなわち、ＣＡＭセルＣｊ（ｉ−１）は、図において左端から選択トランジスタ１１２′と、ＭＯＮＯＳ構造を持つ第１の記憶トランジスタ１１１′と、ＭＮＯＮＳ構造を持つ第２の記憶トランジスタ１１３′とを順に直列接続して構成されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。その他は図１に示したＣＡＭと同様に構成されている。
【０１７５】
上記記憶トランジスタ１１１′，１１３′のエンハンスメントタイプまたはデプレッションタイプへの設定は、次に述べる書き換え動作によって行われる。
【０１７６】
▲１▼このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１７７】
まず、消去動作時には、記憶トランジスタ１１１′，１１３′の両方のゲート電極にデータ線１２１，１２２を通して負のプログラム電位ＶＰ（例えば｜ＶＰ｜＝６．０（Ｖ））を与える一方、消去すべきワードに属するマッチ線１３１を通して基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ１１１′，１１３′のゲート電極と基板との間に大きな負の電圧が印加される結果、記憶トランジスタ１１１′，１１３′は全てデプレッションタイプトランジスタになる（消去状態）。
【０１７８】
書き込み時には、各ＣＡＭセル１００′において、記憶トランジスタ１１１′，１１３′のうちエンハンスメントタイプに設定すべき一方の記憶トランジスタのゲート電極にデータ線１２１または１２２を通して正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与えるとともに、マッチ線１３１（例えばマッチ線ＭＬｊ）を通して基板に負のプログラム電位ＶＰ（Ｖ）を与える。なお、記憶トランジスタ１１１′，１１３′のうちデプレッションタイプに設定すべき他方の記憶トランジスタのゲート電極には、上記負のプログラム電位ＶＰ（Ｖ）を与える。エンハンスメントタイプに設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線１３１との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタはエンハンスメントタイプトランジスタになる。記憶トランジスタ１１１′，１１３′のうち他方の記憶トランジスタは、デプレッションタイプのまま残される。図２中、−印を付した記憶トランジスタはエンハンスメントタイプであることを示し、＋印を付した記憶トランジスタはデプレッションタイプであることを示している。
【０１７９】
また、▲２▼内容番地付け読み出し動作および▲３▼アドレス指定読み出し動作は、図１に示したＣＡＭと全く同様の手順で実行することができる。簡単のため、その説明は省略する。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、記憶トランジスタ１１１′，１１３′のゲート中のトラップ電子に影響を及ぼさないように、２．０（Ｖ）程度に抑えられる。電位Ｌは通常通り接地電位ＶＧＮＤ（Ｖ）である。
【０１８０】
図１に示したＣＡＭと全く同様に、このＣＡＭでは、各ＣＡＭセル１００′において記憶トランジスタ対１１１′，１１３′と選択トランジスタ１１２′が直列に接続されているので、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２′が選択的にオンしなければならないという問題は生じない。また、同様の理由により、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。
【０１８１】
また、各ＣＡＭセル１００′を高々３個のトランジスタ１１１′，１１２′，１１３′で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０１８２】
また、このＣＡＭを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１００′を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０１８３】
なお、各ＣＡＭセル１００′を構成する３個のトランジスタ１１１′，１１２′，１１３′は直列に接続されていれば良く、その接続順序を入れ替えても良い。例えば、各ＣＡＭセル１００′内で、選択トランジスタ１１２′を左端または右端に設けても良い。この場合も、上述の場合と全く同様に動作し、同じ効果を奏することができる。
【０１８４】
図３は本発明の第３実施例のＣＡＭの要部を示している。
【０１８５】
このＣＡＭは、ＣＡＭセルアレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００″，１００″，…を備えている。図３は、ｊ番目のワードについて、３ビット分の（ｉ−１）番目，ｉ番目，（ｉ＋１）番目のＣＡＭセルＣｊ（ｉ−１），Ｃｊｉ，Ｃｊ（ｉ＋１）を示している。
【０１８６】
ＣＡＭセルＣｊ（ｉ−１）は、選択トランジスタとしてｎＭＯＳトランジスタ１１２″と、ＭＯＮＯＳ構造を持ち並列接続された一対の第１の記憶トランジスタ１１１″，第２の記憶トランジスタ１１３″とを直列に接続して構成されている。セル内では、図において左端にｎＭＯＳトランジスタ１１２″が配置され、中央に第２の記憶トランジスタ１１３″、右端に記憶トランジスタ１１１″が配置されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。
【０１８７】
このＣＡＭセルアレイでは、各ＣＡＭセル１００″の記憶トランジスタ１１１″，１１３″のゲート電極に、それぞれ列方向に延びる第１のデータ線１２１，第２のデータ線１２２が接続されている。同一行に属する選択トランジスタ１１２″のゲート電極は、同一のワード線１３０に接続されている。各ＣＡＭセル１００″の記憶トランジスタ１１１″側の一端に列方向に延びるビット線１２０が接続され、各ＣＡＭセル１００″の記憶トランジスタ１１３″側の他端に行方向に延びるマッチ線１３１が接続されている。
【０１８８】
各ＣＡＭセル１００″において、ｎＭＯＳトランジスタ１１２″はエンハンスメントタイプに設定され、しきい値ＶＴＮＬを持っている。記憶トランジスタ対１１１″，１１３″は、ゲート絶縁膜界面に電子をトラップする量の大小によって、通常のエンハンスメントタイプｎＭＯＳトランジスタ１１２″と実質的に同一のしきい値（以下「通常のしきい値」という。）ＶＴＮＬまたはそれよりも高いしきい値ＶＴＮＨのいずれかに設定される。このトランジスタのしきい値の設定の仕方がデータ値に対応する。すなわち、記憶トランジスタ１１１″が通常のしきい値ＶＴＮＬ、記憶トランジスタ１１３″が高いしきい値ＶＴＮＨであるとき、そのＣＡＭセルが記憶しているデータの論理値は１に対応する。逆に、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬであるとき、そのＣＡＭセルが記憶しているデータの論理値は０に対応する。なお、高いしきい値ＶＴＮＨを持つ記憶トランジスタは、後述する読み出し動作時にオン状態になることはない。
【０１８９】
この例では、ＣＡＭセルＣｊ（ｉ−１）は、記憶トランジスタ１１１″が通常のしきい値ＶＴＮＬ、記憶トランジスタ１１３″が高いしきい値ＶＴＮＨに設定されており、これにより論理値１を記憶している。ＣＡＭセルＣｊｉは、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬに設定されており、これにより論理０を記憶している。ＣＡＭセルＣｊ（ｉ＋１）は、ＣＡＭセルＣｊｉと同様に、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬに設定されており、これにより論理０を記憶している。
【０１９０】
各ビット線１２０は所定の電位を設定するための定電圧源に接続され、マッチ線１３１は電圧検出型のアンプに接続されている。
【０１９１】
▲１▼まず、記憶データの書き換え動作について説明する。
【０１９２】
このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１９３】
まず、消去動作時には、記憶トランジスタ１１１″，１１３″の両方のゲート電極にデータ線１２１，１２２を通して接地電位ＶＧＮＤ（Ｖ）を与える一方、消去すべきワードに属するマッチ線１３１を通して基板に正のプログラム電位ＶＰ１（例えばＶＰ１＝１２．０（Ｖ））を与える。記憶トランジスタ１１１″，１１３″のゲート電極と基板との間に負の電圧が印加される結果、記憶トランジスタ１１１″，１１３″は全て通常のしきい値ＶＴＮＬに設定される（消去状態）。
【０１９４】
書き込み時には、各ＣＡＭセル１００″において、記憶トランジスタ１１１″，１１３″のうち高いしきい値ＶＴＮＨに設定すべき一方の記憶トランジスタのゲート電極にデータ線１２１または１２２を通して正のプログラム電位ＶＰ１（Ｖ）を与えるとともに、マッチ線１３１（例えばマッチ線ＭＬｊ）を通して基板に接地電位ＶＧＮＤ（Ｖ）を与える。なお、記憶トランジスタ１１１″，１１３″のうち通常のしきい値ＶＴＮＬに設定すべき他方の記憶トランジスタのゲート電極には、接地電位ＶＧＮＤ（Ｖ）を与える。また、ビット線１２０には、例えば電位ＶＰ２＝６．０（Ｖ）を与える。高いしきい値ＶＴＮＨに設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線１３１との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタは高いしきい値ＶＴＮＨに設定される。記憶トランジスタ１１１″，１１３″のうち他方の記憶トランジスタは、通常のしきい値ＶＴＮＬのまま残される。図３中、Ｌ印を付した記憶トランジスタは通常のしきい値ＶＴＮＬに設定されていることを示し、Ｈ印を付した記憶トランジスタは高いしきい値ＶＴＮＬに設定されてていることを示している。
【０１９５】
▲２▼次に、内容番地付け読み出しの動作について説明する。
【０１９６】
各ＣＡＭセル１００″において、データ線１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の入力データの論理値を０、データ線１２１に電位Ｈ、データ線１２２に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、ＣＡＭセル１００″をマスクする場合は、論理値Ｍ（マスク）を入力、すなわちデータ線１２１，１２２にいずれも電位Ｌを印加するものとする。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、記憶トランジスタ１１１″，１１３″のゲート中のトラップ電子に影響を及ぼさないように、２．０（Ｖ）程度に抑えられる。電位Ｌは通常通り接地電位ＶＧＮＤ（Ｖ）である。
【０１９７】
理解を助けるために、図３中の「比較／マスク」と示された欄に、内容番地付け読み出し時に各部に与えられる電位状態の例が記入されている。全てのビット線１２０は電位Ｌに固定される。全てのマッチ線１３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ．Ｃ．」と表す。）される。また、全てのワード線１３０は最初、電位Ｌに設定される。全てのデータ線対１２１と１２２にそれぞれ入力データに対応した電位を与えた後、全てのワード線１３０の電位をＨにする。
【０１９８】
今、入力データとして、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）とＣＡＭセルＣｊｉ（記憶論理値０）には論理値０が入力され、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）には論理値Ｍ（マスク）が入力されるものとする。すなわち、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では記憶データと入力データとが不一致、ＣＡＭセルＣｊｉ（記憶論理値０）では記憶データと入力データとが一致、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）はマスクされる場合を想定する。
【０１９９】
（ｉ）マスクされたＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）において、論理値Ｍの入力により、データ線ＤＬｉ＋１（１）とデータ線ＤＬｉ＋１（０）はいずれも電位Ｌにある。また、ビット線ＢＬｉ＋１は接地電位ＶＧＮＤ（Ｖ）にある。この結果、このセルで高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１１″、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″のゲート電極にはそれぞれ（Ｌ−ＶＧＮＤ）（Ｖ）の電圧が与えられる。電位ＬはＶＧＮＤ（Ｖ）であるから、この記憶トランジスタ１１１″，１１３″はオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、選択トランジスタ１１２″の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０２００】
なお、このＣＡＭセルＣｊ（ｉ＋１）の記憶論理値が１である場合は、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″、高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１３″がオフ状態となる。したがって、記憶論理値が０である場合と同様に、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０２０１】
（ｉｉ）ＣＡＭセルＣｊｉ（記憶論理値０）では、入力データが論理値０であるから、データ線ＤＬｉ（１）には電位Ｌが、データ線ＤＬｉ（０）には電位Ｈが与えられる。このセルで通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″のゲート電極にはデータ線ＤＬｉ（１）の電位Ｌが与えられる結果、この記憶トランジスタ１１１″はオフ状態となる。また、このセルの記憶トランジスタ１１１″のゲート電極にはデータ線ＤＬｉ（１）の電位Ｈが与えられるが、この記憶トランジスタ１１１″は、高いしきい値ＶＴＮＨに設定されているので、オフ状態となる。したがって、記憶データと入力データと一致しているＣＡＭセルＣｊｉでは、選択トランジスタ１１２″の状態には関係なく、マッチ線ＭＬｊとビット線ＢＬｉが電気的に遮断され、マッチ線ＭＬｊの電位がＨに保持される。
【０２０２】
（ｉｉｉ）ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では、入力データが論理値０であるから、データ線ＤＬｉ−１（１）には電位Ｌが、データ線ＤＬｉ−１（０）には電位Ｈが与えられる。ワード線１３０が電位Ｈになった時点で、選択トランジスタ１１２″のゲート電極には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、このセルの選択トランジスタ１１２″はオン状態となる。このセルで高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１３″のゲート電極にはデータ線ＤＬｉ−１（１）の電位Ｌが与えられる結果、オフ状態となる。しかし、このセルで通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″のゲート電極にはデータ線ＤＬｉ−１（０）の電位Ｈが与えられるので、オン状態となる。したがって、マッチ線ＭＬｊの充電電荷は記憶トランジスタ１１１″，選択トランジスタ１１２″を通してビット線ＢＬｉ−１へ引き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
【０２０３】
上記（ｉ），（ｉｉ），（ｉｉｉ）の結果をまとめると、マスクされたＣＡＭセルでは、記憶している論理値が１または０のいずれであっても、マッチ線１３１の電位を保持し、比較処理を行わない。また、一致ＣＡＭセル１００″では、マッチ線１３１の電位はＨに保持され、不一致ＣＡＭセル１００″では、マッチ線１３１の電位はＬに引き下げられる。したがって、マッチ線１３１の電位を観測することによって、ＣＡＭセルが記憶している論理値と入力データの論理値とが一致しているか否かを判定することができる。
【０２０４】
しかも、このＣＡＭでは、各ＣＡＭセル１００″において並列接続された記憶トランジスタ対１１１″，１１３″と、選択トランジスタ１１２″が直列に接続されており、一致ＣＡＭセルでは記憶トランジスタ対１１１″，１１３″が同時にオフ状態となるので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２″が選択的にオンしなければならないという問題は生じない。
【０２０５】
▲３▼次に、アドレス指定読み出しの動作について説明する。
【０２０６】
図３中の「読み出し」と示された欄にアドレス指定読み出し時に各部に与えられる電位状態の例が記入されている。アドレス指定読み出しの際には、全てのマッチ線１３１は接地電位ＶＧＮＤ（Ｖ）に固定される。
【０２０７】
記憶トランジスタ１１１″を制御するデータ線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ１１３″を制御するデータ線１２２，１２２，…を全て電位Ｌに設定する。
【０２０８】
また、全てのワード線１３０を最初、電位Ｌに設定する。全てのビット線１２０を電位Ｈまで予備充電（Ｐ．Ｃ．）した後、読み出すべきワードに属するワード線１３０のみを電位Ｈに引き上げる。
【０２０９】
今、図１に示されたｊ行目のワード線ＷＬｊが選択されて電位Ｈになったとすると、ワード線ＷＬｊに制御されるｊ行目の選択トランジスタ１１２″はすべてオン状態となる。
【０２１０】
論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１１″のゲート電極に、データ線１２１の電位Ｌが与えられる。この結果、記憶トランジスタ１１１″はオフ状態となっている。しかし、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″は、ゲート電極にデータ線１２２の電位Ｈが与えられる結果、オン状態となる。したがって、ビット線ＢＬｉ，ＢＬｉ＋１に予備充電された電荷は、選択トランジスタ１１２″，記憶トランジスタ１１３″を通してマッチ線ＭＬｊへ引き抜かれる。この結果、ビット線ＢＬｉ，ＢＬｉ＋１の電位はそれぞれ接地電位ＶＧＮＤ（Ｖ）に低下する。
【０２１１】
一方、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″のゲート電極に、データ線１２２の電位Ｌが与えられる。この結果、記憶トランジスタ１１１″はオフ状態となっている。また、このセルの記憶トランジスタ１１３″は、データ線１２２に電位Ｈが印加されるが、高いしきい値ＶＴＮＨに設定されているので、オフ状態となる。したがって、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、ビット線ＢＬｉ−１に予備充電された電荷はマッチ線ＭＬｊへ引き抜かれることはなく、ビット線ＢＬｉ−１は初期の電位Ｈを保持する。
【０２１２】
このように、論理値０を記憶しているＣＡＭセル１００″につながるビット線１２０は電位が低下し、論理値１記憶しているＣＡＭセル１００″ではビット線１２０の電位は予備充電された電位Ｈに保持される。したがって、指定されたワードの記憶データを読み出すことができる。
【０２１３】
しかも、このＣＡＭでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線１３０は接地電位ＶＧＮＤ（Ｖ）に保たれるから、非選択のワードに属するＣＡＭセルの選択トランジスタ１１２″は常にオフ状態となる。したがって、そのＣＡＭセルが論理値０または１にいずれを記憶していたとしても、ビット線１２０とマッチ線１３１との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０２１４】
また、各ＣＡＭセル１００″を高々３個のトランジスタ１１１″，１１２″，１１３″で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０２１５】
また、このＣＡＭを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１００″を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０２１６】
【発明の効果】
以上より明らかなように、請求項１の半導体集積化メモリでは、各メモリセルは、エンハンスメント型に設定された選択トランジスタと、エンハンスメント型またはデプレッション型のうちいずれか一方の型に設定された第１の記憶トランジスタと、エンハンスメント型またはデプレッション型のうち他方の型に設定された第２の記憶トランジスタとを有し、かつ上記３つのトランジスタは直列に接続されているので、アドレス指定読み出しおよび内容番地付け読み出しを円滑に行うことができ、メモリセルを通して無用な電流パスを生じさせることが無い。しかも、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積を低減できる。したがって、集積度を高めて、記憶容量を増大させることができる。
【０２１７】
また、エンハンスメントタイプに設定される一方の記憶トランジスタのしきい値は、選択トランジスタのしきい値と同一に設定され得るので、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【０２１８】
請求項２の半導体集積化メモリでは、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっているので、さらに記憶データの書き換え動作を実行することができる。
【０２１９】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【０２２０】
また、請求項３に記載の半導体集積化メモリでは、各メモリセルは、エンハンスメント型に設定された選択トランジスタと、この選択トランジスタに直列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記選択トランジスタのしきい値と実質的に同一または高いしきい値のいずれか一方のしきい値に設定された第１の記憶トランジスタと、この第１の記憶トランジスタに並列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記実質的に同一または高いしきい値の他方のしきい値に設定された第２の記憶トランジスタとを有しているので、記憶データの書き換え、アドレス指定読み出しおよび内容番地付け読み出しを円滑に行うことができ、メモリセルを通して無用な電流パスを生じさせることが無い。 しかも、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積を低減できる。したがって、集積度を高めて、記憶容量を増大させることができる。
【０２２１】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＡＭの要部を示す図である。
【図２】本発明の第２実施例のＣＡＭの要部を示す図である。
【図３】本発明の第３実施例のＣＡＭの要部を示す図である。
【図４】一般的な完全並列ＣＡＭの全体構成を示すブロック図である
【図５】従来のＳＲＡＭベースＣＡＭのＣＡＭアレイを示す図である。
【図６】上記ＳＲＡＭベースＣＡＭのＣＡＭセルの構成を示す図である。
【図７】上記ＳＲＡＭベースＣＡＭのＣＡＭアレイに対する入出力回路の構成を示す図である。
【図８】従来のＰＬＡベースＣＡＭのＣＡＭアレイを示す図である。
【図９】上記ＰＬＡベースＣＡＭのＣＡＭセルの構成を示す図である。
【図１０】上記ＰＬＡベースＣＡＭの不具合を説明する図である。
【図１１】従来のＥＥＰＲＯＭベースＣＡＭを示す図である。
【符号の説明】
１００，１００′，１００″ ＣＡＭセル
１１１，１１１′，１１１″ 第１の記憶トランジスタ
１１２，１１２′，１１２″ 選択トランジスタ
１１３，１１３′，１１３″ 第２の記憶トランジスタ
１２１ 第１のデータ線
１２２ 第２のデータ線
１３０ ワード線
１３１ マッチ線
【産業上の利用分野】
本発明は半導体集積化メモリに関する。より詳しくは、内容番地付け読み出し（コンテンツ・アドレッサブル・リーディング）機能を持つメモリ（以下「ＣＡＭ」という。）に関する。
【０００２】
【従来の技術】
一般に普及しているＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リード・オンリ・メモリ）のような半導体集積化メモリは、データを記憶することを主目的として作られている。ＲＡＭもＲＯＭも、取り扱うデータの最小単位はビットと呼ばれ、１ビットは２値論理値を１個記憶する。また、ワードと呼ばれるひとかたまりのデータ毎にアドレスと呼ばれる識別番号を付けて、ワード単位でデータを取り扱う。ＲＡＭは、アドレスを指定することによって任意のワードのデータを書き換えたり、読み出したりすることができる。一方、ＲＯＭは、アドレスを指定することによって任意のワードのデータを読み出すことはできるが、データの書き換えは一般的にはできないか、あるいは読み出しに比べて非常に時間がかかる。いずれにせよ、データを記憶しておき、必要なときにアドレスを指定して必要なデータをワード毎に読み出すようになっている。
【０００３】
ところで、データベースシステムなどの情報処理機器などでは、大量の記憶データの中から入力データの一部あるいは全部と一致するデータを検索することが多い。しかしながら、記憶データがＲＡＭやＲＯＭに記憶されていたのでは、このような一致検索を行う場合にも、記憶データの各ワードを一つずつ順番に読み出して、逐次、入力データとの比較を行わなければならない。ＲＡＭやＲＯＭははアドレスを指定することによってのみ、記憶データを読み出せるからである。このため、記憶データのワード数が多くなればなる程、検索に時間がかかることになる。
【０００４】
ＣＡＭは、このような一致検索を高速に行うことを主目的とするメモリであり、外部からデータを入力することによって記憶データとの一致検索を行い、一致するデータを読み出すという内容番地付け読み出し機能を基本としている。データの取り扱いは、ＣＡＭもＲＡＭやＲＯＭと同様にワード単位に行い、上記の外部から入力されるデータもワード毎に入力される。なお、外部から入力されたワードのことを検索ワードと呼び、記憶されているワードのことをストアワードと呼ぶ。
【０００５】
ＣＡＭの内容番地付け読み出しは、検索ワードと複数のストアワードとを同時並列的に比較し、一致するワードを読み出すという並列処理機能を有しているので、一致検索を高速に実行できる。
【０００６】
ＣＡＭの並列処理機能に着目して、検索ワードの全てのビットについて同時に一致検索処理を実行すという場合をビット並列、全てのストアワードについて同時に一致検索処理を実行する場合をワード並列、また検索ワードの各ビットについて逐次的に一致検索処理を実行する場合をビット直列、各ストアワードについて逐次的に一致検索処理を実行する場合をワード直列と表現する。
【０００７】
最も並列性が高く、検索速度が速いワード並列・ビット並列ＣＡＭを特に完全並列ＣＡＭと呼ぶ。
【０００８】
また、ＣＡＭの内容番地付け読み出しには、検索ワードとストアワードの一部のビット同士だけの一致検索を行う機能があり、マスク付一致検索と呼ばれる。一致検索の基本的な操作は１ビットの比較処理であるが、マスク付一致検索では、マスクされたビットは一致検索の比較処理で無視され、マスクされていないビットだけが比較処理の対象となる。どのビットにもマスクを行わなければ、検索ワードとストアワードの全てのビット同士の一致検索を行うことになる。
【０００９】
ＣＡＭに関する基本的な技術については、テェー・コホーネン（Ｔ．Ｋｏｈｏｎｅｎ）著「コンテンツ・アドレッサブル・メモリーズ」（シュプリンガー・フェルラーク（Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ）発行）に詳しく述べられている。ここでは、半導体技術を利用したＣＡＭの代表的な３つの従来例を挙げる。これらは、大容量で一致検索能力の高い完全並列ＣＡＭを実現しようとする試みである。
【００１０】
まず、第１の従来例として、ＣＭＯＳ（相補型金属−酸化膜−半導体）構成のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを変形したＣＡＭセル（以下「ＳＲＡＭベースＣＡＭセル」という。）を持つ完全並列ＣＡＭについて説明する。
【００１１】
図４は一般的な構成を有するｎビット×ｍワード（ｎ，ｍは共に自然数）の完全並列ＣＡＭのブロック構成を示している。この完全並列ＣＡＭは、ＣＡＭアレイ２１０と、アドレスデコーダ２１１と、探索データレジスタ２１２と、マスクレジスタ２１３と、応答レジスタ２１４と、多重応答分解器２１５と、符号器２１６を備えている。
【００１２】
上記ＣＡＭアレイ２１０は、図５に示すように、行列状に配された複数のＳＲＡＭベースＣＡＭセル２００を有している。なお、第ｊ行，第ｉ列（ｊ＝０，１，…，（ｍ−１）；ｉ＝０，１，…，（ｎ−１））のセルには記号Ｃｊｉを付している。１個のＣＡＭセル２００が１個の２値論理値を記憶し、１本のワード線に接続されたｎ個のＣＡＭセル２００が１個のワードを記憶する。したがって、アレイ全体では第０ワードから第（ｍ−１）ワードまでのｍ個のワードを記憶できる。
【００１３】
各ＣＡＭセル２００は、図６に示すように、一般的なＣＭＯＳ型のＳＲＡＭセル２０１と、３個のｎＭＯＳトランジスタＴ７、Ｔ８、Ｔ９とを有している。ＳＲＡＭセル２０１は、ｐＭＯＳトランジスタおよびこれに直列接続されたｎＭＯＳトランジスタを２対有するフリップフロップ２０２と、このフリップフロップ２０２の記憶ノード２０３，２０４とビット線ＢＬ（１），ＢＬ（０）との間にそれぞれ設けられ、ワード線２０５によってオンオフ制御されるｎＭＯＳトランジスタＴ５，Ｔ６とからなっている。
【００１４】
給電線２０６には電位ＶＤＤ（Ｖ）、接地線２０７には電位ＶＧＮＤ（Ｖ）が、それぞれ外部電源から与えられているとする。ＶＤＤはＶＧＮＤに比べて高電位であり、（ＶＤＤ−ＶＧＮＤ）は、ｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）およびｐＭＯＳトランジスタのしきい値電圧ＶＴＰ（Ｖ）の絶対値｜ＶＴＰ｜のいずれよりも大きな値とする。即ち
ＶＤＤ−ＶＧＮＤ＞ＶＴＮ
ＶＤＤ−ＶＧＮＤ＞｜ＶＴＰ｜
が成り立つものとする。
【００１５】
ＣＡＭセル２００のフリップフロップ２０２はよく知られた双安定回路であり、給電線２０６と接地線２０７にそれぞれ上記電位が与えられている限り、記憶ノード２０３と記憶ノード２０４の電位をそれぞれ保持する。高電位をＨ、低電位をＬと表すと、記憶ノード２０３の電位がＨならば記憶ノード２０４の電位はＬになり、記憶ノード２０３の電位がＬならば記憶ノード２０４の電位はＨになる。ここで電位Ｈの状態を論理値１、電位Ｌの状態を論理値０と定義すると、記憶ノード２０３と記憶ノード２０４は常に、互いに論理反転の関係にある１個の２値論理値を記憶していることになる。
【００１６】
従って、記憶ノード２０３の論理値を論理変数ｓで表すとすると記憶ノード２０４の論理値はｓ＿と書くことができる。ただし、ｓ＿はｓの論理反転を表す。
【００１７】
ＣＡＭセル２００が記憶している論理値は、記憶ノード２０３と記憶ノード２０４のいずれか一方の論理値と定義すればよいので、ここでは記憶ノード２０３の論理値ｓをＣＡＭセル２００が記憶している論理値とする。
【００１８】
ＳＲＡＭベースＣＡＭが実行できる基本的な動作は、次に述べるように、▲１▼書き換え、▲２▼アドレス指定読み出し、および▲３▼内容番地付け読み出しの３つの動作である。なお、ＣＡＭセル２００のトランジスタＴ７、Ｔ８、Ｔ９の状態がＳＲＡＭセル２０１の状態に影響を及ぼすことはないので、書き換え及びアドレス指定読み出しは一般的なＳＲＡＭと全く同様に行われる。
【００１９】
▲１▼ＣＡＭセル２００のデータ書き換えは、外部からビット線（ＢＬ（１）とＢＬ（０））を通じてＣＡＭセル２００へデータを書き込むことによって達成される。まず、ワード線２０５の電位をｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）より高い高電位Ｈにする。一般的には給電線２０６と同じ電位ＶＤＤ（Ｖ）にする。すると、ｎＭＯＳトランジスタＴ５とＴ６とは共に導通状態となり、ビット線ＢＬ（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ電気的に接続される。
【００２０】
このとき、ＣＡＭセル２００の外部からビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位Ｌが与えられていれば、記憶ノード２０３は電位Ｈに、記憶ノード２０４は電位Ｌになる。逆に、ＣＡＭセル外部からビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電位Ｈが与えられていれば記憶ノード２０３は電位Ｌに、記憶ノード２０４は電位Ｈになる。
【００２１】
すなわち、ビット線ＢＬ（１）に論理値ａ、ビット線ＢＬ（０）に論理ａ を与えた場合にＣＡＭセル２００に論理値ａが書き込まれる。
【００２２】
書き込みが完了すると、ワード線２０５の電位をｎＭＯＳトランジスタのしきい値電圧ＶＴＮ（Ｖ）より低い電位Ｌにする。一般的には接地線２０７と同じ電位ＶＧＮＤ（Ｖ）にする。すると、ｎＭＯＳトランジスタＴ５とＴ６は共に遮断状態となり、ビット線ＢＬ（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ電気的に切断される。
【００２３】
既に述べたように、ｎＭＯＳトランジスタＴ５とＴ６が遮断状態となっても、記憶ノード２０３と記憶ノード２０４はそれぞれ直前の電位を保持する。この結果、ＣＡＭセル２００は、直前にビット線対（ＢＬ（１）とＢＬ（０））を通して書き込まれた論理値を記憶した状態になる。
【００２４】
書き込み動作前にＣＡＭセル２００が記憶していたデータとは無関係に、ビット線対（ＢＬ（１）とＢＬ（０））から書き込まれた論理値を新たに記憶することになるので、ＣＡＭセル２００のデータは書き換えられたことになる。すなわち、ＣＡＭセル２００では、データの書き込みを実行した時点で記憶データは書き換えられる。
【００２５】
書き込み動作中は、マッチ線２０８（および３個のｎＭＯＳトチＴ７、Ｔ８、Ｔ９）の動作には意味がない。そこで、無用な電力消費を生じさせないためにも、通常はマッチ線２０８の電位は接地線２０７と同じ電位ＶＧＮＤ（Ｖ）に固定されている。
【００２６】
今、図５中に示したｍ個のワードの中のｊ番目のワードにデータを書き込むとすると、ワード線ＷＬｊが電位Ｈに引き上げられ、他のワード線は全て電位Ｌに保たれている。従って、ワード線ＷＬｊに接続されているｎ個のＣＡＭセルＣｊ０，Ｃｊ１，…，Ｃｊ（ｎ−１）が書き込み可能状態となり、これ以外の全てのＣＡＭセル２００は書き込みができない状態になっている。このとき、ビット線対ＢＬ０，ＢＬ１，…，ＢＬｎ−１の全てに書き込むべきデータを与えると、ワード線ＷＬｊに接続された全てのＣＡＭセル２００にデータが書き込まれる。
【００２７】
▲２▼ＣＡＭセル２００におけるアドレス指定読み出しは、記憶データを読み出すために、書き込み動作と同様にワード線２０５の電位をＨにする。すると、ｎＭＯＳトランジスタＴ５とＴ６は共に導通状態となり、ビット線ＢＬ（１）と記憶ノード２０３、およびビット線ＢＬ（０）と記憶ノード２０４が、それぞれ電気的に接続される。
【００２８】
図７に示すように、各ビット線対ＢＬｉ（１），ＢＬｉ（０）（ｉ＝０，１，…，（ｎ−１））には、ＣＡＭアレイの外部において、例えば比較器２２０と、トライステートバッファゲートＧ１，Ｇ２およびＧ３とからなる回路が接続されている。書き込み動作時には、書き込み信号ＷＥがＨレベルになって、トライステートバッファゲートＧ２およびＧ３を通してビット線対ＢＬｉ（１），ＢＬｉ（０）に外部からの入力電位が与えられる。一方、読み出し動作時には、書き込み信号ＷＥはＬレベルにされ、トライステートバッファゲートＧ２およびＧ３は高インピーダンス状態になるので、各ビット線対ＢＬｉ（１），ＢＬｉ（０）の電位は、選択されたＣＡＭセル２００の記憶ノードの電位によって決定される。
【００２９】
比較器２２０は各ビット線対ＢＬｉ（１），ＢＬｉ（０）の電位を比較し、どちらの電位が高いかによってＨまたはＬを出力する。このとき読み出し信号ＲＥをＨレベルにしておくと、トライステートバッファゲートＧ１を通じて記憶データがＣＡＭセルアレイの外部へ読み出される。
【００３０】
▲３▼内容番地付け読み第し動作の時には、図６に示したワード線２０５は低電位Ｌ、一般的にはＶＧＮＤ（Ｖ）に保たれ、マッチ線２０８は一旦、高電位Ｈ、一般的には給電線２０６と同じ電位ＶＤＤ（Ｖ）まで充電される。
【００３１】
（ｉ）ここでまず、ＣＡＭセル２００が記憶している論理値が１であるものとする。すなわち、記憶ノード２０３の電位はＨ、記憶ノード２０４の電位はＬである。
【００３２】
ｎＭＯＳトランジスタＴ５とＴ６はいずれも遮断状態なので、ｎＭＯＳトランジスタＴ７，Ｔ８のゲート電極にはそれぞれ記憶ノード２０４と記憶ノード２０３の電位が印加され、これに応じてｎＭＯＳトランジスタＴ７は遮断状態、ｎＭＯＳトランジスタＴ８は導通状態になる。この結果、ｎＭＯＳトランジスタＴ９のゲート電極には、導通状態のｎＭＯＳトランジスタＴ８を通じてビット線ＢＬ（０）の電位が与えられる。
【００３３】
ここで、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が１ならばｎＭＯＳトランジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従って、マッチ線２０８と接地線２０７は電気的に遮断され、マッチ線２０８の電位はＨに保持される。一方、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が０ならばｎＭＯＳトランジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳトランジスタＴ９は導通状態となる。従って、マッチ線２０８と接地線２０７は電気的に接続され、マッチ線２０８の電位はＬに下げられる。
【００３４】
（ｉｉ）次に、ＣＡＭセル２００が記憶している論理値が０であるものとする。すなわち、記憶ノード２０３の電位はＬ、記憶ノード２０４の電位はＨである。
【００３５】
この場合、上記（ｉ）の場合とは逆に、ｎＭＯＳトランジスタＴ７は導通状態、ｎＭＯＳトランジスタＴ８は遮断状態となる。この結果、ｎＭＯＳトランジスタＴ９のゲート電極には、導通状態のｎＭＯＳトランジスタＴ７を通じてビット線ＢＬ（１）の電位が与えられる。
【００３６】
ここで、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が１ならばｎＭＯＳトランジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳトランジスタＴ９は導通状態となる。従って、マッチ線２０８と接地線２０７は電気的に接続され、マッチ線２０８の電位はＨに保持される。一方、ビット線対ＢＬ（１），ＢＬ（０）への入力データの論理値が０ならばｎＭＯＳトランジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従って、マッチ線２０８と接地線２０７は電気的に遮断され、マッチ線２０８の電位はＨに保持される。
【００３７】
上記（ｉ），（ｉｉ）の結果をまとめると、ＣＡＭセル２００が記憶している論理値と入力データの論理値が一致している場合には、マッチ線２０８の電位はＨに保持され、ＣＡＭセル２００が記憶している論理値と入力データの論理値が不一致の場合にはマッチ線２０８の電位はＬに引き下げられる。
【００３８】
従って、マッチ線２０８の電位を観測することによって、ＣＡＭセル２００が記憶している論理値と入力データの論理値が一致しているか否かを判定することができる。
【００３９】
また、内容番地付け読み出し動作の時には、ＣＡＭセル２００は１ビットのマスク付き比較処理を実行することができる。
【００４０】
まず、ビット線対ＢＬ（１），ＢＬ（０）への入力段階において、前処理が施される。即ち、入力データの論理値が１であっても０であっても、マスクワードの対応するビットの論理値が１の場合、ビット線ＢＬ（１），ビット線ＢＬ（０）には共にＬが与えられる。
【００４１】
先に述べたように、ｎＭＯＳトランジスタＴ９のゲート電極は、ＣＡＭセル２００が記憶している論理値が１の場合（上記（ｉ））にはビット線ＢＬ（０）、ＣＡＭセル２００が記憶している論理値が０の場合（上記（ｉｉ））にはビット線ＢＬ（１）と電気的に接続される。
【００４２】
このことから、ビット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭセル２００が記憶している論理値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与えられる。この結果、このＣＡＭセル２００は、マッチ線２０８の電位を保持することになり、比較処理を実行しない。
【００４３】
図５に示したＣＡＭセルアレイにおいて、同じワードに属するＣＡＭセル２００はマッチ線２０８を共有している。例えば、ｊ番目のワードに属する全てのＣＡＭセル２００は１本のマッチ線ＭＬｊを共有している。従って、上記ＣＡＭセル２００における１ビットの比較処理動作によって、ｊ番目のワードに属するＣＡＭセル２００のうち少なくとも１つのＣＡＭセル２００において不一致が生じると、マッチ線ＭＬｊの電位がＬに引き下げられる。
【００４４】
また、全てのワードのｉ番目のＣＡＭセル２００はビット線ＢＬｉを共有している。従って、ビット線対ＢＬ０，ＢＬ１，…，ＢＬｎ−１の全てに入力データを与えたとき、全てのワードのマッチ線ＭＬ０，ＭＬ１，…，ＭＬｍ−１において、入力ワードとストアワードとのマスク付き比較処理の結果が同時並列的に得られる。
【００４５】
次に、第２の従来例としてＰＬＡ（プログラマブル・ロジック・アレイ）のＡＮＤ平面を用いた完全並列ＣＡＭ（以下「ＰＬＡベースＣＡＭ」という。）について説明する。
【００４６】
ＰＬＡは一般に、任意の論理関数を実現できるＬＳＩ（大規模集積回路）としてＡＮＤ平面およびＯＲ平面と呼ばれる２つのスイッチマトリクスから構成されている。ＡＮＤ平面は完全並列ＣＡＭとして利用することができる。なお、ＰＬＡについては、例えば、シー・ミード（Ｃ．Ｍｅａｄ），エル・コンウェイ（Ｌ．Ｃｏｎｗａｙ）共著「イントロダクション・ツー・ＶＬＳＩシステムズ」（アディソン・ウエスレイ（Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ）発行、ｐ．７９−ｐ．８８、ｐ．１０２−ｐ．１０８）等に詳しく解説されている。
【００４７】
図８に示すように、ＰＬＡベースＣＡＭセルアレイは、ＰＬＡのＡＮＤ平面と同様に構成され、行列状に配された複数のＣＡＭセル３００を有している。ＣＡＭセル３００は、図９に示すように、ビット線対３０２と、接地線３０３と、マッチ線３０４と、ｎＭＯＳトランジスタ３０１を含んでいる。ｎＭＯＳトランジスタ３０１のソース電極は接地線３０３に接続され、ドレイン電極はマッチ線３０４に接続されている。ｎＭＯＳトランジスタ３０１のゲート電極はビット線対３０２のいずれか一方、すなわちビット線ＢＬ（１）またはビット線ＢＬ（０）に接続されている。
【００４８】
ｎＭＯＳトランジスタ３０１は、ゲート電極に、そのしきい値電圧ＶＴＮ（Ｖ）以上の電位Ｈが加えられると、マッチ線３０４と接地線３０３とを電気的に接続する。一般的にはＨは電源電位ＶＤＤ（Ｖ）である。逆に、ゲート電極にＶＴＮ（Ｖ）以下の電位Ｌが加えられると、マッチ線３０４と接地線３０３とを電気的に遮断する。一般的にはＬは接地電位ＶＧＮＤ（Ｖ）である。
【００４９】
ＣＡＭセル３００は、ｎＭＯＳトランジスタ３０１のゲート電極が接続されているビット線がビット線対３０２のうちいずれであるかによって１ビットのデータを記憶している。
【００５０】
このＰＬＡベースＣＡＭが実行できる基本的な動作は、次に述べるように、内容番地付け読み出しである。なお、ＬＳＩの製造時に作られたトランジスタの接続情報を記憶データとして利用しているため、電気信号によるデータの書き換えは行えない。また、アドレス指定読み出しも実行できない。
【００５１】
ＰＬＡベースＣＡＭにおける内容番地付け読み出しは、まず、マッチ線３０４を高電位Ｈに充電する。一般的には電源電位ＶＤＤ（Ｖ）まで充電する。次にビット線対３０２に入力データを与える。
【００５２】
今、ＳＲＡＭベースＣＡＭセルの時と同様に、ビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位Ｌを与えた場合の入力データの論理値を１、逆にビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電位Ｈを与えた場合の入力データの論理値を０と定義する。
【００５３】
また、各ＣＡＭセル３００においてｎＭＯＳトランジスタ３０１のゲート電極がビット線ＢＬ（１）に接続されているとき、そのＣＡＭセル３００が記憶しているデータの論理値を０と定義する。逆に、トランジスタ３０１のゲート電極がビット線ＢＬ（０）に接続されているとき、そのＣＡＭセル３００が記憶しているデータの論理値を１と定義する。
【００５４】
（ｉ）ＣＡＭセル３００が記憶している論理値が１の場合、ｎＭＯＳトランジスタ３０１のゲート電極はビット線ＢＬ（０）に接続されている。したがって、入力データの論理値が１ならば、ｎＭＯＳトランジスタ３０１は遮断状態になるので、マッチ線３０４と接地線３０３とが電気的に遮断され、マッチ線３０４の電位はＨに保持される。一方、入力データの論理値が０ならば、ｎＭＯＳトランジスタ３０１は導通状態になるので、マッチ線３０４と接地線３０３とが電気的に接続され、マッチ線３０４の電位はＬに引き下げられる。
【００５５】
（ｉｉ）また、ＣＡＭセル３００が記憶している論理値が０の場合、ｎＭＯＳトランジスタ３０１のゲート電極はビット線ＢＬ（１）に接続されている。したがって、入力データの論理値が１ならば、ｎＭＯＳトランジスタ３０１は導通状態になるので、マッチ線３０４の電位はＬに引き下げられる。一方、入力データの論理値が０ならば、ｎＭＯＳトランジスタ３０１は遮断状態になるので、マッチ線３０４の電位はＨに保持される。
【００５６】
上記（ｉ），（ｉｉ）の結果、ＳＲＡＭベースＣＡＭセルの場合と同様に、ＣＡＭセル３００が記憶している論理値と入力データの論理値が一致している場合にはマッチ線３０４の電位はＨに保持され、ＣＡＭセル３００が記憶している論理値と入力データの論理値が不一致の場合にはマッチ線３０４の電位はＬに引き下げられる。
【００５７】
従って、マッチ線３０４の電位を観測することによってＣＡＭセル３００が記憶している論理値と入力データの論理値が一致しているか否かを判定することができる。
【００５８】
また、マスク付き比較処理の動作では、ビット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭセル２００が記憶している論理値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与えられる。この結果、このＣＡＭセル２００は、マッチ線２０８の電位を保持することになり、比較処理を実行しない。
【００５９】
しかも、図８に示したように、同じワードに属するＣＡＭセル３００はマッチ線３０４を共有し、全てのワードのｉ番目のＣＡＭセル２００はビット線ＢＬｉを共有している。
【００６０】
したがって、このＰＬＡベースＣＡＭは、ＳＲＡＭベースＣＡＭの場合と全く同様に、マスク付き比較処理を実行することができる。
【００６１】
また、第３の従来例として、特開平５−７４１７６号公報に開示されたＥＥＰＲＯＭ（エレクトリカル・イレイザブル・プログラマブル・リード・オンリ・メモリ）を用いた完全並列ＣＡＭ（以下「ＥＥＰＲＯＭベースＣＡＭ」という。）について説明する。
【００６２】
ＥＥＰＲＯＭは電気的に記憶データの書き換えが可能な半導体集積化メモリとして広く使われている。記憶容量は大きいが読み出し速度に比べて書き換え速度は非常に遅いので、データの書き換えが頻繁には必要でないような場合によく使われる。ＥＥＰＲＯＭについては、例えば、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」（培風館発行）、ｐ．１６７−ｐ．１７３に解説されている。
【００６３】
図１１に示すように、ＥＥＰＲＯＭベースＣＡＭセルアレイは、行列状に配された複数のＣＡＭセル４００，４０１，…を備えている。
【００６４】
例えばＣＡＭセル４００は、ＭＯＮＯＳ（メタル−オキサイド−ナイトライド−オキサイド−セミコンダクタ）構造を持つ一対の不揮発性メモリセル４００ａ，４００ｂを有している。１ビットの不揮発性メモリセル４００ａ，４００ｂは各々、データを記憶する記憶トランジスタ４１３と、選択トランジスタ４１４を含んでいる。記憶トランジスタ４１３を構成する窒化珪素膜中に電子をトラップするか否かによって、記憶トラップ４１３はエンハンスメント型かデプレッション型のトランジスタ特性を示す。選択トランジスタ４１４は通常のエンハンスメント型のｎＭＯＳトランジスタである。図中、記憶トランジスタ４１３のゲート電極配線は省略されている。
【００６５】
ＥＥＰＲＯＭベースＣＡＭが実行できる基本的な動作は、次に述べるように、▲１▼書き換え、▲２▼アドレス指定読み出し、および▲３▼内容番地付け読み出しの３つの動作である。なお、書き換え動作とアドレス指定読み出し動作は通常のＥＥＰＲＯＭと同様に行われる。
【００６６】
▲１▼ＣＡＭセルのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。まず、消去動作時には、記憶トランジスタ４１３のゲート電極に負のプログラム電位ＶＰ（Ｖ）を与える一方、基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と基板との間に大きな負の電圧が印加される結果、同じワードに属する記憶トランジスタ４１３は全てデプレッション型トランジスタになる。これを消去状態と呼び、同じワードに属する全ての記憶トランジスタ４１３は論理値０になっている。
【００６７】
書き込み時には、記憶トランジスタ４１３のゲート電極に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える一方、論理値１を書き込みたいビットのデータ線（例えばデータ線４２１）と基板とに負のプログラム電位ＶＰ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と、基板および選択されたデータ線４２１との間には大きな正の電圧が印加される。この結果、記憶トランジスタのゲート電極に対してデータ線４１３から電子が供給され、記憶トランジスタ４１３はエンハンスメント型トランジスタになる。図１１中、−を付した記憶トランジスタ４１３はエンハンスメント型であることを示し、＋を付した記憶トランジスタ４１３はデプレッション型であることを示している。
【００６８】
▲２▼アドレス指定読み出し時には、全ての記憶トランジスタ４１３のゲート電極に接地電位ＶＧＮＤ（Ｖ）を与え、選択されたワード線４３０には電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ４１３のゲート電極と、マッチ線４１３には共に接地電位ＶＧＮＤ（Ｖ）を与える。データ線４２１，データ線４２２に接続された図示しないアンプによって、メモリセル４００ａあるいは４００ｂが導通状態、遮断状態のうちいずれの状態にあるかが検出される。これにより、記憶トランジスタの内容が読み出される。
【００６９】
▲３▼内容番地付け読み出しは、メモリセル４００ａとメモリセル４００ｂの２ビット１組を１つのＣＡＭセルとして取り扱うことによって可能になる。ＣＡＭセル４００の２つのメモリセル４００ａと４００ｂには互いに相反するデータが書き込まれている。図１１の例ではＣＡＭセル４００の記憶データは論理値０で、ＣＡＭセル４０１の記憶データは論理値１である。内容番地付け読み出しを行うにはまず、マッチ線４３１を高電位Ｈ、通常は２．０（Ｖ）程度まで充電する。
【００７０】
入力データの論理値が０の場合、データ線４２１には低電位Ｌ、一般的には接地電位ＶＧＮＤ（Ｖ）が入力される一方、データ線４２２には高電位Ｈ、一般的には２．０（Ｖ）程度の電位が入力される。メモリセル４００ｂの記憶トランジスタ４１３，メモリセル４０１ａの記憶トランジスタ４１３はいずれもデプレッション型トランジスタであるから、それらのソースドレイン間は導通状態にある。ワード線４３０の電位を適切に選ぶことによって、それぞれメモリセル４００ｂの選択トランジスタ４１４が遮断状態、メモリセル４０１ａの選択トランジスタ４１４が導通状態になるようにする（この点についての問題は後述する）。すると、記憶データと入力データとが一致しているＣＡＭセル４００においては、マッチ線４３１とデータ線４２１とが電気的に遮断され、マッチ線４３１の電位はＨに保たれる。一方、記憶データと入力データが不一致のＣＡＭセル４０１においては、マッチ線４３１とデータ線４２１とが電気的に導通し、マッチ線４３１の電位はＬに引き下げられる。
【００７１】
結果として、マッチ線４３１の電位を観測しておくことによって、記憶データの論理値と入力データの論理値とが一致しているか否かを判定することができる。
【００７２】
【発明が解決しようとする課題】
具体的な問題点を指摘する前に、まず、ＣＡＭにおいて実現しようとしているマスク付き一致処理の論理演算処理について説明する。
【００７３】
ＣＡＭにおけるデータ検索の基本的な操作は１ビットの比較処理である。変数ｘ，ｙは共に２値変数のブール代数値（以下「論理値」という。）を表すとする。ｘとｙが論理的に一致している場合を１（真）、そうでない場合を０（偽）とするブール関数（以下「論理関数」という。）は論理一致と呼ばれ、次の論理式（１）で表される。
【００７４】
（ｘ≡ｙ）＝（ｘ∧ｙ）∨（ｘ＿∧ｙ＿） …（１）
ただし、≡は論理一致
∧は論理積
∨は論理和
ｘ＿，ｙ＿はそれぞれｘ，ｙの論理反転
を表している。なお、論理一致はＥＸ−ＮＯＲ（排他的ＮＯＲ）、論理積はＡＮＤ、論理和はＯＲ、論理反転はＮＯＴとも呼ばれる。以下、同じ表記法を用いる。
【００７５】
また、ｘとｙの論理値が不一致である時を１とする論理関数は排他的論理和と呼ばれ、次の論理式で表される。
【００７６】
（ｘ○ｙ）＝（ｘ∧ｙ＿）∨（ｘ＿∧ｙ） …（２）
ただし、○は排他的論理和を表している。以下、同じ表記法を用いる。
【００７７】
排他的論理和はＥＸ−ＯＲ（排他的ＯＲ）とも呼ばれ、論理一致の否定論理になっているので、一致検索の場合には式（１）の代わりに式（２）を用いることもできる。
【００７８】
さて今、メモリにはｍ個のワードが記憶されており、それぞれのワードはｎビットのメモリセルで構成されているものとする。１ビットのメモリセルは一つの論理値を記憶できる。
【００７９】
ｊ番目のストアワードをＳｊとすると、Ｓｊはｎ個の論理値からなるｎ項組であるから、
Ｓｊ＝（ｓｊｏ，ｓｊ１，…，ｓｊ（ｎ−１）） …（３）
と表すことができる。Ｓｊの各要素ｓｊｏ，ｓｊ１，…，ｓｊ（ｎ−１）はそれぞれストアワードＳｊを構成する論理値を示している。
【００８０】
また、外部から与えられる検索ワードをＡ、マスクワードをＣとすると
Ａ＝（ａ０，ａ１，…，ａｎ−１） …（４）
Ｃ＝（ｃ０，ｃ１，…，ｃｎ−１） …（５）
と表すことができる。Ａの各要素ａ０，ａ１，…，ａｎ−１はそれぞれ検索ワードＡを構成する論理値、Ｃの各要素ｃ０，ｃ１，…，ｃｎ−１はそれぞれマスクワードＣを構成する論理値を示している。マスクワードのｉ番目の要素ｃｉが論理値１であることはｉ番目のビットをマスクすることを意味し、ｃｉが論理値０であることはｉ番目のビットをマスクしないことを意味する。
【００８１】
ｊ番目のストアワードＳｊのｉ番目の要素ｓｊｉが探索ワードＡのｉ番目の要素ａｉと一致するときを１（真）とし、マスクワードＣのｉ番目の要素ｃｉが論理値１のときにはｓｊｉの論理値やａｉの論理値に関係なく１（真）とする論理関数ｍｊｉを１ビットのマスク付比較処理と言う。ｍｊｉは次の論理式で表される。
【００８２】
ｍｊｉ＝（ａｉ≡ｓｊｉ）∨ｃｉ …（６）
マスクワードＣによってマスクされた要素以外の全ての要素において、ｊ番目のストアワードＳｊと探索ワードＡとが一致するときを１（真）とする論理関数ｍｊは、各要素に対するマスク付比較処理ｍｊｉの論理積となり、
【数１】
【００８３】
ＣＡＭに与えるべきマスク付き比較処理機能は上記式（７）の論理演算を実行できればよく、個々のＣＡＭセルにおいては上記式（６）の論理演算を実行できればよい。
【００８４】
式（１）により論理一致（ａｉ≡ｓｊｉ）＝（ａｉ∧ｓｊｉ）∨（ａｉ＿∧ｓｊｉ＿）であるから、式（６）は
ｍｊｉ＝（（ａｉ∧ｃｉ＿）∧ｓｊｉ＿）∨（（ａｉ＿∧ｃｉ＿）∧ｓｊｉ） …（８）
と変形できる。
【００８５】
ここで、ｂｉ（１）＝ａｉ∧ｃｉ＿、ｂｉ（０）＝ａｉ＿∧ｃｉ＿という論理変数を新たに導入すると、式（８）は
ｍｊｉ＝（ｂｉ（１）∧ｓｊｉ＿）∨（ｂｉ（０）∧ｓｊｉ） …（９）
と表すことができる。
【００８６】
従来例と同様に、マスク処理をＣＡＭセル外部で行い、ＣＡＭセルには論理変数ｂｉ（１）とｂｉ（０）に対応するデータを供給することにすれば、ＣＡＭセルは式（９）の論理処理を実行できればよいことになる。
【００８７】
マッチ線ＭＬｊの論理値ｍｊをワイアドＯＲ論理で得ることにすれば、式（７）は
【数２】
【００８８】
以上がＣＡＭにおいて実現しようとしているマスク付き比較処理の論理演算処理である。
【００８９】
さて、第１の従来例であるＳＲＡＭベースＣＡＭの場合には、フリップフロップ２０２を用いて１ビットのデータを記憶し、記憶ノード２０３と記憶ノード２０４からそれぞれ論理値ｓｊｉとｓｊｉ＿を取り出している。すなわち、１ビットのデータ記憶と、論理値ｓｊｉおよびｓｊｉ＿の生成のために、トランジスタを４個使用している。更に、式（９）を実現するためにトランジスタＴ７とトランジスタＴ８を使用し、トランジスタＴ９によって式（１０）を実現している。
【００９０】
この場合、回路動作上の問題はない。しかし、ＳＲＡＭセル２０１の面積はＤＲＡＭなどに比べて大きいため、ＣＡＭセル２００の面積は相当大きくなる。このため、実用的な記憶容量を達成できないという問題がある。
【００９１】
第２の従来例であるＰＬＡベースＣＡＭは、上記第１の従来例の問題点を解決して、大記憶容量を達成しようとしている。
【００９２】
すなわち、このＰＬＡベースＣＡＭでは、上記第１の従来例の如く論理値ｓｊｉおよびｓｊｉ＿を一旦生成することはせず、式（９）が
論理値ｓｊｉ＝０ならばｍｊｉ＝ｂｉ（１）∧ｓｊｉ＿
論理値ｓｊｉ＝１ならばｍｊｉ＝ｂｉ（０）∧ｓｊｉ …（１１）
となることを利用して、トランジスタ３０１の接続関係だけで論理値ｓｊｉおよびｓｊｉ＿を記憶し、式（９）および式（１０）を同時に実現している。これにより、セル面積を低減して大記憶容量を達成している。
【００９３】
しかしながら、ＰＬＡベースＣＡＭは一致検索処理のみに着目したものであり、既に述べたように記憶データの書き換え動作ができないという問題がある。
【００９４】
また、ＰＬＡベースＣＡＭでは、次に述べる理由により、アドレス指定読み出し動作もできない。
【００９５】
すなわち、図８に示したＰＬＡベースＣＡＭにおいてアドレス指定読み出しを行おうとする場合、接地線３０３を読み出し線、マッチ線３０４をワード線としてそれぞれ利用する。これは、各ＣＡＭセル３００において、ビット線対３０２はトランジスタ３０１のゲート電極に接続されているか、もしくは何も接続されていないので、データの読み出し線としては使えないからである。まず、全てのビット線対３０２を電位Ｌにして、全ての接地線３０３を電位Ｈに充電する。今、ｊ番目のワードの記憶データを読み出したいとすると、マッチ線３０４のうち、ｊ番目のマッチ線ＭＬｊだけを電位Ｌにし、残りのマッチ線３０４は全て電位Ｈにする。ここで、全てのビット線対３０２のＢＬ（１）だけを電位Ｈにすると、論理値０を記憶しているＣＡＭセル３００（トランジスタ３０１のゲート電極がビット線ＢＬ（１）に接続されているセル）においては接地線３０３とマッチ線３０４とが導通し、接地線３０３の電荷が引き抜かれて電位が低下する。これにより、読み出しが正常に実行できるかのように見える。
【００９６】
しかしながら、図１０に示すように、読み出すべきＣＡＭセル３００ａが論理値０を記憶し、これと同じ接地線３１３に接続されたＣＡＭセル３００ｂが論理値０を記憶している場合、重大な不具合が生じることが分かる。つまり、上に述べた読み出し動作では、マッチ線３０４ｂ、接地線３１３、ビット線３１５の電位が全てＨに設定されるから、ＣＡＭセル３００ｂのトランジスタ３０１ｂのゲート電極は０バイアスとなり、トランジスタ３０１ｂはオフ状態になる。一方、読み出すべきワードのマッチ線３０４ａは電位Ｌに設定されるので、ＣＡＭセル３００ａのトランジスタ３０１ａのゲート電極には、ビット線３１５の電位Ｈとマッチ線３０４ａの電位Ｌとの差（Ｈ−Ｌ）が印加される。この差（Ｈ−Ｌ）がしきい値電圧ＶＴＮ（Ｖ）より高ければトランジスタ３０４ａはオン状態となる。この結果、接地線３１３の電荷はマッチ線３０４ａに引き抜かれて、接地線３１３の電位は低下する。接地線３１３の電位がＨ’まで低下したとすると、トランジスタ３０１ｂのゲート電極には、ビット線３１５の電位Ｈと接地線３１３の電位Ｈ’との差（Ｈ−Ｈ’）が印加される。この値（Ｈ−Ｈ’）がしきい値電圧ＶＴＮ（Ｖ）より大きくなれば、トランジスタ３０１ｂはオン状態になって、マッチ線３０４ｂからマッチ線３０４ａへ電流が流れる。これは致命的な欠陥であり、ＰＬＡベースＣＡＭではアドレス指定読み出し動作を正常に行うことができない。
【００９７】
このようにＰＬＡベースＣＡＭでは、データの書き換え動作、アドレス指定読み出し動作を実行できないという問題がある。
【００９８】
第３の従来例であるＥＥＰＲＯＭベースＣＡＭは、上記第１の従来例と第２の従来例の問題点を解決し、大記憶容量を実現するとともに、記憶データの書き換えおよびアドレス指定読み出しも実行できるＣＡＭを提供しようとしている。
【００９９】
すなわち、このＥＥＰＲＯＭベースＣＡＭでは、第２の従来例と同じく論理関数ｍｊｉとしての式（１１）を利用する。ただし、
論理値ｓｊｉ＝０ならばｂｉ（０）∧ｓｊｉ＝０
論理値ｓｊｉ＿＝０ならばｂｉ（１）∧ｓｊｉ＿＝０ …（１２）
の部分が、第２の従来例では接続トランジスタ３０１が存在しないことによって実現されていたのに対し、このＥＥＰＲＯＭベースＣＡＭでは、図１１に示したように、記憶トランジスタ４１３をエンハンスメント型トランジスタにすることによって実現している。さらに記憶トランジスタ４１３をデプレッション型トランジスタにすることによって式（１１）を実現している。これにより、第１の従来例であるＳＲＡＭベースＣＡＭに比べてはるかに大きな記憶容量を実現している。
【０１００】
また、この記憶トランジスタ４１３をＭＯＮＯＳトランジスタにすることによって記憶データの書き換えを可能としている。さらに、データ線４２１とデータ４２２はそれぞれ、不揮発性メモリセル４００ａと不揮発性メモリセル４００ｂの記憶トランジスタ４１３のソース電極に接続されており、選択トランジスタ４１４を選択することによってアドレス指定読み出しも可能である。
【０１０１】
しかしながら、このＥＥＰＲＯＭベースＣＡＭでは、内容番地付け読み出し動作に致命的な不具合がある。すなわち、図１１の例で、ＣＡＭセル４００の記憶データと入力データとが一致していても、不一致のＣＡＭセル４０１によってマッチ線４３１の電位が下がると、ＣＡＭセル４００の選択トランジスタ４１４が導通状態となる。このため、一致ＣＡＭセル４００を通してデータ線４２２からＣＡＭセル４０１のデータ線４２１へ電流パスが生じてしまうという問題がある。
【０１０２】
前述の特開平５−７４１７６号公報には、これを回避するために、一致検索を有効にするためのワード線４３０の電位を低くするか、選択トランジスタ４１４のしきい値電圧を通常のｎＭＯＳトランジスタに比べて極めて高い値に設定するという手段を提案している。
【０１０３】
しかし、一致検索時のワード線４３０の電位を低くすると、ＣＡＭとしての動作速度が低下するという新たな問題が生じる。
【０１０４】
また、選択トランジスタ４１４のしきい値電圧を極めて高い値に設定しようとすれば、そのために工程を追加しなければならず、ＬＳＩチップ全体の製造工程が長くなってコストアップを招くという問題が生じる。ＬＳＩチップとしてＥＥＰＲＯＭベースＣＡＭを作製する場合、ＣＡＭセルアレイ外部に探索レジスタやアドレスデコーダ等の周辺回路を多数、同時に作り込むわけであるが、これらの周辺回路はそのような高いしきい値電圧のトランジスタでは構成できず、結局、同一チップ上にしきい値電圧の異なる２種類のｎＭＯＳトランジスタを作製しなければならないからである。
【０１０５】
なお、このＥＥＰＲＯＭベースＣＡＭにおいて、内容番地付け読み出し時に、一致ＣＡＭセル４００を通して電流パスが生じるという問題は、不揮発性メモリセル４００ａや４００ｂが導通／遮断を決定しているデータ線４２１，４２２とマッチ線４３１との全てが、入力データと記憶データの論理値によって変化してしまうために、選択トランジスタ４１４のソース電位が変動してしまうことが根本的原因である。したがって、上記提案された解決手段は根本的な解決手段ではないと考えられる。
【０１０６】
そこで、この発明の目的は、記憶容量が大きく、アドレス指定読み出しおよび内容番地付け読み出しの動作を円滑に実行でき、かつ低コストで作製できる半導体集積化メモリを提供することにある。
【０１０７】
また、併せて記憶データの書き換え動作を実行できる半導体集積化メモリを提供することにある。
【０１０８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の半導体集積化メモリは、半導体基板上に行列状に複数配されたメモリセルを備え、上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、エンハンスメント型またはデプレッション型のうちいずれか一方の型に設定された第１の記憶トランジスタと、エンハンスメント型またはデプレッション型のうち他方の型に設定された第２の記憶トランジスタとを有し、かつ上記３つのトランジスタは直列に接続されており、行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴としている。
【０１０９】
また、請求項２に記載の半導体集積化メモリは、請求項１に記載の半導体集積化メモリにおいて、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっていることを特徴としている。
【０１１０】
また、請求項３に記載の半導体集積化メモリは、半導体基板上に行列状に複数配されたメモリセルを備え、上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、この選択トランジスタに直列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記選択トランジスタのしきい値と実質的に同一または高いしきい値のいずれか一方のしきい値に設定された第１の記憶トランジスタと、この第１の記憶トランジスタに並列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記実質的に同一または高いしきい値の他方のしきい値に設定された第２の記憶トランジスタとを有し、行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴としている。
【０１１１】
なお、記憶トランジスタのしきい値が選択トランジスタのしきい値実質的に同一に設定されているとは、両者に同じバイアス条件が与えられたとき、ともにオン状態またはオフ状態になるという意味である。また、記憶トランジスタのしきい値が、選択トランジスタのしきい値よりも高いしきい値に設定されているとは、後述する読み出し動作時に与えられるバイアス条件では、上記記憶トランジスタがオン状態になることはなく、オフ状態を維持するという意味である。
【０１１２】
【作用】
請求項１の半導体集積化メモリは、次のように動作する。
【０１１３】
▲１▼まず、内容番地付け読み出しの動作について説明する。
【０１１４】
各メモリセルにおいて、第１のデータ線に電位Ｌ、第２のデータ線に電位Ｈを与えた場合の入力データの論理値を０、第１のデータ線に電位Ｈ、第２のデータ線に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、メモリセルをマスクする場合は、論理値Ｍ（マスク）を入力、すなわち第１のデータ線，第２のデータ線にいずれも電位Ｌを印加するものとする。全てのビット線は電位Ｌに固定される。全てのマッチ線は電位Ｈまで予備充電される。また、全てのワード線は最初、電位Ｌに設定される。全てのデータ線対にそれぞれ入力データに対応した電位を与えた後、全てのワード線の電位をＨにする。これにより、全ての選択トランジスタをオン状態とする。
【０１１５】
マスクされたメモリセルでは、記憶している論理値が１または０のいずれであっても、第１のデータ線および第２のデータ線に電位Ｌが印加されるので、第１の記憶トランジスタまたは第２の記憶トランジスタのうちエンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、マッチ線の電位は保持され、比較処理は行われない。また、記憶している論理値と入力データの論理値とが一致したメモリセル（以下「一致ＣＡＭセル」という。）では、エンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、マッチ線の電位はＨに保持される。これに対して、記憶している論理値と入力データの論理値とが不一致であったメモリセル（以下「不一致ＣＡＭセル」という。）では、第１の記憶トランジスタおよび第２の記憶トランジスタとの両方がオン状態となる。この結果、マッチ線の電位はＬに引き下げられる。したがって、マッチ線の電位を観測することによって、メモリセルが記憶している論理値と入力データの論理値とが一致しているか否かが判定される。
【０１１６】
しかも、各メモリセルにおいて上記３つのトランジスタが直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にメモリセルにおいて選択トランジスタが選択的にオンしなければならないという問題は生じない。すなわち、不一致ＣＡＭセルでマッチ線の電位が下がったとしても、一致ＣＡＭセルでは、エンハンスメントタイプに設定された一方の記憶トランジスタが、他方の記憶トランジスタと選択トランジスタの状態には関係なく、常にオフ状態にあるので、一致ＣＡＭセルを通して無用な電流パスが生じることは無い。なお、この内容番地付け読み出し時にはビット線は常に電位Ｌに設定されているので、選択トランジスタのソース電極側（ビット線側）の電位は安定している。
【０１１７】
▲２▼次に、アドレス指定読み出しの動作について説明する。
【０１１８】
アドレス指定読み出しの際には、全てのマッチ線は接地電位に固定される。第１のデータ線を全て電位Ｈ、第２のデータ線を全て電位Ｌに設定する。また、全てのワード線を最初、電位Ｌに設定する。全てのビット線を電位Ｈまで予備充電した後、読み出すべきワードに属するワード線のみを電位Ｈに引き上げる。そのワード線に制御される選択トランジスタはすべてオン状態となる。
【０１１９】
論理値０を記憶しているメモリセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタがいずれもオン状態となる。この結果、ビット線に予備充電された電荷はそのセルを通してマッチ線へ引き抜かれ、ビット線の電位は接地電位に低下する。一方、論理値１を記憶しているメモリセルでは、エンハンスメントタイプに設定された一方の記憶トランジスタが必ずオフ状態となる。したがって、ビット線に予備充電された電荷はマッチ線へ引き抜かれることはなく、ビット線は初期の電位Ｈを保持する。このようにして、指定されたワードの記憶データが読み出される。
【０１２０】
しかも、この半導体集積化メモリでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するメモリセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線は接地電位に保たれるから、非選択のワードに属するメモリセルの選択トランジスタは常にオフ状態となる。したがって、そのメモリセルが論理値０または１にいずれを記憶していたとしても、ビット線とマッチ線との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１２１】
この半導体集積化メモリでは、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積が低減される。したがって、集積度を高めて、記憶容量を増大させることが可能となる。
【０１２２】
また、エンハンスメントタイプに設定される一方の記憶トランジスタのしきい値は、選択トランジスタのしきい値と同一に設定され得るので、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１２３】
請求項２の半導体集積化メモリでは、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっているので、次に述べるように、さらに記憶データの書き換え動作が可能となる。
【０１２４】
このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１２５】
まず、消去動作時には、第１の記憶トランジスタと第２の記憶トランジスタとの両方のゲート電極に第１のデータ線，第２のデータ線を通して負のプログラム電位ＶＰ（例えば｜ＶＰ｜＝６．０（Ｖ））を与える一方、消去すべきワードに属するマッチ線を通して基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。第１の記憶トランジスタ，第２の記憶トランジスタのゲート電極と基板との間に大きな負の電圧が印加される結果、第１の記憶トランジスタ，第２の記憶トランジスタは全てデプレッション型トランジスタになる（消去状態）。
【０１２６】
書き込み時には、各メモリセルにおいて、第１の記憶トランジスタ，第２の記憶トランジスタのうちエンハンスメント型に設定すべき一方の記憶トランジスタのゲート電極に第１のデータ線または第２のデータ線を通して正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与えるとともに、マッチ線を通して基板に負のプログラム電位ＶＰ（Ｖ）を与える。なお、第１の記憶トランジスタ，第２の記憶トランジスタのうちデプレッション型に設定すべき他方の記憶トランジスタのゲート電極には、上記負のプログラム電位ＶＰ（Ｖ）を与える。エンハンスメント型に設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタはエンハンスメント型トランジスタになる。第１の記憶トランジスタ，第２の記憶トランジスタのうち他方の記憶トランジスタは、デプレッション型のまま残される。このようにして記憶データの書き換えが実行される。
【０１２７】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１２８】
請求項３の半導体集積化メモリは、次のように動作する。
【０１２９】
▲１▼まず、記憶データの書き換え動作について説明する。
【０１３０】
この半導体集積化メモリのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１３１】
まず、消去動作時には、第１の記憶トランジスタ，第２の記憶トランジスタの両方のゲート電極に第１のデータ線，第２のデータ線を通して接地電位ＶＧＮＤ（Ｖ）を与える一方、消去すべきワードに属するマッチ線を通して基板に正のプログラム電位ＶＰ１（例えばＶＰ１＝１２．０（Ｖ））を与える。第１の記憶トランジスタ，第２の記憶トランジスタのゲート電極と基板との間に負の電圧が印加される結果、第１の記憶トランジスタ，第２の記憶トランジスタは、全て選択トランジスタと同一のしきい値に設定される（消去状態）。
【０１３２】
書き込み時には、各メモリセルにおいて、第１の記憶トランジスタ，第２の記憶トランジスタのうち高いしきい値に設定すべき一方の記憶トランジスタのゲート電極に第１のデータ線または第２のデータ線を通して正のプログラム電位ＶＰ１（Ｖ）を与えるとともに、マッチ線を通して基板に接地電位ＶＧＮＤ（Ｖ）を与える。なお、第１の記憶トランジスタ，第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定すべき他方の記憶トランジスタのゲート電極には、接地電位ＶＧＮＤ（Ｖ）を与える。また、ビット線には、例えば電位ＶＰ２＝６．０（Ｖ）を与える。上記高いしきい値に設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタは高いしきい値に設定される。第１の記憶トランジスタ，第２の記憶トランジスタのうち他方の記憶トランジスタは、選択トランジスタと同一のしきい値のまま残される。
【０１３３】
次に、▲２▼内容番地付け読み出し、▲３▼アドレス指定読み出しの動作を説明する。▲２▼，▲３▼で、入力データの論理値の定義は請求項１の場合と同様とする。また、第１，第２のデータ線、ビット線、マッチ線およびワード線に与える電位も請求項１の場合と同様とする。
【０１３４】
▲２▼内容番地付け読み出し動作では、ワード線に与えられた電位に応じて選択トランジスタはオン状態にある。
【０１３５】
マスクされたメモリセルでは、記憶している論理値が１または０のいずれであっても、第１のデータ線および第２のデータ線に電位Ｌが印加されるので、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が必ずオフ状態となる。したがって、マッチ線の電位は保持され、比較処理は行われない。また、一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が必ずオフ状態となる。したがって、マッチ線の電位はＨに保持される。これに対して、不一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定された一方の記憶トランジスタがオン状態となる。この結果、マッチ線の電位はＬに引き下げられる。したがって、マッチ線の電位を観測することによって、メモリセルが記憶している論理値と入力データの論理値とが一致しているか否かが判定される。
【０１３６】
しかも、請求項１と同様に、各メモリセルにおいて上記３つのトランジスタが直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にメモリセルにおいて選択トランジスタが選択的にオンしなければならないという問題は生じない。すなわち、不一致ＣＡＭセルでマッチ線の電位が下がったとしても、一致ＣＡＭセルでは、第１の記憶トランジスタおよび第２の記憶トランジスタの両方が常にオフ状態にあるので、一致ＣＡＭセルを通して無用な電流パスが生じることは無い。なお、この内容番地付け読み出し時にはビット線は常に電位Ｌに設定されているので、選択トランジスタのソース電極側（ビット線側）の電位は安定している。
【０１３７】
▲２▼次に、アドレス指定読み出しの動作について説明する。読み出すべきワード線に制御される選択トランジスタはすべてオン状態となっている。
【０１３８】
論理値０を記憶しているメモリセルでは、第１の記憶トランジスタまたは第２の記憶トランジスタのうち選択トランジスタと同一のしきい値に設定された一方の記憶トランジスタがオン状態となる。この結果、ビット線に予備充電された電荷はそのセルを通してマッチ線へ引き抜かれ、ビット線の電位は接地電位に低下する。一方、論理値１を記憶しているメモリセルでは、両方の記憶トランジスタた一方の記憶トランジスタが必ずオフ状態となる。したがって、ビット線に予備充電された電荷はマッチ線へ引き抜かれることはなく、ビット線は初期の電位Ｈを保持する。このようにして、指定されたワードの記憶データが読み出される。
【０１３９】
しかも、この半導体集積化メモリでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するメモリセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線は接地電位に保たれるから、非選択のワードに属するメモリセルの選択トランジスタは常にオフ状態となる。したがって、そのメモリセルが論理値０または１にいずれを記憶していたとしても、ビット線とマッチ線との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１４０】
この半導体集積化メモリでは、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積が低減される。したがって、集積度を高めて、記憶容量を増大させることが可能となる。
【０１４１】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製される。
【０１４２】
【実施例】
以下、この発明の半導体集積化メモリを実施例により詳細に説明する。
【０１４３】
図１は本発明の第１実施例のＣＡＭの要部を示している。なお、ＣＡＭの全体は図４に示したものと同様に構成されている。
【０１４４】
このＣＡＭは、ＣＡＭセルアレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００，１００，…を備えている。図１は、ｊ番目のワードについて、３ビット分の（ｉ−１）番目，ｉ番目，（ｉ＋１）番目のＣＡＭセルＣｊ（ｉ−１），Ｃｊｉ，Ｃｊ（ｉ＋１）を示している。ＣＡＭセルＣｊ（ｉ−１）は、図において左端から第１の記憶トランジスタ１１１と、選択トランジスタ１１２と、第２の記憶トランジスタ１１３とを順に直列接続して構成されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。
【０１４５】
このＣＡＭセルアレイでは、各ＣＡＭセル１００の記憶トランジスタ１１１，１１３のゲート電極に、それぞれ列方向に延びる第１のデータ線１２１，第２のデータ線１２２が接続されている。同一行に属する選択トランジスタ１１２のゲート電極は、行方向に延びる同一のワード線１３０に接続されている。各ＣＡＭセル１００の記憶トランジスタ１１１側の一端に列方向に延びるビット線１２０が接続され、各ＣＡＭセル１００の記憶トランジスタ１１３側の他端に行方向に延びるマッチ線１３１が接続されている。
【０１４６】
各ＣＡＭセル１００において、３つのトランジスタ１１１，１１２，１１３はいずれもｎＭＯＳトランジスタである。選択トランジスタ１１２はエンハンスメントタイプに設定される。記憶トランジスタ１１１はエンハンスメントタイプまたはデプレッションタイプのうちいずれか一方の型に設定され、記憶トランジスタ１１３はエンハンスメントタイプまたはデプレッションタイプのうち他方の型に設定される。このトランジスタのタイプの設定の仕方がデータ値に対応する。すなわち、記憶トランジスタ１１１がデプレッションタイプ、記憶トランジスタ１１３がエンハンスメントタイプであるとき、そのＣＡＭセルが記憶しているデータの論理値は１に対応する。逆に、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプであるとき、そのＣＡＭセルが記憶しているデータの論理値は０に対応する。
【０１４７】
この例では、ＣＡＭセルＣｊ（ｉ−１）は、記憶トランジスタ１１１がデプレッションタイプ、記憶トランジスタ１１３がエンハンスメントタイプに設定されており、これにより論理値１を記憶している。ＣＡＭセルＣｊｉは、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプに設定されており、これにより論理０を記憶している。ＣＡＭセルＣｊ（ｉ＋１）は、ＣＡＭセルＣｊｉと同様に、記憶トランジスタ１１１がエンハンスメントタイプ、記憶トランジスタ１１３がデプレッションタイプに設定されており、これにより論理０を記憶している。
【０１４８】
記憶トランジスタ１１１，１１３をエンハンスメントタイプまたはデプレッションタイプのいずれに設定するかは、いわゆるマスクＲＯＭと呼ばれる一般的なＬＳＩ（大規模集積回路）と同様に、製造工程中に決定される。エンハンスメントタイプに設定される記憶トランジスタのしきい値は、選択トランジスタ１１２のしきい値と同一に設定される。
【０１４９】
各ビット線１２０は所定の電位を設定するための定電圧源に接続され、マッチ線１３１は電圧検出型のアンプに接続されている。
【０１５０】
▲１▼まず、内容番地付け読み出しの動作について説明する。
【０１５１】
各ＣＡＭセル１００において、データ線１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の入力データの論理値を０、データ線１２１に電位Ｈ、データ線１２２に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、ＣＡＭセル１００をマスクする場合は、論理値Ｍ（マスク）を入力、すなわちデータ線１２１，１２２にいずれも電位Ｌを印加するものとする。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、通常通りＶＤＤ＝５．０（Ｖ）に設定する。電位Ｌは通常通り接地電位ＶＧＮＤ＝０（Ｖ）である。
【０１５２】
理解を助けるために、図１中の「比較／マスク」と示された欄に、内容番地付け読み出し時に各部に与えられる電位状態の例が記入されている。全てのビット線１２０は電位Ｌに固定される。全てのマッチ線１３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ．Ｃ．」と表す。）される。また、全てのワード線１３０は最初、電位Ｌに設定される。全てのデータ線対１２１と１２２にそれぞれ入力データに対応した電位を与えた後、全てのワード線１３０の電位をＨにする。
【０１５３】
今、入力データとして、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）とＣＡＭセルＣｊｉ（記憶論理値０）には論理値０が入力され、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）には論理値Ｍ（マスク）が入力されるものとする。すなわち、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では記憶データと入力データとが不一致、ＣＡＭセルＣｊｉ（記憶論理値０）では記憶データと入力データとが一致、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）はマスクされる場合を想定する。
【０１５４】
（ｉ）マスクされたＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）において、論理値Ｍの入力により、データ線ＤＬｉ＋１（１）とデータ線ＤＬｉ＋１（０）はいずれも電位Ｌにある。また、ビット線ＢＬｉ＋１は接地電位ＶＧＮＤ（Ｖ）にある。この結果、このセルでエンハンスメントタイプに設定された記憶トランジスタ１１１のゲート電極には（Ｌ−ＶＧＮＤ）（Ｖ）の電圧が与えられる。電位ＬはＶＧＮＤ（Ｖ）であるから、この記憶トランジスタ１１１はオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、記憶トランジスタ１１３，選択トランジスタ１１２の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０１５５】
なお、このＣＡＭセルＣｊ（ｉ＋１）の記憶論理値が１である場合は、エンハンスメントタイプに設定された記憶トランジスタ１１３がオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、記憶トランジスタ１１３，選択トランジスタ１１２の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０１５６】
（ｉｉ）ＣＡＭセルＣｊｉ（記憶論理値０）では、入力データが論理値０であるから、データ線ＤＬｉ（１）には電位Ｌが、データ線ＤＬｉ（０）には電位Ｈが与えられる。このセルでエンハンスメントタイプに設定された記憶トランジスタ１１１のゲート電極にはデータ線ＤＬｉ（１）の電位Ｌが与えられる。この記憶トランジスタ１１１のソース電極側のビット線１２０は接地電位ＶＧＮＤ（Ｖ）にある。この結果、この記憶トランジスタ１１１はオフ状態となる。したがって、記憶データと入力データと一致しているＣＡＭセルＣｊｉでは、記憶トランジスタ１１３と選択トランジスタ１１２の状態には関係なく、マッチ線ＭＬｊとビット線ＢＬｉが電気的に遮断され、マッチ線ＭＬｊの電位がＨに保持される。
【０１５７】
（ｉｉｉ）ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では、入力データが論理値０であるから、データ線ＤＬｉ−１（１）には電位Ｌが、データ線ＤＬｉ−１（０）には電位Ｈが与えられる。このセルでデプレッションタイプに設定された記憶トランジスタ１１１は、データ線ＤＬｉ−１（１）の電位Ｌとは無関係に常にオン状態にある。このセルの選択トランジスタ１１２のソース電極側は、オン状態の記憶トランジスタ１１１を通じてビット線ＢＬｉ−１に電気的に接続される。ワード線１３０が電位Ｈになった時点で、選択トランジスタ１１２のゲート電極には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、このセルの選択トランジスタ１１２はオン状態となる。このセルの記憶トランジスタ１１３のソース電極側はビット線ＢＬｉ−１と電気的に接続される。この結果、ＣＡＭセルＣｊ（ｉ−１）の記憶トランジスタ１１３のゲート・ソース間には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、記憶トランジスタ１１３もオン状態になる。結局、ＣＡＭセルＣｊ（ｉ−１）では、記憶トランジスタ１１１と１１３および選択トランジスタ１１２はすべてオン状態となって、マッチ線ＭＬｊとビット線ＢＬｉ−１を導通させる。したがって、マッチ線ＭＬｊの充電電荷はビット線ＢＬｉ−１へ引き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
【０１５８】
上記（ｉ），（ｉｉ），（ｉｉｉ）の結果をまとめると、マスクされたＣＡＭセルでは、記憶している論理値が１または０のいずれであっても、マッチ線１３１の電位を保持し、比較処理を行わない。また、記憶している論理値と入力データの論理値とが一致したＣＡＭセル（以下「一致ＣＡＭセル」という。）１００では、マッチ線１３１の電位はＨに保持され、記憶している論理値と入力データの論理値とが不一致であったＣＡＭセル（以下「不一致ＣＡＭセル」という。）１００では、マッチ線１３１の電位はＬに引き下げられる。したがって、マッチ線１３１の電位を観測することによって、ＣＡＭセルが記憶している論理値と入力データの論理値とが一致しているか否かを判定することができる。
【０１５９】
論理関数としての式（１１），（１２）を実現するという観点からは、記憶トランジスタ１１１と記憶トランジスタ１１３のいずれか一方が論理関数としての式（１２）を実現し、もう一方が論理関数としての式（１１）を実現している。例えばＣＡＭセル１００の記憶データの論理値が１だとすれば、記憶トランジスタ１１１が論理関数としての式（１２）を実現し、記憶トランジスタ１１３が論理関数としての式（１１）を実現している。すると、記憶トランジスタ１１１はデータ線１２１の入力電位に関係なく常に導通状態なので、データ線１２２との入力電位によってマッチ線１３１とビット線１２０の間の導通／遮断状態を決定することができる。
【０１６０】
しかも、このＣＡＭでは、各ＣＡＭセル１００において記憶トランジスタ対１１１，１１３と選択トランジスタ１１２が直列に接続されているので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２が選択的にオンしなければならないという問題は生じない。例えば、不一致ＣＡＭセルＣｊ（ｉ−１）によってマッチ線ＭＬｊの電位が下がったとしても、一致ＣＡＭセルＣｊｉでは、エンハンスメントタイプに設定された記憶トランジスタ１１１が、記憶トランジスタ１１３と選択トランジスタ１１２の状態には関係なく、常にオフ状態にあるので、一致ＣＡＭセルＣｊｉを通して無用な電流パスが生じることは無い。
【０１６１】
▲２▼次に、アドレス指定読み出しの動作について説明する。
【０１６２】
図１中の「読み出し」と示された欄にアドレス指定読み出し時に各部に与えられる電位状態の例が記入されている。アドレス指定読み出しの際には、全てのマッチ線１３１は接地電位ＶＧＮＤ（Ｖ）に固定される。
【０１６３】
記憶トランジスタ１１１を制御するデータ線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ１１３を制御するデータ線１２２，１２２，…を全て電位Ｌに設定する。
【０１６４】
また、全てのワード線１３０を最初、電位Ｌに設定する。全てのビット線１２０を電位Ｈまで予備充電（Ｐ．Ｃ．）した後、読み出すべきワードに属するワード線１３０のみを電位Ｈに引き上げる。
【０１６５】
今、図１に示されたｊ行目のワード線ＷＬｊが選択されて電位Ｈになったとすると、ワード線ＷＬｊに制御されるｊ行目の選択トランジスタ１１２はすべてオン状態となる。
【０１６６】
論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、記憶トランジスタ１１１は、エンハンスメントタイプに設定されているが、データ線１２１が電位Ｈに設定されることによってオン状態となっている。また、記憶トランジスタ１１３はデプレッションタイプに設定されているからオン状態にある。したがって、論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、記憶トランジスタ１１１，１１３および選択トランジスタ１１２がいずれもオン状態となる。この結果、ビット線ＢＬｉ，ＢＬｉ＋１に予備充電された電荷はセルを通してマッチ線ＭＬｊへ引き抜かれ、ビット線ＢＬｉ，ＢＬｉ＋１の電位はそれぞれ接地電位ＶＧＮＤ（Ｖ）に低下する。
【０１６７】
一方、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、記憶トランジスタ１１１，選択トランジスタ１１２がオン状態となっている。しかし、このセルの記憶トランジスタ１１３は、エンハンスメントタイプに設定されており、しかもデータ線１２２に電位Ｌが印加されているからオフ状態となっている。したがって、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、ビット線ＢＬｉ−１に予備充電された電荷はマッチ線ＭＬｊへ引き抜かれることはなく、ビット線ＢＬｉ−１は初期の電位Ｈを保持する。
【０１６８】
このように、論理値０を記憶しているＣＡＭセル１００につながるビット線１２０は電位が低下し、論理値１記憶しているＣＡＭセル１００ではビット線１２０の電位は予備充電された電位Ｈに保持される。したがって、指定されたワードの記憶データを読み出すことができる。
【０１６９】
しかも、このＣＡＭでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線１３０は接地電位ＶＧＮＤ（Ｖ）に保たれるから、非選択のワードに属するＣＡＭセルの選択トランジスタ１１２は常にオフ状態となる。したがって、そのＣＡＭセルが論理値０または１にいずれを記憶していたとしても、ビット線１２０とマッチ線１３１との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０１７０】
また、各ＣＡＭセル１００を高々３個のトランジスタ１１１，１１２，１１３で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０１７１】
また、エンハンスメントタイプに設定される記憶トランジスタ１１１または１１３のしきい値は、選択トランジスタ１１２のしきい値と同一に設定されるので、ＣＡＭセル１００を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０１７２】
なお、各ＣＡＭセル１００を構成する３個のトランジスタ１１１，１１２，１１３は直列に接続されていれば良く、その接続順序を入れ替えても良い。例えば、各ＣＡＭセル１００内で、選択トランジスタ１１２を左端または右端に設けても良い。この場合も、上述の場合と全く同様に動作し、同じ効果を奏することができる。
【０１７３】
図２は、上記ＣＡＭを変形した第２実施例のＣＡＭを示している。
【０１７４】
このＣＡＭは、アレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００′，１００′，…を備えている。図１に示したＣＡＭに対して、各ＣＡＭセル内で、第１の記憶トランジスタ１１１′，第２の記憶トランジスタ１１３′を、基板とゲート電極との間に浮遊ゲートを持つＭＯＮＯＳ構造のトランジスタとし、第１の記憶トランジスタ１１１′と選択トランジスタ１１２′との位置を入れ替えた点のみが異なっている。すなわち、ＣＡＭセルＣｊ（ｉ−１）は、図において左端から選択トランジスタ１１２′と、ＭＯＮＯＳ構造を持つ第１の記憶トランジスタ１１１′と、ＭＮＯＮＳ構造を持つ第２の記憶トランジスタ１１３′とを順に直列接続して構成されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。その他は図１に示したＣＡＭと同様に構成されている。
【０１７５】
上記記憶トランジスタ１１１′，１１３′のエンハンスメントタイプまたはデプレッションタイプへの設定は、次に述べる書き換え動作によって行われる。
【０１７６】
▲１▼このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１７７】
まず、消去動作時には、記憶トランジスタ１１１′，１１３′の両方のゲート電極にデータ線１２１，１２２を通して負のプログラム電位ＶＰ（例えば｜ＶＰ｜＝６．０（Ｖ））を与える一方、消去すべきワードに属するマッチ線１３１を通して基板に正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与える。記憶トランジスタ１１１′，１１３′のゲート電極と基板との間に大きな負の電圧が印加される結果、記憶トランジスタ１１１′，１１３′は全てデプレッションタイプトランジスタになる（消去状態）。
【０１７８】
書き込み時には、各ＣＡＭセル１００′において、記憶トランジスタ１１１′，１１３′のうちエンハンスメントタイプに設定すべき一方の記憶トランジスタのゲート電極にデータ線１２１または１２２を通して正の電位、たとえば電源電位ＶＤＤ（Ｖ）を与えるとともに、マッチ線１３１（例えばマッチ線ＭＬｊ）を通して基板に負のプログラム電位ＶＰ（Ｖ）を与える。なお、記憶トランジスタ１１１′，１１３′のうちデプレッションタイプに設定すべき他方の記憶トランジスタのゲート電極には、上記負のプログラム電位ＶＰ（Ｖ）を与える。エンハンスメントタイプに設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線１３１との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタはエンハンスメントタイプトランジスタになる。記憶トランジスタ１１１′，１１３′のうち他方の記憶トランジスタは、デプレッションタイプのまま残される。図２中、−印を付した記憶トランジスタはエンハンスメントタイプであることを示し、＋印を付した記憶トランジスタはデプレッションタイプであることを示している。
【０１７９】
また、▲２▼内容番地付け読み出し動作および▲３▼アドレス指定読み出し動作は、図１に示したＣＡＭと全く同様の手順で実行することができる。簡単のため、その説明は省略する。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、記憶トランジスタ１１１′，１１３′のゲート中のトラップ電子に影響を及ぼさないように、２．０（Ｖ）程度に抑えられる。電位Ｌは通常通り接地電位ＶＧＮＤ（Ｖ）である。
【０１８０】
図１に示したＣＡＭと全く同様に、このＣＡＭでは、各ＣＡＭセル１００′において記憶トランジスタ対１１１′，１１３′と選択トランジスタ１１２′が直列に接続されているので、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２′が選択的にオンしなければならないという問題は生じない。また、同様の理由により、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。
【０１８１】
また、各ＣＡＭセル１００′を高々３個のトランジスタ１１１′，１１２′，１１３′で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０１８２】
また、このＣＡＭを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１００′を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０１８３】
なお、各ＣＡＭセル１００′を構成する３個のトランジスタ１１１′，１１２′，１１３′は直列に接続されていれば良く、その接続順序を入れ替えても良い。例えば、各ＣＡＭセル１００′内で、選択トランジスタ１１２′を左端または右端に設けても良い。この場合も、上述の場合と全く同様に動作し、同じ効果を奏することができる。
【０１８４】
図３は本発明の第３実施例のＣＡＭの要部を示している。
【０１８５】
このＣＡＭは、ＣＡＭセルアレイ内に、行列状に配された複数のメモリセルとしてのＣＡＭセル１００″，１００″，…を備えている。図３は、ｊ番目のワードについて、３ビット分の（ｉ−１）番目，ｉ番目，（ｉ＋１）番目のＣＡＭセルＣｊ（ｉ−１），Ｃｊｉ，Ｃｊ（ｉ＋１）を示している。
【０１８６】
ＣＡＭセルＣｊ（ｉ−１）は、選択トランジスタとしてｎＭＯＳトランジスタ１１２″と、ＭＯＮＯＳ構造を持ち並列接続された一対の第１の記憶トランジスタ１１１″，第２の記憶トランジスタ１１３″とを直列に接続して構成されている。セル内では、図において左端にｎＭＯＳトランジスタ１１２″が配置され、中央に第２の記憶トランジスタ１１３″、右端に記憶トランジスタ１１１″が配置されている。ＣＡＭセルＣｊｉは、ＣＡＭセルＣｊ（ｉ−１）と図において左右対称に構成され、Ｃｊ（ｉ＋１）はＣｊ（ｉ−１）と同じ向きに構成されている。このように、左右対称に構成されたＣＡＭセルが行方向に交互に配置されている。
【０１８７】
このＣＡＭセルアレイでは、各ＣＡＭセル１００″の記憶トランジスタ１１１″，１１３″のゲート電極に、それぞれ列方向に延びる第１のデータ線１２１，第２のデータ線１２２が接続されている。同一行に属する選択トランジスタ１１２″のゲート電極は、同一のワード線１３０に接続されている。各ＣＡＭセル１００″の記憶トランジスタ１１１″側の一端に列方向に延びるビット線１２０が接続され、各ＣＡＭセル１００″の記憶トランジスタ１１３″側の他端に行方向に延びるマッチ線１３１が接続されている。
【０１８８】
各ＣＡＭセル１００″において、ｎＭＯＳトランジスタ１１２″はエンハンスメントタイプに設定され、しきい値ＶＴＮＬを持っている。記憶トランジスタ対１１１″，１１３″は、ゲート絶縁膜界面に電子をトラップする量の大小によって、通常のエンハンスメントタイプｎＭＯＳトランジスタ１１２″と実質的に同一のしきい値（以下「通常のしきい値」という。）ＶＴＮＬまたはそれよりも高いしきい値ＶＴＮＨのいずれかに設定される。このトランジスタのしきい値の設定の仕方がデータ値に対応する。すなわち、記憶トランジスタ１１１″が通常のしきい値ＶＴＮＬ、記憶トランジスタ１１３″が高いしきい値ＶＴＮＨであるとき、そのＣＡＭセルが記憶しているデータの論理値は１に対応する。逆に、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬであるとき、そのＣＡＭセルが記憶しているデータの論理値は０に対応する。なお、高いしきい値ＶＴＮＨを持つ記憶トランジスタは、後述する読み出し動作時にオン状態になることはない。
【０１８９】
この例では、ＣＡＭセルＣｊ（ｉ−１）は、記憶トランジスタ１１１″が通常のしきい値ＶＴＮＬ、記憶トランジスタ１１３″が高いしきい値ＶＴＮＨに設定されており、これにより論理値１を記憶している。ＣＡＭセルＣｊｉは、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬに設定されており、これにより論理０を記憶している。ＣＡＭセルＣｊ（ｉ＋１）は、ＣＡＭセルＣｊｉと同様に、記憶トランジスタ１１１″が高いしきい値ＶＴＮＨ、記憶トランジスタ１１３″が通常のしきい値ＶＴＮＬに設定されており、これにより論理０を記憶している。
【０１９０】
各ビット線１２０は所定の電位を設定するための定電圧源に接続され、マッチ線１３１は電圧検出型のアンプに接続されている。
【０１９１】
▲１▼まず、記憶データの書き換え動作について説明する。
【０１９２】
このＣＡＭのデータ書き換え動作は、一旦記憶データの消去を行ったのちに入力データの書き込みを行うことによって達成される。
【０１９３】
まず、消去動作時には、記憶トランジスタ１１１″，１１３″の両方のゲート電極にデータ線１２１，１２２を通して接地電位ＶＧＮＤ（Ｖ）を与える一方、消去すべきワードに属するマッチ線１３１を通して基板に正のプログラム電位ＶＰ１（例えばＶＰ１＝１２．０（Ｖ））を与える。記憶トランジスタ１１１″，１１３″のゲート電極と基板との間に負の電圧が印加される結果、記憶トランジスタ１１１″，１１３″は全て通常のしきい値ＶＴＮＬに設定される（消去状態）。
【０１９４】
書き込み時には、各ＣＡＭセル１００″において、記憶トランジスタ１１１″，１１３″のうち高いしきい値ＶＴＮＨに設定すべき一方の記憶トランジスタのゲート電極にデータ線１２１または１２２を通して正のプログラム電位ＶＰ１（Ｖ）を与えるとともに、マッチ線１３１（例えばマッチ線ＭＬｊ）を通して基板に接地電位ＶＧＮＤ（Ｖ）を与える。なお、記憶トランジスタ１１１″，１１３″のうち通常のしきい値ＶＴＮＬに設定すべき他方の記憶トランジスタのゲート電極には、接地電位ＶＧＮＤ（Ｖ）を与える。また、ビット線１２０には、例えば電位ＶＰ２＝６．０（Ｖ）を与える。高いしきい値ＶＴＮＨに設定すべき一方の記憶トランジスタのゲート電極と、基板およびマッチ線１３１との間には大きな正の電圧が印加される。この結果、上記一方の記憶トランジスタの浮遊ゲートに対して基板側から電子が供給され、上記一方の記憶トランジスタは高いしきい値ＶＴＮＨに設定される。記憶トランジスタ１１１″，１１３″のうち他方の記憶トランジスタは、通常のしきい値ＶＴＮＬのまま残される。図３中、Ｌ印を付した記憶トランジスタは通常のしきい値ＶＴＮＬに設定されていることを示し、Ｈ印を付した記憶トランジスタは高いしきい値ＶＴＮＬに設定されてていることを示している。
【０１９５】
▲２▼次に、内容番地付け読み出しの動作について説明する。
【０１９６】
各ＣＡＭセル１００″において、データ線１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の入力データの論理値を０、データ線１２１に電位Ｈ、データ線１２２に電位Ｌを与えだ場合の入力データの論理値を１と定義する。また、ＣＡＭセル１００″をマスクする場合は、論理値Ｍ（マスク）を入力、すなわちデータ線１２１，１２２にいずれも電位Ｌを印加するものとする。なお、読み出しの動作では、データ線１２１，１２２等の各線に与える電位Ｈは、記憶トランジスタ１１１″，１１３″のゲート中のトラップ電子に影響を及ぼさないように、２．０（Ｖ）程度に抑えられる。電位Ｌは通常通り接地電位ＶＧＮＤ（Ｖ）である。
【０１９７】
理解を助けるために、図３中の「比較／マスク」と示された欄に、内容番地付け読み出し時に各部に与えられる電位状態の例が記入されている。全てのビット線１２０は電位Ｌに固定される。全てのマッチ線１３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ．Ｃ．」と表す。）される。また、全てのワード線１３０は最初、電位Ｌに設定される。全てのデータ線対１２１と１２２にそれぞれ入力データに対応した電位を与えた後、全てのワード線１３０の電位をＨにする。
【０１９８】
今、入力データとして、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）とＣＡＭセルＣｊｉ（記憶論理値０）には論理値０が入力され、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）には論理値Ｍ（マスク）が入力されるものとする。すなわち、ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では記憶データと入力データとが不一致、ＣＡＭセルＣｊｉ（記憶論理値０）では記憶データと入力データとが一致、ＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）はマスクされる場合を想定する。
【０１９９】
（ｉ）マスクされたＣＡＭセルＣｊ（ｉ＋１）（記憶論理値０）において、論理値Ｍの入力により、データ線ＤＬｉ＋１（１）とデータ線ＤＬｉ＋１（０）はいずれも電位Ｌにある。また、ビット線ＢＬｉ＋１は接地電位ＶＧＮＤ（Ｖ）にある。この結果、このセルで高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１１″、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″のゲート電極にはそれぞれ（Ｌ−ＶＧＮＤ）（Ｖ）の電圧が与えられる。電位ＬはＶＧＮＤ（Ｖ）であるから、この記憶トランジスタ１１１″，１１３″はオフ状態となる。したがって、このＣＡＭセルＣｊ（ｉ＋１）は、選択トランジスタ１１２″の状態には関係なく、ｊ行目のマッチ線ＭＬｊとビット線ＢＬｉ＋１との間を電気的に遮断する。この結果、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０２００】
なお、このＣＡＭセルＣｊ（ｉ＋１）の記憶論理値が１である場合は、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″、高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１３″がオフ状態となる。したがって、記憶論理値が０である場合と同様に、このＣＡＭセルＣｊ（ｉ＋１）はマッチ線ＭＬｊの電位を保持することになり、比較処理を実行しない。
【０２０１】
（ｉｉ）ＣＡＭセルＣｊｉ（記憶論理値０）では、入力データが論理値０であるから、データ線ＤＬｉ（１）には電位Ｌが、データ線ＤＬｉ（０）には電位Ｈが与えられる。このセルで通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″のゲート電極にはデータ線ＤＬｉ（１）の電位Ｌが与えられる結果、この記憶トランジスタ１１１″はオフ状態となる。また、このセルの記憶トランジスタ１１１″のゲート電極にはデータ線ＤＬｉ（１）の電位Ｈが与えられるが、この記憶トランジスタ１１１″は、高いしきい値ＶＴＮＨに設定されているので、オフ状態となる。したがって、記憶データと入力データと一致しているＣＡＭセルＣｊｉでは、選択トランジスタ１１２″の状態には関係なく、マッチ線ＭＬｊとビット線ＢＬｉが電気的に遮断され、マッチ線ＭＬｊの電位がＨに保持される。
【０２０２】
（ｉｉｉ）ＣＡＭセルＣｊ（ｉ−１）（記憶論理値１）では、入力データが論理値０であるから、データ線ＤＬｉ−１（１）には電位Ｌが、データ線ＤＬｉ−１（０）には電位Ｈが与えられる。ワード線１３０が電位Ｈになった時点で、選択トランジスタ１１２″のゲート電極には（Ｈ−ＶＧＮＤ）（Ｖ）の電圧が印加され、このセルの選択トランジスタ１１２″はオン状態となる。このセルで高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１３″のゲート電極にはデータ線ＤＬｉ−１（１）の電位Ｌが与えられる結果、オフ状態となる。しかし、このセルで通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″のゲート電極にはデータ線ＤＬｉ−１（０）の電位Ｈが与えられるので、オン状態となる。したがって、マッチ線ＭＬｊの充電電荷は記憶トランジスタ１１１″，選択トランジスタ１１２″を通してビット線ＢＬｉ−１へ引き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
【０２０３】
上記（ｉ），（ｉｉ），（ｉｉｉ）の結果をまとめると、マスクされたＣＡＭセルでは、記憶している論理値が１または０のいずれであっても、マッチ線１３１の電位を保持し、比較処理を行わない。また、一致ＣＡＭセル１００″では、マッチ線１３１の電位はＨに保持され、不一致ＣＡＭセル１００″では、マッチ線１３１の電位はＬに引き下げられる。したがって、マッチ線１３１の電位を観測することによって、ＣＡＭセルが記憶している論理値と入力データの論理値とが一致しているか否かを判定することができる。
【０２０４】
しかも、このＣＡＭでは、各ＣＡＭセル１００″において並列接続された記憶トランジスタ対１１１″，１１３″と、選択トランジスタ１１２″が直列に接続されており、一致ＣＡＭセルでは記憶トランジスタ対１１１″，１１３″が同時にオフ状態となるので、図１１に示した第３の従来例と異なり、内容番地付け読み出し時にＣＡＭセルにおいて選択トランジスタ１１２″が選択的にオンしなければならないという問題は生じない。
【０２０５】
▲３▼次に、アドレス指定読み出しの動作について説明する。
【０２０６】
図３中の「読み出し」と示された欄にアドレス指定読み出し時に各部に与えられる電位状態の例が記入されている。アドレス指定読み出しの際には、全てのマッチ線１３１は接地電位ＶＧＮＤ（Ｖ）に固定される。
【０２０７】
記憶トランジスタ１１１″を制御するデータ線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ１１３″を制御するデータ線１２２，１２２，…を全て電位Ｌに設定する。
【０２０８】
また、全てのワード線１３０を最初、電位Ｌに設定する。全てのビット線１２０を電位Ｈまで予備充電（Ｐ．Ｃ．）した後、読み出すべきワードに属するワード線１３０のみを電位Ｈに引き上げる。
【０２０９】
今、図１に示されたｊ行目のワード線ＷＬｊが選択されて電位Ｈになったとすると、ワード線ＷＬｊに制御されるｊ行目の選択トランジスタ１１２″はすべてオン状態となる。
【０２１０】
論理値０を記憶しているＣＡＭセルＣｊｉ，Ｃｊ（ｉ＋１）では、高いしきい値ＶＴＮＨに設定された記憶トランジスタ１１１″のゲート電極に、データ線１２１の電位Ｌが与えられる。この結果、記憶トランジスタ１１１″はオフ状態となっている。しかし、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１３″は、ゲート電極にデータ線１２２の電位Ｈが与えられる結果、オン状態となる。したがって、ビット線ＢＬｉ，ＢＬｉ＋１に予備充電された電荷は、選択トランジスタ１１２″，記憶トランジスタ１１３″を通してマッチ線ＭＬｊへ引き抜かれる。この結果、ビット線ＢＬｉ，ＢＬｉ＋１の電位はそれぞれ接地電位ＶＧＮＤ（Ｖ）に低下する。
【０２１１】
一方、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、通常のしきい値ＶＴＮＬに設定された記憶トランジスタ１１１″のゲート電極に、データ線１２２の電位Ｌが与えられる。この結果、記憶トランジスタ１１１″はオフ状態となっている。また、このセルの記憶トランジスタ１１３″は、データ線１２２に電位Ｈが印加されるが、高いしきい値ＶＴＮＨに設定されているので、オフ状態となる。したがって、論理値１を記憶しているＣＡＭセルＣｊ（ｉ＋１）では、ビット線ＢＬｉ−１に予備充電された電荷はマッチ線ＭＬｊへ引き抜かれることはなく、ビット線ＢＬｉ−１は初期の電位Ｈを保持する。
【０２１２】
このように、論理値０を記憶しているＣＡＭセル１００″につながるビット線１２０は電位が低下し、論理値１記憶しているＣＡＭセル１００″ではビット線１２０の電位は予備充電された電位Ｈに保持される。したがって、指定されたワードの記憶データを読み出すことができる。
【０２１３】
しかも、このＣＡＭでは、第２の従来例と異なり、アドレス指定読み出し時に、非選択のワードに属するＣＡＭセルが無用な電流パスを生じさせるようなことが無い。すなわち、読み出し動作中、非選択のワード線１３０は接地電位ＶＧＮＤ（Ｖ）に保たれるから、非選択のワードに属するＣＡＭセルの選択トランジスタ１１２″は常にオフ状態となる。したがって、そのＣＡＭセルが論理値０または１にいずれを記憶していたとしても、ビット線１２０とマッチ線１３１との間を導通させることはなく、無用な電流パスを生じさせるようなことが無い。
【０２１４】
また、各ＣＡＭセル１００″を高々３個のトランジスタ１１１″，１１２″，１１３″で構成しているので、従来に比して、ＣＡＭセル当たりの占有面積を低減することができる。したがって、集積度を高めることができ、記憶容量を増大させることができる。
【０２１５】
また、このＣＡＭを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１００″を構成するために特別に工程を追加する必要はない。したがって、このＣＡＭは低コストで作製することができる。
【０２１６】
【発明の効果】
以上より明らかなように、請求項１の半導体集積化メモリでは、各メモリセルは、エンハンスメント型に設定された選択トランジスタと、エンハンスメント型またはデプレッション型のうちいずれか一方の型に設定された第１の記憶トランジスタと、エンハンスメント型またはデプレッション型のうち他方の型に設定された第２の記憶トランジスタとを有し、かつ上記３つのトランジスタは直列に接続されているので、アドレス指定読み出しおよび内容番地付け読み出しを円滑に行うことができ、メモリセルを通して無用な電流パスを生じさせることが無い。しかも、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積を低減できる。したがって、集積度を高めて、記憶容量を増大させることができる。
【０２１７】
また、エンハンスメントタイプに設定される一方の記憶トランジスタのしきい値は、選択トランジスタのしきい値と同一に設定され得るので、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【０２１８】
請求項２の半導体集積化メモリでは、上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっているので、さらに記憶データの書き換え動作を実行することができる。
【０２１９】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【０２２０】
また、請求項３に記載の半導体集積化メモリでは、各メモリセルは、エンハンスメント型に設定された選択トランジスタと、この選択トランジスタに直列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記選択トランジスタのしきい値と実質的に同一または高いしきい値のいずれか一方のしきい値に設定された第１の記憶トランジスタと、この第１の記憶トランジスタに並列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記実質的に同一または高いしきい値の他方のしきい値に設定された第２の記憶トランジスタとを有しているので、記憶データの書き換え、アドレス指定読み出しおよび内容番地付け読み出しを円滑に行うことができ、メモリセルを通して無用な電流パスを生じさせることが無い。 しかも、各メモリセルを高々３個のトランジスタで構成し得るので、従来に比して、メモリセル当たりの占有面積を低減できる。したがって、集積度を高めて、記憶容量を増大させることができる。
【０２２１】
また、この半導体集積化メモリを作製する場合、一般的なＥＥＰＲＯＭを作製する場合に比して、メモリセルを構成するために特別に工程を追加する必要はない。したがって、この半導体集積化メモリは低コストで作製することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＡＭの要部を示す図である。
【図２】本発明の第２実施例のＣＡＭの要部を示す図である。
【図３】本発明の第３実施例のＣＡＭの要部を示す図である。
【図４】一般的な完全並列ＣＡＭの全体構成を示すブロック図である
【図５】従来のＳＲＡＭベースＣＡＭのＣＡＭアレイを示す図である。
【図６】上記ＳＲＡＭベースＣＡＭのＣＡＭセルの構成を示す図である。
【図７】上記ＳＲＡＭベースＣＡＭのＣＡＭアレイに対する入出力回路の構成を示す図である。
【図８】従来のＰＬＡベースＣＡＭのＣＡＭアレイを示す図である。
【図９】上記ＰＬＡベースＣＡＭのＣＡＭセルの構成を示す図である。
【図１０】上記ＰＬＡベースＣＡＭの不具合を説明する図である。
【図１１】従来のＥＥＰＲＯＭベースＣＡＭを示す図である。
【符号の説明】
１００，１００′，１００″ ＣＡＭセル
１１１，１１１′，１１１″ 第１の記憶トランジスタ
１１２，１１２′，１１２″ 選択トランジスタ
１１３，１１３′，１１３″ 第２の記憶トランジスタ
１２１ 第１のデータ線
１２２ 第２のデータ線
１３０ ワード線
１３１ マッチ線
Claims (3)
- 半導体基板上に行列状に複数配されたメモリセルを備え、
上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、エンハンスメント型またはデプレッション型のうちいずれか一方の型に設定された第１の記憶トランジスタと、エンハンスメント型またはデプレッション型のうち他方の型に設定された第２の記憶トランジスタとを有し、かつ上記３つのトランジスタは直列に接続されており、
行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、
列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、
行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、
列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、
列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴とする半導体集積化メモリ。 - 請求項１に記載の半導体集積化メモリにおいて、
上記第１の記憶トランジスタおよび第２の記憶トランジスタは、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じてエンハンスメント型またはデプレッション型に設定されるようになっていることを特徴とする半導体集積化メモリ。 - 半導体基板上に行列状に複数配されたメモリセルを備え、
上記各メモリセルは、エンハンスメント型に設定された選択トランジスタと、この選択トランジスタに直列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記選択トランジスタのしきい値と実質的に同一または高いしきい値のいずれか一方のしきい値に設定された第１の記憶トランジスタと、この第１の記憶トランジスタに並列に接続されるとともに、上記基板とゲート電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量に応じて上記実質的に同一または高いしきい値の他方のしきい値に設定された第２の記憶トランジスタとを有し、
行方向に並ぶ各メモリセル毎に上記選択トランジスタのゲート電極に接続された行方向に延びるワード線と、
列方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の一端にそれぞれ接続された列方向に延びるビット線と、
行方向に並ぶ各メモリセル毎に上記３つのトランジスタの組の他端にそれぞれ接続された行方向に延びるマッチ線と、
列方向に並ぶ各メモリセルの上記第１の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第１のデータ線と、
列方向に並ぶ各メモリセルの上記第２の記憶トランジスタのゲート電極にそれぞれ接続された列方向に延びる第２のデータ線とを備えたことを特徴とする半導体集積化メモリ。
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1994
- 1994-04-08 JP JP07092094A patent/JP3585256B2/ja not_active Expired - Fee Related
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| JPH07282589A (ja) | 1995-10-27 |
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