JPH07282589A - 半導体集積化メモリ - Google Patents
半導体集積化メモリInfo
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- JPH07282589A JPH07282589A JP7092094A JP7092094A JPH07282589A JP H07282589 A JPH07282589 A JP H07282589A JP 7092094 A JP7092094 A JP 7092094A JP 7092094 A JP7092094 A JP 7092094A JP H07282589 A JPH07282589 A JP H07282589A
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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Abstract
(57)【要約】
【目的】 記憶容量が大きく、アドレス指定読み出しお
よび内容番地付け読み出しを円滑に行うことができ、か
つ低コストで作製できる半導体集積化メモリを提供す
る。 【構成】 半導体基板上に行列状に複数配されたメモリ
セル１００，１００，…を備える。各メモリセル１００
は、エンハンスメント型に設定された選択トランジスタ
１１２と、エンハンスメント型またはデプレッション型
のうちいずれか一方の型に設定された第１の記憶トラン
ジスタ１１１と、エンハンスメント型またはデプレッシ
ョン型のうち他方の型に設定された第２の記憶トランジ
スタ１１３とを有する。上記３つのトランジスタ１１
１，１１２，１１３は直列に接続されている。
よび内容番地付け読み出しを円滑に行うことができ、か
つ低コストで作製できる半導体集積化メモリを提供す
る。 【構成】 半導体基板上に行列状に複数配されたメモリ
セル１００，１００，…を備える。各メモリセル１００
は、エンハンスメント型に設定された選択トランジスタ
１１２と、エンハンスメント型またはデプレッション型
のうちいずれか一方の型に設定された第１の記憶トラン
ジスタ１１１と、エンハンスメント型またはデプレッシ
ョン型のうち他方の型に設定された第２の記憶トランジ
スタ１１３とを有する。上記３つのトランジスタ１１
１，１１２，１１３は直列に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積化メモリに関
する。より詳しくは、内容番地付け読み出し（コンテン
ツ・アドレッサブル・リーディング）機能を持つメモリ
（以下「ＣＡＭ」という。）に関する。
する。より詳しくは、内容番地付け読み出し（コンテン
ツ・アドレッサブル・リーディング）機能を持つメモリ
（以下「ＣＡＭ」という。）に関する。
【０００２】
【従来の技術】一般に普及しているＲＡＭ（ランダム・
アクセス・メモリ）やＲＯＭ（リード・オンリ・メモ
リ）のような半導体集積化メモリは、データを記憶する
ことを主目的として作られている。ＲＡＭもＲＯＭも、
取り扱うデータの最小単位はビットと呼ばれ、１ビット
は２値論理値を１個記憶する。また、ワードと呼ばれる
ひとかたまりのデータ毎にアドレスと呼ばれる識別番号
を付けて、ワード単位でデータを取り扱う。ＲＡＭは、
アドレスを指定することによって任意のワードのデータ
を書き換えたり、読み出したりすることができる。一
方、ＲＯＭは、アドレスを指定することによって任意の
ワードのデータを読み出すことはできるが、データの書
き換えは一般的にはできないか、あるいは読み出しに比
べて非常に時間がかかる。いずれにせよ、データを記憶
しておき、必要なときにアドレスを指定して必要なデー
タをワード毎に読み出すようになっている。
アクセス・メモリ）やＲＯＭ（リード・オンリ・メモ
リ）のような半導体集積化メモリは、データを記憶する
ことを主目的として作られている。ＲＡＭもＲＯＭも、
取り扱うデータの最小単位はビットと呼ばれ、１ビット
は２値論理値を１個記憶する。また、ワードと呼ばれる
ひとかたまりのデータ毎にアドレスと呼ばれる識別番号
を付けて、ワード単位でデータを取り扱う。ＲＡＭは、
アドレスを指定することによって任意のワードのデータ
を書き換えたり、読み出したりすることができる。一
方、ＲＯＭは、アドレスを指定することによって任意の
ワードのデータを読み出すことはできるが、データの書
き換えは一般的にはできないか、あるいは読み出しに比
べて非常に時間がかかる。いずれにせよ、データを記憶
しておき、必要なときにアドレスを指定して必要なデー
タをワード毎に読み出すようになっている。
【０００３】ところで、データベースシステムなどの情
報処理機器などでは、大量の記憶データの中から入力デ
ータの一部あるいは全部と一致するデータを検索するこ
とが多い。しかしながら、記憶データがＲＡＭやＲＯＭ
に記憶されていたのでは、このような一致検索を行う場
合にも、記憶データの各ワードを一つずつ順番に読み出
して、逐次、入力データとの比較を行わなければならな
い。ＲＡＭやＲＯＭははアドレスを指定することによっ
てのみ、記憶データを読み出せるからである。このた
め、記憶データのワード数が多くなればなる程、検索に
時間がかかることになる。
報処理機器などでは、大量の記憶データの中から入力デ
ータの一部あるいは全部と一致するデータを検索するこ
とが多い。しかしながら、記憶データがＲＡＭやＲＯＭ
に記憶されていたのでは、このような一致検索を行う場
合にも、記憶データの各ワードを一つずつ順番に読み出
して、逐次、入力データとの比較を行わなければならな
い。ＲＡＭやＲＯＭははアドレスを指定することによっ
てのみ、記憶データを読み出せるからである。このた
め、記憶データのワード数が多くなればなる程、検索に
時間がかかることになる。
【０００４】ＣＡＭは、このような一致検索を高速に行
うことを主目的とするメモリであり、外部からデータを
入力することによって記憶データとの一致検索を行い、
一致するデータを読み出すという内容番地付け読み出し
機能を基本としている。データの取り扱いは、ＣＡＭも
ＲＡＭやＲＯＭと同様にワード単位に行い、上記の外部
から入力されるデータもワード毎に入力される。なお、
外部から入力されたワードのことを検索ワードと呼び、
記憶されているワードのことをストアワードと呼ぶ。
うことを主目的とするメモリであり、外部からデータを
入力することによって記憶データとの一致検索を行い、
一致するデータを読み出すという内容番地付け読み出し
機能を基本としている。データの取り扱いは、ＣＡＭも
ＲＡＭやＲＯＭと同様にワード単位に行い、上記の外部
から入力されるデータもワード毎に入力される。なお、
外部から入力されたワードのことを検索ワードと呼び、
記憶されているワードのことをストアワードと呼ぶ。
【０００５】ＣＡＭの内容番地付け読み出しは、検索ワ
ードと複数のストアワードとを同時並列的に比較し、一
致するワードを読み出すという並列処理機能を有してい
るので、一致検索を高速に実行できる。
ードと複数のストアワードとを同時並列的に比較し、一
致するワードを読み出すという並列処理機能を有してい
るので、一致検索を高速に実行できる。
【０００６】ＣＡＭの並列処理機能に着目して、検索ワ
ードの全てのビットについて同時に一致検索処理を実行
すという場合をビット並列、全てのストアワードについ
て同時に一致検索処理を実行する場合をワード並列、ま
た検索ワードの各ビットについて逐次的に一致検索処理
を実行する場合をビット直列、各ストアワードについて
逐次的に一致検索処理を実行する場合をワード直列と表
現する。
ードの全てのビットについて同時に一致検索処理を実行
すという場合をビット並列、全てのストアワードについ
て同時に一致検索処理を実行する場合をワード並列、ま
た検索ワードの各ビットについて逐次的に一致検索処理
を実行する場合をビット直列、各ストアワードについて
逐次的に一致検索処理を実行する場合をワード直列と表
現する。
【０００７】最も並列性が高く、検索速度が速いワード
並列・ビット並列ＣＡＭを特に完全並列ＣＡＭと呼ぶ。
並列・ビット並列ＣＡＭを特に完全並列ＣＡＭと呼ぶ。
【０００８】また、ＣＡＭの内容番地付け読み出しに
は、検索ワードとストアワードの一部のビット同士だけ
の一致検索を行う機能があり、マスク付一致検索と呼ば
れる。一致検索の基本的な操作は１ビットの比較処理で
あるが、マスク付一致検索では、マスクされたビットは
一致検索の比較処理で無視され、マスクされていないビ
ットだけが比較処理の対象となる。どのビットにもマス
クを行わなければ、検索ワードとストアワードの全ての
ビット同士の一致検索を行うことになる。
は、検索ワードとストアワードの一部のビット同士だけ
の一致検索を行う機能があり、マスク付一致検索と呼ば
れる。一致検索の基本的な操作は１ビットの比較処理で
あるが、マスク付一致検索では、マスクされたビットは
一致検索の比較処理で無視され、マスクされていないビ
ットだけが比較処理の対象となる。どのビットにもマス
クを行わなければ、検索ワードとストアワードの全ての
ビット同士の一致検索を行うことになる。
【０００９】ＣＡＭに関する基本的な技術については、
テェー・コホーネン（Ｔ．Ｋohonen）著「コンテンツ・
アドレッサブル・メモリーズ」（シュプリンガー・フェ
ルラーク（Ｓpringer−Ｖerlag）発行）に詳しく述べら
れている。ここでは、半導体技術を利用したＣＡＭの代
表的な３つの従来例を挙げる。これらは、大容量で一致
検索能力の高い完全並列ＣＡＭを実現しようとする試み
である。
テェー・コホーネン（Ｔ．Ｋohonen）著「コンテンツ・
アドレッサブル・メモリーズ」（シュプリンガー・フェ
ルラーク（Ｓpringer−Ｖerlag）発行）に詳しく述べら
れている。ここでは、半導体技術を利用したＣＡＭの代
表的な３つの従来例を挙げる。これらは、大容量で一致
検索能力の高い完全並列ＣＡＭを実現しようとする試み
である。
【００１０】まず、第１の従来例として、ＣＭＯＳ（相
補型金属−酸化膜−半導体）構成のＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）セルを変形したＣ
ＡＭセル（以下「ＳＲＡＭベースＣＡＭセル」とい
う。）を持つ完全並列ＣＡＭについて説明する。
補型金属−酸化膜−半導体）構成のＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）セルを変形したＣ
ＡＭセル（以下「ＳＲＡＭベースＣＡＭセル」とい
う。）を持つ完全並列ＣＡＭについて説明する。
【００１１】図４は一般的な構成を有するｎビット×ｍ
ワード（ｎ，ｍは共に自然数）の完全並列ＣＡＭのブロ
ック構成を示している。この完全並列ＣＡＭは、ＣＡＭ
アレイ２１０と、アドレスデコーダ２１１と、探索デー
タレジスタ２１２と、マスクレジスタ２１３と、応答レ
ジスタ２１４と、多重応答分解器２１５と、符号器２１
６を備えている。
ワード（ｎ，ｍは共に自然数）の完全並列ＣＡＭのブロ
ック構成を示している。この完全並列ＣＡＭは、ＣＡＭ
アレイ２１０と、アドレスデコーダ２１１と、探索デー
タレジスタ２１２と、マスクレジスタ２１３と、応答レ
ジスタ２１４と、多重応答分解器２１５と、符号器２１
６を備えている。
【００１２】上記ＣＡＭアレイ２１０は、図５に示すよ
うに、行列状に配された複数のＳＲＡＭベースＣＡＭセ
ル２００を有している。なお、第ｊ行，第ｉ列（ｊ＝
０，１，…，（ｍ−１）；ｉ＝０，１，…，（ｎ−
１））のセルには記号Ｃjiを付している。１個のＣＡＭ
セル２００が１個の２値論理値を記憶し、１本のワード
線に接続されたｎ個のＣＡＭセル２００が１個のワード
を記憶する。したがって、アレイ全体では第０ワードか
ら第（ｍ−１）ワードまでのｍ個のワードを記憶でき
る。
うに、行列状に配された複数のＳＲＡＭベースＣＡＭセ
ル２００を有している。なお、第ｊ行，第ｉ列（ｊ＝
０，１，…，（ｍ−１）；ｉ＝０，１，…，（ｎ−
１））のセルには記号Ｃjiを付している。１個のＣＡＭ
セル２００が１個の２値論理値を記憶し、１本のワード
線に接続されたｎ個のＣＡＭセル２００が１個のワード
を記憶する。したがって、アレイ全体では第０ワードか
ら第（ｍ−１）ワードまでのｍ個のワードを記憶でき
る。
【００１３】各ＣＡＭセル２００は、図６に示すよう
に、一般的なＣＭＯＳ型のＳＲＡＭセル２０１と、３個
のｎＭＯＳトランジスタＴ７、Ｔ８、Ｔ９とを有してい
る。ＳＲＡＭセル２０１は、ｐＭＯＳトランジスタおよ
びこれに直列接続されたｎＭＯＳトランジスタを２対有
するフリップフロップ２０２と、このフリップフロップ
２０２の記憶ノード２０３，２０４とビット線ＢＬ
（１），ＢＬ（０）との間にそれぞれ設けられ、ワード
線２０５によってオンオフ制御されるｎＭＯＳトランジ
スタＴ５，Ｔ６とからなっている。
に、一般的なＣＭＯＳ型のＳＲＡＭセル２０１と、３個
のｎＭＯＳトランジスタＴ７、Ｔ８、Ｔ９とを有してい
る。ＳＲＡＭセル２０１は、ｐＭＯＳトランジスタおよ
びこれに直列接続されたｎＭＯＳトランジスタを２対有
するフリップフロップ２０２と、このフリップフロップ
２０２の記憶ノード２０３，２０４とビット線ＢＬ
（１），ＢＬ（０）との間にそれぞれ設けられ、ワード
線２０５によってオンオフ制御されるｎＭＯＳトランジ
スタＴ５，Ｔ６とからなっている。
【００１４】給電線２０６には電位ＶDD（Ｖ）、接地線
２０７には電位ＶGND（Ｖ）が、それぞれ外部電源から
与えられているとする。ＶDDはＶGNDに比べて高電位で
あり、（ＶDD−ＶGND）は、ｎＭＯＳトランジスタのし
きい値電圧ＶTN（Ｖ）およびｐＭＯＳトランジスタのし
きい値電圧ＶTP（Ｖ）の絶対値｜ＶTP｜のいずれよりも
大きな値とする。即ち ＶDD−ＶGND＞ＶTN ＶDD−ＶGND＞｜ＶTP｜ が成り立つものとする。
２０７には電位ＶGND（Ｖ）が、それぞれ外部電源から
与えられているとする。ＶDDはＶGNDに比べて高電位で
あり、（ＶDD−ＶGND）は、ｎＭＯＳトランジスタのし
きい値電圧ＶTN（Ｖ）およびｐＭＯＳトランジスタのし
きい値電圧ＶTP（Ｖ）の絶対値｜ＶTP｜のいずれよりも
大きな値とする。即ち ＶDD−ＶGND＞ＶTN ＶDD−ＶGND＞｜ＶTP｜ が成り立つものとする。
【００１５】ＣＡＭセル２００のフリップフロップ２０
２はよく知られた双安定回路であり、給電線２０６と接
地線２０７にそれぞれ上記電位が与えられている限り、
記憶ノード２０３と記憶ノード２０４の電位をそれぞれ
保持する。高電位をＨ、低電位をＬと表すと、記憶ノー
ド２０３の電位がＨならば記憶ノード２０４の電位はＬ
になり、記憶ノード２０３の電位がＬならば記憶ノード
２０４の電位はＨになる。ここで電位Ｈの状態を論理値
１、電位Ｌの状態を論理値０と定義すると、記憶ノード
２０３と記憶ノード２０４は常に、互いに論理反転の関
係にある１個の２値論理値を記憶していることになる。
２はよく知られた双安定回路であり、給電線２０６と接
地線２０７にそれぞれ上記電位が与えられている限り、
記憶ノード２０３と記憶ノード２０４の電位をそれぞれ
保持する。高電位をＨ、低電位をＬと表すと、記憶ノー
ド２０３の電位がＨならば記憶ノード２０４の電位はＬ
になり、記憶ノード２０３の電位がＬならば記憶ノード
２０４の電位はＨになる。ここで電位Ｈの状態を論理値
１、電位Ｌの状態を論理値０と定義すると、記憶ノード
２０３と記憶ノード２０４は常に、互いに論理反転の関
係にある１個の２値論理値を記憶していることになる。
【００１６】従って、記憶ノード２０３の論理値を論理
変数ｓで表すとすると記憶ノード２０４の論理値はｓ＿
と書くことができる。ただし、ｓ＿はｓの論理反転を表
す。
変数ｓで表すとすると記憶ノード２０４の論理値はｓ＿
と書くことができる。ただし、ｓ＿はｓの論理反転を表
す。
【００１７】ＣＡＭセル２００が記憶している論理値
は、記憶ノード２０３と記憶ノード２０４のいずれか一
方の論理値と定義すればよいので、ここでは記憶ノード
２０３の論理値ｓをＣＡＭセル２００が記憶している論
理値とする。
は、記憶ノード２０３と記憶ノード２０４のいずれか一
方の論理値と定義すればよいので、ここでは記憶ノード
２０３の論理値ｓをＣＡＭセル２００が記憶している論
理値とする。
【００１８】ＳＲＡＭベースＣＡＭが実行できる基本的
な動作は、次に述べるように、書き換え、アドレス
指定読み出し、および内容番地付け読み出しの３つの
動作である。なお、ＣＡＭセル２００のトランジスタＴ
７、Ｔ８、Ｔ９の状態がＳＲＡＭセル２０１の状態に影
響を及ぼすことはないので、書き換え及びアドレス指定
読み出しは一般的なＳＲＡＭと全く同様に行われる。
な動作は、次に述べるように、書き換え、アドレス
指定読み出し、および内容番地付け読み出しの３つの
動作である。なお、ＣＡＭセル２００のトランジスタＴ
７、Ｔ８、Ｔ９の状態がＳＲＡＭセル２０１の状態に影
響を及ぼすことはないので、書き換え及びアドレス指定
読み出しは一般的なＳＲＡＭと全く同様に行われる。
【００１９】ＣＡＭセル２００のデータ書き換えは、
外部からビット線（ＢＬ（１）とＢＬ（０））を通じて
ＣＡＭセル２００へデータを書き込むことによって達成
される。まず、ワード線２０５の電位をｎＭＯＳトラン
ジスタのしきい値電圧ＶTN（Ｖ）より高い高電位Ｈにす
る。一般的には給電線２０６と同じ電位ＶDD（Ｖ）にす
る。すると、ｎＭＯＳトランジスタＴ５とＴ６とは共に
導通状態となり、ビット線ＢＬ（１）と記憶ノード２０
３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ
電気的に接続される。
外部からビット線（ＢＬ（１）とＢＬ（０））を通じて
ＣＡＭセル２００へデータを書き込むことによって達成
される。まず、ワード線２０５の電位をｎＭＯＳトラン
ジスタのしきい値電圧ＶTN（Ｖ）より高い高電位Ｈにす
る。一般的には給電線２０６と同じ電位ＶDD（Ｖ）にす
る。すると、ｎＭＯＳトランジスタＴ５とＴ６とは共に
導通状態となり、ビット線ＢＬ（１）と記憶ノード２０
３、ビット線ＢＬ（０）と記憶ノード２０４がそれぞれ
電気的に接続される。
【００２０】このとき、ＣＡＭセル２００の外部からビ
ット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位
Ｌが与えられていれば、記憶ノード２０３は電位Ｈに、
記憶ノード２０４は電位Ｌになる。逆に、ＣＡＭセル外
部からビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ
（０）に電位Ｈが与えられていれば記憶ノード２０３は
電位Ｌに、記憶ノード２０４は電位Ｈになる。
ット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）に電位
Ｌが与えられていれば、記憶ノード２０３は電位Ｈに、
記憶ノード２０４は電位Ｌになる。逆に、ＣＡＭセル外
部からビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ
（０）に電位Ｈが与えられていれば記憶ノード２０３は
電位Ｌに、記憶ノード２０４は電位Ｈになる。
【００２１】すなわち、ビット線ＢＬ（１）に論理値
ａ、ビット線ＢＬ（０）に論理ａ を与えた場合にＣＡ
Ｍセル２００に論理値ａが書き込まれる。
ａ、ビット線ＢＬ（０）に論理ａ を与えた場合にＣＡ
Ｍセル２００に論理値ａが書き込まれる。
【００２２】書き込みが完了すると、ワード線２０５の
電位をｎＭＯＳトランジスタのしきい値電圧ＶTN（Ｖ）
より低い電位Ｌにする。一般的には接地線２０７と同じ
電位ＶGND（Ｖ）にする。すると、ｎＭＯＳトランジス
タＴ５とＴ６は共に遮断状態となり、ビット線ＢＬ
（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶
ノード２０４がそれぞれ電気的に切断される。
電位をｎＭＯＳトランジスタのしきい値電圧ＶTN（Ｖ）
より低い電位Ｌにする。一般的には接地線２０７と同じ
電位ＶGND（Ｖ）にする。すると、ｎＭＯＳトランジス
タＴ５とＴ６は共に遮断状態となり、ビット線ＢＬ
（１）と記憶ノード２０３、ビット線ＢＬ（０）と記憶
ノード２０４がそれぞれ電気的に切断される。
【００２３】既に述べたように、ｎＭＯＳトランジスタ
Ｔ５とＴ６が遮断状態となっても、記憶ノード２０３と
記憶ノード２０４はそれぞれ直前の電位を保持する。こ
の結果、ＣＡＭセル２００は、直前にビット線対（ＢＬ
（１）とＢＬ（０））を通して書き込まれた論理値を記
憶した状態になる。
Ｔ５とＴ６が遮断状態となっても、記憶ノード２０３と
記憶ノード２０４はそれぞれ直前の電位を保持する。こ
の結果、ＣＡＭセル２００は、直前にビット線対（ＢＬ
（１）とＢＬ（０））を通して書き込まれた論理値を記
憶した状態になる。
【００２４】書き込み動作前にＣＡＭセル２００が記憶
していたデータとは無関係に、ビット線対（ＢＬ（１）
とＢＬ（０））から書き込まれた論理値を新たに記憶す
ることになるので、ＣＡＭセル２００のデータは書き換
えられたことになる。すなわち、ＣＡＭセル２００で
は、データの書き込みを実行した時点で記憶データは書
き換えられる。
していたデータとは無関係に、ビット線対（ＢＬ（１）
とＢＬ（０））から書き込まれた論理値を新たに記憶す
ることになるので、ＣＡＭセル２００のデータは書き換
えられたことになる。すなわち、ＣＡＭセル２００で
は、データの書き込みを実行した時点で記憶データは書
き換えられる。
【００２５】書き込み動作中は、マッチ線２０８（およ
び３個のｎＭＯＳトチＴ７、Ｔ８、Ｔ９）の動作には意
味がない。そこで、無用な電力消費を生じさせないため
にも、通常はマッチ線２０８の電位は接地線２０７と同
じ電位ＶGND（Ｖ）に固定されている。
び３個のｎＭＯＳトチＴ７、Ｔ８、Ｔ９）の動作には意
味がない。そこで、無用な電力消費を生じさせないため
にも、通常はマッチ線２０８の電位は接地線２０７と同
じ電位ＶGND（Ｖ）に固定されている。
【００２６】今、図５中に示したｍ個のワードの中のｊ
番目のワードにデータを書き込むとすると、ワード線Ｗ
Ｌjが電位Ｈに引き上げられ、他のワード線は全て電位
Ｌに保たれている。従って、ワード線ＷＬjに接続され
ているｎ個のＣＡＭセルＣj0，Ｃj1，…，Ｃj(n-1)が書
き込み可能状態となり、これ以外の全てのＣＡＭセル２
００は書き込みができない状態になっている。このと
き、ビット線対ＢＬ0，ＢＬ1，…，ＢＬn-1の全てに書
き込むべきデータを与えると、ワード線ＷＬjに接続さ
れた全てのＣＡＭセル２００にデータが書き込まれる。
番目のワードにデータを書き込むとすると、ワード線Ｗ
Ｌjが電位Ｈに引き上げられ、他のワード線は全て電位
Ｌに保たれている。従って、ワード線ＷＬjに接続され
ているｎ個のＣＡＭセルＣj0，Ｃj1，…，Ｃj(n-1)が書
き込み可能状態となり、これ以外の全てのＣＡＭセル２
００は書き込みができない状態になっている。このと
き、ビット線対ＢＬ0，ＢＬ1，…，ＢＬn-1の全てに書
き込むべきデータを与えると、ワード線ＷＬjに接続さ
れた全てのＣＡＭセル２００にデータが書き込まれる。
【００２７】ＣＡＭセル２００におけるアドレス指定
読み出しは、記憶データを読み出すために、書き込み動
作と同様にワード線２０５の電位をＨにする。すると、
ｎＭＯＳトランジスタＴ５とＴ６は共に導通状態とな
り、ビット線ＢＬ（１）と記憶ノード２０３、およびビ
ット線ＢＬ（０）と記憶ノード２０４が、それぞれ電気
的に接続される。
読み出しは、記憶データを読み出すために、書き込み動
作と同様にワード線２０５の電位をＨにする。すると、
ｎＭＯＳトランジスタＴ５とＴ６は共に導通状態とな
り、ビット線ＢＬ（１）と記憶ノード２０３、およびビ
ット線ＢＬ（０）と記憶ノード２０４が、それぞれ電気
的に接続される。
【００２８】図７に示すように、各ビット線対ＢＬ
i（１），ＢＬi（０）（ｉ＝０，１，…，（ｎ−１））
には、ＣＡＭアレイの外部において、例えば比較器２２
０と、トライステートバッファゲートＧ1，Ｇ2およびＧ
3とからなる回路が接続されている。書き込み動作時に
は、書き込み信号ＷＥがＨレベルになって、トライステ
ートバッファゲートＧ2およびＧ3を通してビット線対Ｂ
Ｌi（１），ＢＬi（０）に外部からの入力電位が与えら
れる。一方、読み出し動作時には、書き込み信号ＷＥは
Ｌレベルにされ、トライステートバッファゲートＧ2お
よびＧ3は高インピーダンス状態になるので、各ビット
線対ＢＬi（１），ＢＬi（０）の電位は、選択されたＣ
ＡＭセル２００の記憶ノードの電位によって決定され
る。
i（１），ＢＬi（０）（ｉ＝０，１，…，（ｎ−１））
には、ＣＡＭアレイの外部において、例えば比較器２２
０と、トライステートバッファゲートＧ1，Ｇ2およびＧ
3とからなる回路が接続されている。書き込み動作時に
は、書き込み信号ＷＥがＨレベルになって、トライステ
ートバッファゲートＧ2およびＧ3を通してビット線対Ｂ
Ｌi（１），ＢＬi（０）に外部からの入力電位が与えら
れる。一方、読み出し動作時には、書き込み信号ＷＥは
Ｌレベルにされ、トライステートバッファゲートＧ2お
よびＧ3は高インピーダンス状態になるので、各ビット
線対ＢＬi（１），ＢＬi（０）の電位は、選択されたＣ
ＡＭセル２００の記憶ノードの電位によって決定され
る。
【００２９】比較器２２０は各ビット線対ＢＬ
i（１），ＢＬi（０）の電位を比較し、どちらの電位が
高いかによってＨまたはＬを出力する。このとき読み出
し信号ＲＥをＨレベルにしておくと、トライステートバ
ッファゲートＧ1を通じて記憶データがＣＡＭセルアレ
イの外部へ読み出される。
i（１），ＢＬi（０）の電位を比較し、どちらの電位が
高いかによってＨまたはＬを出力する。このとき読み出
し信号ＲＥをＨレベルにしておくと、トライステートバ
ッファゲートＧ1を通じて記憶データがＣＡＭセルアレ
イの外部へ読み出される。
【００３０】内容番地付け読み第し動作の時には、図
６に示したワード線２０５は低電位Ｌ、一般的にはＶ
GND（Ｖ）に保たれ、マッチ線２０８は一旦、高電位
Ｈ、一般的には給電線２０６と同じ電位ＶDD（Ｖ）まで
充電される。
６に示したワード線２０５は低電位Ｌ、一般的にはＶ
GND（Ｖ）に保たれ、マッチ線２０８は一旦、高電位
Ｈ、一般的には給電線２０６と同じ電位ＶDD（Ｖ）まで
充電される。
【００３１】(i)ここでまず、ＣＡＭセル２００が記憶
している論理値が１であるものとする。すなわち、記憶
ノード２０３の電位はＨ、記憶ノード２０４の電位はＬ
である。
している論理値が１であるものとする。すなわち、記憶
ノード２０３の電位はＨ、記憶ノード２０４の電位はＬ
である。
【００３２】ｎＭＯＳトランジスタＴ５とＴ６はいずれ
も遮断状態なので、ｎＭＯＳトランジスタＴ７，Ｔ８の
ゲート電極にはそれぞれ記憶ノード２０４と記憶ノード
２０３の電位が印加され、これに応じてｎＭＯＳトラン
ジスタＴ７は遮断状態、ｎＭＯＳトランジスタＴ８は導
通状態になる。この結果、ｎＭＯＳトランジスタＴ９の
ゲート電極には、導通状態のｎＭＯＳトランジスタＴ８
を通じてビット線ＢＬ（０）の電位が与えられる。
も遮断状態なので、ｎＭＯＳトランジスタＴ７，Ｔ８の
ゲート電極にはそれぞれ記憶ノード２０４と記憶ノード
２０３の電位が印加され、これに応じてｎＭＯＳトラン
ジスタＴ７は遮断状態、ｎＭＯＳトランジスタＴ８は導
通状態になる。この結果、ｎＭＯＳトランジスタＴ９の
ゲート電極には、導通状態のｎＭＯＳトランジスタＴ８
を通じてビット線ＢＬ（０）の電位が与えられる。
【００３３】ここで、ビット線対ＢＬ（１），ＢＬ
（０）への入力データの論理値が１ならばｎＭＯＳトラ
ンジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳト
ランジスタＴ９は遮断状態となる。従って、マッチ線２
０８と接地線２０７は電気的に遮断され、マッチ線２０
８の電位はＨに保持される。一方、ビット線対ＢＬ
（１），ＢＬ（０）への入力データの論理値が０ならば
ｎＭＯＳトランジスタＴ９のゲート電極にＨが与えら
れ、ｎＭＯＳトランジスタＴ９は導通状態となる。従っ
て、マッチ線２０８と接地線２０７は電気的に接続さ
れ、マッチ線２０８の電位はＬに下げられる。
（０）への入力データの論理値が１ならばｎＭＯＳトラ
ンジスタＴ９のゲート電極にＬが与えられ、ｎＭＯＳト
ランジスタＴ９は遮断状態となる。従って、マッチ線２
０８と接地線２０７は電気的に遮断され、マッチ線２０
８の電位はＨに保持される。一方、ビット線対ＢＬ
（１），ＢＬ（０）への入力データの論理値が０ならば
ｎＭＯＳトランジスタＴ９のゲート電極にＨが与えら
れ、ｎＭＯＳトランジスタＴ９は導通状態となる。従っ
て、マッチ線２０８と接地線２０７は電気的に接続さ
れ、マッチ線２０８の電位はＬに下げられる。
【００３４】(ii)次に、ＣＡＭセル２００が記憶してい
る論理値が０であるものとする。すなわち、記憶ノード
２０３の電位はＬ、記憶ノード２０４の電位はＨであ
る。
る論理値が０であるものとする。すなわち、記憶ノード
２０３の電位はＬ、記憶ノード２０４の電位はＨであ
る。
【００３５】この場合、上記(i)の場合とは逆に、ｎＭ
ＯＳトランジスタＴ７は導通状態、ｎＭＯＳトランジス
タＴ８は遮断状態となる。この結果、ｎＭＯＳトランジ
スタＴ９のゲート電極には、導通状態のｎＭＯＳトラン
ジスタＴ７を通じてビット線ＢＬ（１）の電位が与えら
れる。
ＯＳトランジスタＴ７は導通状態、ｎＭＯＳトランジス
タＴ８は遮断状態となる。この結果、ｎＭＯＳトランジ
スタＴ９のゲート電極には、導通状態のｎＭＯＳトラン
ジスタＴ７を通じてビット線ＢＬ（１）の電位が与えら
れる。
【００３６】ここで、ビット線対ＢＬ（１），ＢＬ
（０）への入力データの論理値が１ならばｎＭＯＳトラ
ンジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳト
ランジスタＴ９は導通状態となる。従って、マッチ線２
０８と接地線２０７は電気的に接続され、マッチ線２０
８の電位はＨに保持される。一方、ビット線対ＢＬ
（１），ＢＬ（０）への入力データの論理値が０ならば
ｎＭＯＳトランジスタＴ９のゲート電極にＬが与えら
れ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従っ
て、マッチ線２０８と接地線２０７は電気的に遮断さ
れ、マッチ線２０８の電位はＨに保持される。
（０）への入力データの論理値が１ならばｎＭＯＳトラ
ンジスタＴ９のゲート電極にＨが与えられ、ｎＭＯＳト
ランジスタＴ９は導通状態となる。従って、マッチ線２
０８と接地線２０７は電気的に接続され、マッチ線２０
８の電位はＨに保持される。一方、ビット線対ＢＬ
（１），ＢＬ（０）への入力データの論理値が０ならば
ｎＭＯＳトランジスタＴ９のゲート電極にＬが与えら
れ、ｎＭＯＳトランジスタＴ９は遮断状態となる。従っ
て、マッチ線２０８と接地線２０７は電気的に遮断さ
れ、マッチ線２０８の電位はＨに保持される。
【００３７】上記(i)，(ii)の結果をまとめると、ＣＡ
Ｍセル２００が記憶している論理値と入力データの論理
値が一致している場合には、マッチ線２０８の電位はＨ
に保持され、ＣＡＭセル２００が記憶している論理値と
入力データの論理値が不一致の場合にはマッチ線２０８
の電位はＬに引き下げられる。
Ｍセル２００が記憶している論理値と入力データの論理
値が一致している場合には、マッチ線２０８の電位はＨ
に保持され、ＣＡＭセル２００が記憶している論理値と
入力データの論理値が不一致の場合にはマッチ線２０８
の電位はＬに引き下げられる。
【００３８】従って、マッチ線２０８の電位を観測する
ことによって、ＣＡＭセル２００が記憶している論理値
と入力データの論理値が一致しているか否かを判定する
ことができる。
ことによって、ＣＡＭセル２００が記憶している論理値
と入力データの論理値が一致しているか否かを判定する
ことができる。
【００３９】また、内容番地付け読み出し動作の時に
は、ＣＡＭセル２００は１ビットのマスク付き比較処理
を実行することができる。
は、ＣＡＭセル２００は１ビットのマスク付き比較処理
を実行することができる。
【００４０】まず、ビット線対ＢＬ（１），ＢＬ（０）
への入力段階において、前処理が施される。即ち、入力
データの論理値が１であっても０であっても、マスクワ
ードの対応するビットの論理値が１の場合、ビット線Ｂ
Ｌ（１），ビット線ＢＬ（０）には共にＬが与えられ
る。
への入力段階において、前処理が施される。即ち、入力
データの論理値が１であっても０であっても、マスクワ
ードの対応するビットの論理値が１の場合、ビット線Ｂ
Ｌ（１），ビット線ＢＬ（０）には共にＬが与えられ
る。
【００４１】先に述べたように、ｎＭＯＳトランジスタ
Ｔ９のゲート電極は、ＣＡＭセル２００が記憶している
論理値が１の場合（上記(i)）にはビット線ＢＬ
（０）、ＣＡＭセル２００が記憶している論理値が０の
場合（上記(ii)）にはビット線ＢＬ（１）と電気的に接
続される。
Ｔ９のゲート電極は、ＣＡＭセル２００が記憶している
論理値が１の場合（上記(i)）にはビット線ＢＬ
（０）、ＣＡＭセル２００が記憶している論理値が０の
場合（上記(ii)）にはビット線ＢＬ（１）と電気的に接
続される。
【００４２】このことから、ビット線ＢＬ（０）とビッ
ト線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭ
セル２００が記憶している論理値とは無関係に、常にｎ
ＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与え
られる。この結果、このＣＡＭセル２００は、マッチ線
２０８の電位を保持することになり、比較処理を実行し
ない。
ト線ＢＬ（１）との両方に電位Ｌを与えた場合、ＣＡＭ
セル２００が記憶している論理値とは無関係に、常にｎ
ＭＯＳトランジスタＴ９のゲート電極には電位Ｌが与え
られる。この結果、このＣＡＭセル２００は、マッチ線
２０８の電位を保持することになり、比較処理を実行し
ない。
【００４３】図５に示したＣＡＭセルアレイにおいて、
同じワードに属するＣＡＭセル２００はマッチ線２０８
を共有している。例えば、ｊ番目のワードに属する全て
のＣＡＭセル２００は１本のマッチ線ＭＬjを共有して
いる。従って、上記ＣＡＭセル２００における１ビット
の比較処理動作によって、ｊ番目のワードに属するＣＡ
Ｍセル２００のうち少なくとも１つのＣＡＭセル２００
において不一致が生じると、マッチ線ＭＬjの電位がＬ
に引き下げられる。
同じワードに属するＣＡＭセル２００はマッチ線２０８
を共有している。例えば、ｊ番目のワードに属する全て
のＣＡＭセル２００は１本のマッチ線ＭＬjを共有して
いる。従って、上記ＣＡＭセル２００における１ビット
の比較処理動作によって、ｊ番目のワードに属するＣＡ
Ｍセル２００のうち少なくとも１つのＣＡＭセル２００
において不一致が生じると、マッチ線ＭＬjの電位がＬ
に引き下げられる。
【００４４】また、全てのワードのｉ番目のＣＡＭセル
２００はビット線ＢＬiを共有している。従って、ビッ
ト線対ＢＬ0，ＢＬ1，…，ＢＬn-1の全てに入力データ
を与えたとき、全てのワードのマッチ線ＭＬ0，ＭＬ1，
…，ＭＬm-1において、入力ワードとストアワードとの
マスク付き比較処理の結果が同時並列的に得られる。
２００はビット線ＢＬiを共有している。従って、ビッ
ト線対ＢＬ0，ＢＬ1，…，ＢＬn-1の全てに入力データ
を与えたとき、全てのワードのマッチ線ＭＬ0，ＭＬ1，
…，ＭＬm-1において、入力ワードとストアワードとの
マスク付き比較処理の結果が同時並列的に得られる。
【００４５】次に、第２の従来例としてＰＬＡ（プログ
ラマブル・ロジック・アレイ）のＡＮＤ平面を用いた完
全並列ＣＡＭ（以下「ＰＬＡベースＣＡＭ」という。）
について説明する。
ラマブル・ロジック・アレイ）のＡＮＤ平面を用いた完
全並列ＣＡＭ（以下「ＰＬＡベースＣＡＭ」という。）
について説明する。
【００４６】ＰＬＡは一般に、任意の論理関数を実現で
きるＬＳＩ（大規模集積回路）としてＡＮＤ平面および
ＯＲ平面と呼ばれる２つのスイッチマトリクスから構成
されている。ＡＮＤ平面は完全並列ＣＡＭとして利用す
ることができる。なお、ＰＬＡについては、例えば、シ
ー・ミード（Ｃ．Ｍead），エル・コンウェイ（Ｌ．Ｃo
nway）共著「イントロダクション・ツー・ＶＬＳＩシス
テムズ」（アディソン・ウエスレイ（Ａddison Ｗesle
y）発行、ｐ.７９−ｐ.８８、ｐ.１０２−ｐ.１０８）
等に詳しく解説されている。
きるＬＳＩ（大規模集積回路）としてＡＮＤ平面および
ＯＲ平面と呼ばれる２つのスイッチマトリクスから構成
されている。ＡＮＤ平面は完全並列ＣＡＭとして利用す
ることができる。なお、ＰＬＡについては、例えば、シ
ー・ミード（Ｃ．Ｍead），エル・コンウェイ（Ｌ．Ｃo
nway）共著「イントロダクション・ツー・ＶＬＳＩシス
テムズ」（アディソン・ウエスレイ（Ａddison Ｗesle
y）発行、ｐ.７９−ｐ.８８、ｐ.１０２−ｐ.１０８）
等に詳しく解説されている。
【００４７】図８に示すように、ＰＬＡベースＣＡＭセ
ルアレイは、ＰＬＡのＡＮＤ平面と同様に構成され、行
列状に配された複数のＣＡＭセル３００を有している。
ＣＡＭセル３００は、図９に示すように、ビット線対３
０２と、接地線３０３と、マッチ線３０４と、ｎＭＯＳ
トランジスタ３０１を含んでいる。ｎＭＯＳトランジス
タ３０１のソース電極は接地線３０３に接続され、ドレ
イン電極はマッチ線３０４に接続されている。ｎＭＯＳ
トランジスタ３０１のゲート電極はビット線対３０２の
いずれか一方、すなわちビット線ＢＬ（１）またはビッ
ト線ＢＬ（０）に接続されている。
ルアレイは、ＰＬＡのＡＮＤ平面と同様に構成され、行
列状に配された複数のＣＡＭセル３００を有している。
ＣＡＭセル３００は、図９に示すように、ビット線対３
０２と、接地線３０３と、マッチ線３０４と、ｎＭＯＳ
トランジスタ３０１を含んでいる。ｎＭＯＳトランジス
タ３０１のソース電極は接地線３０３に接続され、ドレ
イン電極はマッチ線３０４に接続されている。ｎＭＯＳ
トランジスタ３０１のゲート電極はビット線対３０２の
いずれか一方、すなわちビット線ＢＬ（１）またはビッ
ト線ＢＬ（０）に接続されている。
【００４８】ｎＭＯＳトランジスタ３０１は、ゲート電
極に、そのしきい値電圧ＶTN（Ｖ）以上の電位Ｈが加え
られると、マッチ線３０４と接地線３０３とを電気的に
接続する。一般的にはＨは電源電位ＶDD（Ｖ）である。
逆に、ゲート電極にＶTN（Ｖ）以下の電位Ｌが加えられ
ると、マッチ線３０４と接地線３０３とを電気的に遮断
する。一般的にはＬは接地電位ＶGND（Ｖ）である。
極に、そのしきい値電圧ＶTN（Ｖ）以上の電位Ｈが加え
られると、マッチ線３０４と接地線３０３とを電気的に
接続する。一般的にはＨは電源電位ＶDD（Ｖ）である。
逆に、ゲート電極にＶTN（Ｖ）以下の電位Ｌが加えられ
ると、マッチ線３０４と接地線３０３とを電気的に遮断
する。一般的にはＬは接地電位ＶGND（Ｖ）である。
【００４９】ＣＡＭセル３００は、ｎＭＯＳトランジス
タ３０１のゲート電極が接続されているビット線がビッ
ト線対３０２のうちいずれであるかによって１ビットの
データを記憶している。
タ３０１のゲート電極が接続されているビット線がビッ
ト線対３０２のうちいずれであるかによって１ビットの
データを記憶している。
【００５０】このＰＬＡベースＣＡＭが実行できる基本
的な動作は、次に述べるように、内容番地付け読み出し
である。なお、ＬＳＩの製造時に作られたトランジスタ
の接続情報を記憶データとして利用しているため、電気
信号によるデータの書き換えは行えない。また、アドレ
ス指定読み出しも実行できない。
的な動作は、次に述べるように、内容番地付け読み出し
である。なお、ＬＳＩの製造時に作られたトランジスタ
の接続情報を記憶データとして利用しているため、電気
信号によるデータの書き換えは行えない。また、アドレ
ス指定読み出しも実行できない。
【００５１】ＰＬＡベースＣＡＭにおける内容番地付け
読み出しは、まず、マッチ線３０４を高電位Ｈに充電す
る。一般的には電源電位ＶDD（Ｖ）まで充電する。次に
ビット線対３０２に入力データを与える。
読み出しは、まず、マッチ線３０４を高電位Ｈに充電す
る。一般的には電源電位ＶDD（Ｖ）まで充電する。次に
ビット線対３０２に入力データを与える。
【００５２】今、ＳＲＡＭベースＣＡＭセルの時と同様
に、ビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）
に電位Ｌを与えた場合の入力データの論理値を１、逆に
ビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電
位Ｈを与えた場合の入力データの論理値を０と定義す
る。
に、ビット線ＢＬ（１）に電位Ｈ、ビット線ＢＬ（０）
に電位Ｌを与えた場合の入力データの論理値を１、逆に
ビット線ＢＬ（１）に電位Ｌ、ビット線ＢＬ（０）に電
位Ｈを与えた場合の入力データの論理値を０と定義す
る。
【００５３】また、各ＣＡＭセル３００においてｎＭＯ
Ｓトランジスタ３０１のゲート電極がビット線ＢＬ
（１）に接続されているとき、そのＣＡＭセル３００が
記憶しているデータの論理値を０と定義する。逆に、ト
ランジスタ３０１のゲート電極がビット線ＢＬ（０）に
接続されているとき、そのＣＡＭセル３００が記憶して
いるデータの論理値を１と定義する。
Ｓトランジスタ３０１のゲート電極がビット線ＢＬ
（１）に接続されているとき、そのＣＡＭセル３００が
記憶しているデータの論理値を０と定義する。逆に、ト
ランジスタ３０１のゲート電極がビット線ＢＬ（０）に
接続されているとき、そのＣＡＭセル３００が記憶して
いるデータの論理値を１と定義する。
【００５４】(i)ＣＡＭセル３００が記憶している論理
値が１の場合、ｎＭＯＳトランジスタ３０１のゲート電
極はビット線ＢＬ（０）に接続されている。したがっ
て、入力データの論理値が１ならば、ｎＭＯＳトランジ
スタ３０１は遮断状態になるので、マッチ線３０４と接
地線３０３とが電気的に遮断され、マッチ線３０４の電
位はＨに保持される。一方、入力データの論理値が０な
らば、ｎＭＯＳトランジスタ３０１は導通状態になるの
で、マッチ線３０４と接地線３０３とが電気的に接続さ
れ、マッチ線３０４の電位はＬに引き下げられる。
値が１の場合、ｎＭＯＳトランジスタ３０１のゲート電
極はビット線ＢＬ（０）に接続されている。したがっ
て、入力データの論理値が１ならば、ｎＭＯＳトランジ
スタ３０１は遮断状態になるので、マッチ線３０４と接
地線３０３とが電気的に遮断され、マッチ線３０４の電
位はＨに保持される。一方、入力データの論理値が０な
らば、ｎＭＯＳトランジスタ３０１は導通状態になるの
で、マッチ線３０４と接地線３０３とが電気的に接続さ
れ、マッチ線３０４の電位はＬに引き下げられる。
【００５５】(ii)また、ＣＡＭセル３００が記憶してい
る論理値が０の場合、ｎＭＯＳトランジスタ３０１のゲ
ート電極はビット線ＢＬ（１）に接続されている。した
がって、入力データの論理値が１ならば、ｎＭＯＳトラ
ンジスタ３０１は導通状態になるので、マッチ線３０４
の電位はＬに引き下げられる。一方、入力データの論理
値が０ならば、ｎＭＯＳトランジスタ３０１は遮断状態
になるので、マッチ線３０４の電位はＨに保持される。
る論理値が０の場合、ｎＭＯＳトランジスタ３０１のゲ
ート電極はビット線ＢＬ（１）に接続されている。した
がって、入力データの論理値が１ならば、ｎＭＯＳトラ
ンジスタ３０１は導通状態になるので、マッチ線３０４
の電位はＬに引き下げられる。一方、入力データの論理
値が０ならば、ｎＭＯＳトランジスタ３０１は遮断状態
になるので、マッチ線３０４の電位はＨに保持される。
【００５６】上記(i)，(ii)の結果、ＳＲＡＭベースＣ
ＡＭセルの場合と同様に、ＣＡＭセル３００が記憶して
いる論理値と入力データの論理値が一致している場合に
はマッチ線３０４の電位はＨに保持され、ＣＡＭセル３
００が記憶している論理値と入力データの論理値が不一
致の場合にはマッチ線３０４の電位はＬに引き下げられ
る。
ＡＭセルの場合と同様に、ＣＡＭセル３００が記憶して
いる論理値と入力データの論理値が一致している場合に
はマッチ線３０４の電位はＨに保持され、ＣＡＭセル３
００が記憶している論理値と入力データの論理値が不一
致の場合にはマッチ線３０４の電位はＬに引き下げられ
る。
【００５７】従って、マッチ線３０４の電位を観測する
ことによってＣＡＭセル３００が記憶している論理値と
入力データの論理値が一致しているか否かを判定するこ
とができる。
ことによってＣＡＭセル３００が記憶している論理値と
入力データの論理値が一致しているか否かを判定するこ
とができる。
【００５８】また、マスク付き比較処理の動作では、ビ
ット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位
Ｌを与えた場合、ＣＡＭセル２００が記憶している論理
値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲー
ト電極には電位Ｌが与えられる。この結果、このＣＡＭ
セル２００は、マッチ線２０８の電位を保持することに
なり、比較処理を実行しない。
ット線ＢＬ（０）とビット線ＢＬ（１）との両方に電位
Ｌを与えた場合、ＣＡＭセル２００が記憶している論理
値とは無関係に、常にｎＭＯＳトランジスタＴ９のゲー
ト電極には電位Ｌが与えられる。この結果、このＣＡＭ
セル２００は、マッチ線２０８の電位を保持することに
なり、比較処理を実行しない。
【００５９】しかも、図８に示したように、同じワード
に属するＣＡＭセル３００はマッチ線３０４を共有し、
全てのワードのｉ番目のＣＡＭセル２００はビット線Ｂ
Ｌiを共有している。
に属するＣＡＭセル３００はマッチ線３０４を共有し、
全てのワードのｉ番目のＣＡＭセル２００はビット線Ｂ
Ｌiを共有している。
【００６０】したがって、このＰＬＡベースＣＡＭは、
ＳＲＡＭベースＣＡＭの場合と全く同様に、マスク付き
比較処理を実行することができる。
ＳＲＡＭベースＣＡＭの場合と全く同様に、マスク付き
比較処理を実行することができる。
【００６１】また、第３の従来例として、特開平５−７
４１７６号公報に開示されたＥＥＰＲＯＭ（エレクトリ
カル・イレイザブル・プログラマブル・リード・オンリ
・メモリ）を用いた完全並列ＣＡＭ（以下「ＥＥＰＲＯ
ＭベースＣＡＭ」という。）について説明する。
４１７６号公報に開示されたＥＥＰＲＯＭ（エレクトリ
カル・イレイザブル・プログラマブル・リード・オンリ
・メモリ）を用いた完全並列ＣＡＭ（以下「ＥＥＰＲＯ
ＭベースＣＡＭ」という。）について説明する。
【００６２】ＥＥＰＲＯＭは電気的に記憶データの書き
換えが可能な半導体集積化メモリとして広く使われてい
る。記憶容量は大きいが読み出し速度に比べて書き換え
速度は非常に遅いので、データの書き換えが頻繁には必
要でないような場合によく使われる。ＥＥＰＲＯＭにつ
いては、例えば、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設
計」（培風館発行）、ｐ.１６７−ｐ.１７３に解説され
ている。
換えが可能な半導体集積化メモリとして広く使われてい
る。記憶容量は大きいが読み出し速度に比べて書き換え
速度は非常に遅いので、データの書き換えが頻繁には必
要でないような場合によく使われる。ＥＥＰＲＯＭにつ
いては、例えば、飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設
計」（培風館発行）、ｐ.１６７−ｐ.１７３に解説され
ている。
【００６３】図１１に示すように、ＥＥＰＲＯＭベース
ＣＡＭセルアレイは、行列状に配された複数のＣＡＭセ
ル４００，４０１，…を備えている。
ＣＡＭセルアレイは、行列状に配された複数のＣＡＭセ
ル４００，４０１，…を備えている。
【００６４】例えばＣＡＭセル４００は、ＭＯＮＯＳ
（メタル−オキサイド−ナイトライド−オキサイド−セ
ミコンダクタ）構造を持つ一対の不揮発性メモリセル４
００ａ，４００ｂを有している。１ビットの不揮発性メ
モリセル４００ａ，４００ｂは各々、データを記憶する
記憶トランジスタ４１３と、選択トランジスタ４１４を
含んでいる。記憶トランジスタ４１３を構成する窒化珪
素膜中に電子をトラップするか否かによって、記憶トラ
ップ４１３はエンハンスメント型かデプレッション型の
トランジスタ特性を示す。選択トランジスタ４１４は通
常のエンハンスメント型のｎＭＯＳトランジスタであ
る。図中、記憶トランジスタ４１３のゲート電極配線は
省略されている。
（メタル−オキサイド−ナイトライド−オキサイド−セ
ミコンダクタ）構造を持つ一対の不揮発性メモリセル４
００ａ，４００ｂを有している。１ビットの不揮発性メ
モリセル４００ａ，４００ｂは各々、データを記憶する
記憶トランジスタ４１３と、選択トランジスタ４１４を
含んでいる。記憶トランジスタ４１３を構成する窒化珪
素膜中に電子をトラップするか否かによって、記憶トラ
ップ４１３はエンハンスメント型かデプレッション型の
トランジスタ特性を示す。選択トランジスタ４１４は通
常のエンハンスメント型のｎＭＯＳトランジスタであ
る。図中、記憶トランジスタ４１３のゲート電極配線は
省略されている。
【００６５】ＥＥＰＲＯＭベースＣＡＭが実行できる基
本的な動作は、次に述べるように、書き換え、アド
レス指定読み出し、および内容番地付け読み出しの３
つの動作である。なお、書き換え動作とアドレス指定読
み出し動作は通常のＥＥＰＲＯＭと同様に行われる。
本的な動作は、次に述べるように、書き換え、アド
レス指定読み出し、および内容番地付け読み出しの３
つの動作である。なお、書き換え動作とアドレス指定読
み出し動作は通常のＥＥＰＲＯＭと同様に行われる。
【００６６】ＣＡＭセルのデータ書き換え動作は、一
旦記憶データの消去を行ったのちに入力データの書き込
みを行うことによって達成される。まず、消去動作時に
は、記憶トランジスタ４１３のゲート電極に負のプログ
ラム電位ＶP（Ｖ）を与える一方、基板に正の電位、た
とえば電源電位ＶDD（Ｖ）を与える。記憶トランジスタ
４１３のゲート電極と基板との間に大きな負の電圧が印
加される結果、同じワードに属する記憶トランジスタ４
１３は全てデプレッション型トランジスタになる。これ
を消去状態と呼び、同じワードに属する全ての記憶トラ
ンジスタ４１３は論理値０になっている。
旦記憶データの消去を行ったのちに入力データの書き込
みを行うことによって達成される。まず、消去動作時に
は、記憶トランジスタ４１３のゲート電極に負のプログ
ラム電位ＶP（Ｖ）を与える一方、基板に正の電位、た
とえば電源電位ＶDD（Ｖ）を与える。記憶トランジスタ
４１３のゲート電極と基板との間に大きな負の電圧が印
加される結果、同じワードに属する記憶トランジスタ４
１３は全てデプレッション型トランジスタになる。これ
を消去状態と呼び、同じワードに属する全ての記憶トラ
ンジスタ４１３は論理値０になっている。
【００６７】書き込み時には、記憶トランジスタ４１３
のゲート電極に正の電位、たとえば電源電位ＶDD（Ｖ）
を与える一方、論理値１を書き込みたいビットのデータ
線（例えばデータ線４２１）と基板とに負のプログラム
電位ＶP（Ｖ）を与える。記憶トランジスタ４１３のゲ
ート電極と、基板および選択されたデータ線４２１との
間には大きな正の電圧が印加される。この結果、記憶ト
ランジスタのゲート電極に対してデータ線４１３から電
子が供給され、記憶トランジスタ４１３はエンハンスメ
ント型トランジスタになる。図１１中、−を付した記憶
トランジスタ４１３はエンハンスメント型であることを
示し、＋を付した記憶トランジスタ４１３はデプレッシ
ョン型であることを示している。
のゲート電極に正の電位、たとえば電源電位ＶDD（Ｖ）
を与える一方、論理値１を書き込みたいビットのデータ
線（例えばデータ線４２１）と基板とに負のプログラム
電位ＶP（Ｖ）を与える。記憶トランジスタ４１３のゲ
ート電極と、基板および選択されたデータ線４２１との
間には大きな正の電圧が印加される。この結果、記憶ト
ランジスタのゲート電極に対してデータ線４１３から電
子が供給され、記憶トランジスタ４１３はエンハンスメ
ント型トランジスタになる。図１１中、−を付した記憶
トランジスタ４１３はエンハンスメント型であることを
示し、＋を付した記憶トランジスタ４１３はデプレッシ
ョン型であることを示している。
【００６８】アドレス指定読み出し時には、全ての記
憶トランジスタ４１３のゲート電極に接地電位Ｖ
GND（Ｖ）を与え、選択されたワード線４３０には電源
電位ＶDD（Ｖ）を与える。記憶トランジスタ４１３のゲ
ート電極と、マッチ線４１３には共に接地電位Ｖ
GND（Ｖ）を与える。データ線４２１，データ線４２２
に接続された図示しないアンプによって、メモリセル４
００ａあるいは４００ｂが導通状態、遮断状態のうちい
ずれの状態にあるかが検出される。これにより、記憶ト
ランジスタの内容が読み出される。
憶トランジスタ４１３のゲート電極に接地電位Ｖ
GND（Ｖ）を与え、選択されたワード線４３０には電源
電位ＶDD（Ｖ）を与える。記憶トランジスタ４１３のゲ
ート電極と、マッチ線４１３には共に接地電位Ｖ
GND（Ｖ）を与える。データ線４２１，データ線４２２
に接続された図示しないアンプによって、メモリセル４
００ａあるいは４００ｂが導通状態、遮断状態のうちい
ずれの状態にあるかが検出される。これにより、記憶ト
ランジスタの内容が読み出される。
【００６９】内容番地付け読み出しは、メモリセル４
００ａとメモリセル４００ｂの２ビット１組を１つのＣ
ＡＭセルとして取り扱うことによって可能になる。ＣＡ
Ｍセル４００の２つのメモリセル４００ａと４００ｂに
は互いに相反するデータが書き込まれている。図１１の
例ではＣＡＭセル４００の記憶データは論理値０で、Ｃ
ＡＭセル４０１の記憶データは論理値１である。内容番
地付け読み出しを行うにはまず、マッチ線４３１を高電
位Ｈ、通常は２.０（Ｖ）程度まで充電する。
００ａとメモリセル４００ｂの２ビット１組を１つのＣ
ＡＭセルとして取り扱うことによって可能になる。ＣＡ
Ｍセル４００の２つのメモリセル４００ａと４００ｂに
は互いに相反するデータが書き込まれている。図１１の
例ではＣＡＭセル４００の記憶データは論理値０で、Ｃ
ＡＭセル４０１の記憶データは論理値１である。内容番
地付け読み出しを行うにはまず、マッチ線４３１を高電
位Ｈ、通常は２.０（Ｖ）程度まで充電する。
【００７０】入力データの論理値が０の場合、データ線
４２１には低電位Ｌ、一般的には接地電位ＶGND（Ｖ）
が入力される一方、データ線４２２には高電位Ｈ、一般
的には２.０（Ｖ）程度の電位が入力される。メモリセ
ル４００ｂの記憶トランジスタ４１３，メモリセル４０
１ａの記憶トランジスタ４１３はいずれもデプレッショ
ン型トランジスタであるから、それらのソースドレイン
間は導通状態にある。ワード線４３０の電位を適切に選
ぶことによって、それぞれメモリセル４００ｂの選択ト
ランジスタ４１４が遮断状態、メモリセル４０１ａの選
択トランジスタ４１４が導通状態になるようにする（こ
の点についての問題は後述する）。すると、記憶データ
と入力データとが一致しているＣＡＭセル４００におい
ては、マッチ線４３１とデータ線４２１とが電気的に遮
断され、マッチ線４３１の電位はＨに保たれる。一方、
記憶データと入力データが不一致のＣＡＭセル４０１に
おいては、マッチ線４３１とデータ線４２１とが電気的
に導通し、マッチ線４３１の電位はＬに引き下げられ
る。
４２１には低電位Ｌ、一般的には接地電位ＶGND（Ｖ）
が入力される一方、データ線４２２には高電位Ｈ、一般
的には２.０（Ｖ）程度の電位が入力される。メモリセ
ル４００ｂの記憶トランジスタ４１３，メモリセル４０
１ａの記憶トランジスタ４１３はいずれもデプレッショ
ン型トランジスタであるから、それらのソースドレイン
間は導通状態にある。ワード線４３０の電位を適切に選
ぶことによって、それぞれメモリセル４００ｂの選択ト
ランジスタ４１４が遮断状態、メモリセル４０１ａの選
択トランジスタ４１４が導通状態になるようにする（こ
の点についての問題は後述する）。すると、記憶データ
と入力データとが一致しているＣＡＭセル４００におい
ては、マッチ線４３１とデータ線４２１とが電気的に遮
断され、マッチ線４３１の電位はＨに保たれる。一方、
記憶データと入力データが不一致のＣＡＭセル４０１に
おいては、マッチ線４３１とデータ線４２１とが電気的
に導通し、マッチ線４３１の電位はＬに引き下げられ
る。
【００７１】結果として、マッチ線４３１の電位を観測
しておくことによって、記憶データの論理値と入力デー
タの論理値とが一致しているか否かを判定することがで
きる。
しておくことによって、記憶データの論理値と入力デー
タの論理値とが一致しているか否かを判定することがで
きる。
【００７２】
【発明が解決しようとする課題】具体的な問題点を指摘
する前に、まず、ＣＡＭにおいて実現しようとしている
マスク付き一致処理の論理演算処理について説明する。
する前に、まず、ＣＡＭにおいて実現しようとしている
マスク付き一致処理の論理演算処理について説明する。
【００７３】ＣＡＭにおけるデータ検索の基本的な操作
は１ビットの比較処理である。変数ｘ，ｙは共に２値変
数のブール代数値（以下「論理値」という。）を表すと
する。ｘとｙが論理的に一致している場合を１（真）、
そうでない場合を０（偽）とするブール関数（以下「論
理関数」という。）は論理一致と呼ばれ、次の論理式
（１）で表される。
は１ビットの比較処理である。変数ｘ，ｙは共に２値変
数のブール代数値（以下「論理値」という。）を表すと
する。ｘとｙが論理的に一致している場合を１（真）、
そうでない場合を０（偽）とするブール関数（以下「論
理関数」という。）は論理一致と呼ばれ、次の論理式
（１）で表される。
【００７４】 （ｘ≡ｙ）＝（ｘ∧ｙ）∨（ｘ＿∧ｙ＿） …（１） ただし、≡は論理一致 ∧は論理積 ∨は論理和 ｘ＿，ｙ＿はそれぞれｘ，ｙの論理反転 を表している。なお、論理一致はＥＸ−ＮＯＲ（排他的
ＮＯＲ）、論理積はＡＮＤ、論理和はＯＲ、論理反転は
ＮＯＴとも呼ばれる。以下、同じ表記法を用いる。
ＮＯＲ）、論理積はＡＮＤ、論理和はＯＲ、論理反転は
ＮＯＴとも呼ばれる。以下、同じ表記法を用いる。
【００７５】また、ｘとｙの論理値が不一致である時を
１とする論理関数は排他的論理和と呼ばれ、次の論理式
で表される。
１とする論理関数は排他的論理和と呼ばれ、次の論理式
で表される。
【００７６】 （ｘ○ｙ）＝（ｘ∧ｙ＿）∨（ｘ＿∧ｙ） …（２） ただし、○は排他的論理和を表している。以下、同じ表
記法を用いる。
記法を用いる。
【００７７】排他的論理和はＥＸ−ＯＲ（排他的ＯＲ）
とも呼ばれ、論理一致の否定論理になっているので、一
致検索の場合には式（１）の代わりに式（２）を用いる
こともできる。
とも呼ばれ、論理一致の否定論理になっているので、一
致検索の場合には式（１）の代わりに式（２）を用いる
こともできる。
【００７８】さて今、メモリにはｍ個のワードが記憶さ
れており、それぞれのワードはｎビットのメモリセルで
構成されているものとする。１ビットのメモリセルは一
つの論理値を記憶できる。
れており、それぞれのワードはｎビットのメモリセルで
構成されているものとする。１ビットのメモリセルは一
つの論理値を記憶できる。
【００７９】ｊ番目のストアワードをＳjとすると、Ｓj
はｎ個の論理値からなるｎ項組であるから、 Ｓj＝（ｓjo，ｓj1，…，ｓj(n-1)） …（３） と表すことができる。Ｓjの各要素ｓjo，ｓj1，…，ｓ
j(n-1)はそれぞれストアワードＳjを構成する論理値を
示している。
はｎ個の論理値からなるｎ項組であるから、 Ｓj＝（ｓjo，ｓj1，…，ｓj(n-1)） …（３） と表すことができる。Ｓjの各要素ｓjo，ｓj1，…，ｓ
j(n-1)はそれぞれストアワードＳjを構成する論理値を
示している。
【００８０】また、外部から与えられる検索ワードを
Ａ、マスクワードをＣとすると Ａ＝（ａ0，ａ1，…，ａn-1） …（４） Ｃ＝（ｃ0，ｃ1，…，ｃn-1） …（５） と表すことができる。Ａの各要素ａ0，ａ1，…，ａn-1
はそれぞれ検索ワードＡを構成する論理値、Ｃの各要素
ｃ0，ｃ1，…，ｃn-1はそれぞれマスクワードＣを構成
する論理値を示している。マスクワードのｉ番目の要素
ｃiが論理値１であることはｉ番目のビットをマスクす
ることを意味し、ｃiが論理値０であることはｉ番目の
ビットをマスクしないことを意味する。
Ａ、マスクワードをＣとすると Ａ＝（ａ0，ａ1，…，ａn-1） …（４） Ｃ＝（ｃ0，ｃ1，…，ｃn-1） …（５） と表すことができる。Ａの各要素ａ0，ａ1，…，ａn-1
はそれぞれ検索ワードＡを構成する論理値、Ｃの各要素
ｃ0，ｃ1，…，ｃn-1はそれぞれマスクワードＣを構成
する論理値を示している。マスクワードのｉ番目の要素
ｃiが論理値１であることはｉ番目のビットをマスクす
ることを意味し、ｃiが論理値０であることはｉ番目の
ビットをマスクしないことを意味する。
【００８１】ｊ番目のストアワードＳjのｉ番目の要素
ｓjiが探索ワードＡのｉ番目の要素ａｉと一致するとき
を１（真）とし、マスクワードＣのｉ番目の要素ｃiが
論理値１のときにはｓjiの論理値やａiの論理値に関係
なく１（真）とする論理関数ｍjiを１ビットのマスク付
比較処理と言う。ｍjiは次の論理式で表される。
ｓjiが探索ワードＡのｉ番目の要素ａｉと一致するとき
を１（真）とし、マスクワードＣのｉ番目の要素ｃiが
論理値１のときにはｓjiの論理値やａiの論理値に関係
なく１（真）とする論理関数ｍjiを１ビットのマスク付
比較処理と言う。ｍjiは次の論理式で表される。
【００８２】 ｍji＝（ａi≡ｓji）∨ｃi …（６） マスクワードＣによってマスクされた要素以外の全ての
要素において、ｊ番目のストアワードＳjと探索ワード
Ａとが一致するときを１（真）とする論理関数ｍjは、
各要素に対するマスク付比較処理ｍjiの論理積となり、
要素において、ｊ番目のストアワードＳjと探索ワード
Ａとが一致するときを１（真）とする論理関数ｍjは、
各要素に対するマスク付比較処理ｍjiの論理積となり、
【数１】 と表される。
【００８３】ＣＡＭに与えるべきマスク付き比較処理機
能は上記式（７）の論理演算を実行できればよく、個々
のＣＡＭセルにおいては上記式（６）の論理演算を実行
できればよい。
能は上記式（７）の論理演算を実行できればよく、個々
のＣＡＭセルにおいては上記式（６）の論理演算を実行
できればよい。
【００８４】式（１）により論理一致（ａi≡ｓji）＝
（ａi∧ｓji）∨（ａi＿∧ｓji＿）であるから、式
（６）は ｍji＝（（ａi∧ｃi＿）∧ｓji＿）∨（（ａi＿∧ｃi＿）∧ｓji） …（８） と変形できる。
（ａi∧ｓji）∨（ａi＿∧ｓji＿）であるから、式
（６）は ｍji＝（（ａi∧ｃi＿）∧ｓji＿）∨（（ａi＿∧ｃi＿）∧ｓji） …（８） と変形できる。
【００８５】ここで、ｂi（１）＝ａi∧ｃi＿、ｂ
i（０）＝ａi＿∧ｃi＿という論理変数を新たに導入す
ると、式（８）は ｍji＝（ｂi（１）∧ｓji＿）∨（ｂi（０）∧ｓji） …（９） と表すことができる。
i（０）＝ａi＿∧ｃi＿という論理変数を新たに導入す
ると、式（８）は ｍji＝（ｂi（１）∧ｓji＿）∨（ｂi（０）∧ｓji） …（９） と表すことができる。
【００８６】従来例と同様に、マスク処理をＣＡＭセル
外部で行い、ＣＡＭセルには論理変数ｂi（１）とｂ
i（０）に対応するデータを供給することにすれば、Ｃ
ＡＭセルは式（９）の論理処理を実行できればよいこと
になる。
外部で行い、ＣＡＭセルには論理変数ｂi（１）とｂ
i（０）に対応するデータを供給することにすれば、Ｃ
ＡＭセルは式（９）の論理処理を実行できればよいこと
になる。
【００８７】マッチ線ＭＬjの論理値ｍjをワイアドＯＲ
論理で得ることにすれば、式（７）は
論理で得ることにすれば、式（７）は
【数２】 と表される。
【００８８】以上がＣＡＭにおいて実現しようとしてい
るマスク付き比較処理の論理演算処理である。
るマスク付き比較処理の論理演算処理である。
【００８９】さて、第１の従来例であるＳＲＡＭベース
ＣＡＭの場合には、フリップフロップ２０２を用いて１
ビットのデータを記憶し、記憶ノード２０３と記憶ノー
ド２０４からそれぞれ論理値ｓjiとｓji＿を取り出して
いる。すなわち、１ビットのデータ記憶と、論理値ｓji
およびｓji＿の生成のために、トランジスタを４個使用
している。更に、式（９）を実現するためにトランジス
タＴ７とトランジスタＴ８を使用し、トランジスタＴ９
によって式（１０）を実現している。
ＣＡＭの場合には、フリップフロップ２０２を用いて１
ビットのデータを記憶し、記憶ノード２０３と記憶ノー
ド２０４からそれぞれ論理値ｓjiとｓji＿を取り出して
いる。すなわち、１ビットのデータ記憶と、論理値ｓji
およびｓji＿の生成のために、トランジスタを４個使用
している。更に、式（９）を実現するためにトランジス
タＴ７とトランジスタＴ８を使用し、トランジスタＴ９
によって式（１０）を実現している。
【００９０】この場合、回路動作上の問題はない。しか
し、ＳＲＡＭセル２０１の面積はＤＲＡＭなどに比べて
大きいため、ＣＡＭセル２００の面積は相当大きくな
る。このため、実用的な記憶容量を達成できないという
問題がある。
し、ＳＲＡＭセル２０１の面積はＤＲＡＭなどに比べて
大きいため、ＣＡＭセル２００の面積は相当大きくな
る。このため、実用的な記憶容量を達成できないという
問題がある。
【００９１】第２の従来例であるＰＬＡベースＣＡＭ
は、上記第１の従来例の問題点を解決して、大記憶容量
を達成しようとしている。
は、上記第１の従来例の問題点を解決して、大記憶容量
を達成しようとしている。
【００９２】すなわち、このＰＬＡベースＣＡＭでは、
上記第１の従来例の如く論理値ｓjiおよびｓji＿を一旦
生成することはせず、式（９）が 論理値ｓji＝０ならばｍji＝ｂi（１）∧ｓji＿ 論理値ｓji＝１ならばｍji＝ｂi（０）∧ｓji …（１１） となることを利用して、トランジスタ３０１の接続関係
だけで論理値ｓjiおよびｓji＿を記憶し、式（９）およ
び式（１０）を同時に実現している。これにより、セル
面積を低減して大記憶容量を達成している。
上記第１の従来例の如く論理値ｓjiおよびｓji＿を一旦
生成することはせず、式（９）が 論理値ｓji＝０ならばｍji＝ｂi（１）∧ｓji＿ 論理値ｓji＝１ならばｍji＝ｂi（０）∧ｓji …（１１） となることを利用して、トランジスタ３０１の接続関係
だけで論理値ｓjiおよびｓji＿を記憶し、式（９）およ
び式（１０）を同時に実現している。これにより、セル
面積を低減して大記憶容量を達成している。
【００９３】しかしながら、ＰＬＡベースＣＡＭは一致
検索処理のみに着目したものであり、既に述べたように
記憶データの書き換え動作ができないという問題があ
る。
検索処理のみに着目したものであり、既に述べたように
記憶データの書き換え動作ができないという問題があ
る。
【００９４】また、ＰＬＡベースＣＡＭでは、次に述べ
る理由により、アドレス指定読み出し動作もできない。
る理由により、アドレス指定読み出し動作もできない。
【００９５】すなわち、図８に示したＰＬＡベースＣＡ
Ｍにおいてアドレス指定読み出しを行おうとする場合、
接地線３０３を読み出し線、マッチ線３０４をワード線
としてそれぞれ利用する。これは、各ＣＡＭセル３００
において、ビット線対３０２はトランジスタ３０１のゲ
ート電極に接続されているか、もしくは何も接続されて
いないので、データの読み出し線としては使えないから
である。まず、全てのビット線対３０２を電位Ｌにし
て、全ての接地線３０３を電位Ｈに充電する。今、ｊ番
目のワードの記憶データを読み出したいとすると、マッ
チ線３０４のうち、ｊ番目のマッチ線ＭＬｊだけを電位
Ｌにし、残りのマッチ線３０４は全て電位Ｈにする。こ
こで、全てのビット線対３０２のＢＬ（１）だけを電位
Ｈにすると、論理値０を記憶しているＣＡＭセル３００
（トランジスタ３０１のゲート電極がビット線ＢＬ
（１）に接続されているセル）においては接地線３０３
とマッチ線３０４とが導通し、接地線３０３の電荷が引
き抜かれて電位が低下する。これにより、読み出しが正
常に実行できるかのように見える。
Ｍにおいてアドレス指定読み出しを行おうとする場合、
接地線３０３を読み出し線、マッチ線３０４をワード線
としてそれぞれ利用する。これは、各ＣＡＭセル３００
において、ビット線対３０２はトランジスタ３０１のゲ
ート電極に接続されているか、もしくは何も接続されて
いないので、データの読み出し線としては使えないから
である。まず、全てのビット線対３０２を電位Ｌにし
て、全ての接地線３０３を電位Ｈに充電する。今、ｊ番
目のワードの記憶データを読み出したいとすると、マッ
チ線３０４のうち、ｊ番目のマッチ線ＭＬｊだけを電位
Ｌにし、残りのマッチ線３０４は全て電位Ｈにする。こ
こで、全てのビット線対３０２のＢＬ（１）だけを電位
Ｈにすると、論理値０を記憶しているＣＡＭセル３００
（トランジスタ３０１のゲート電極がビット線ＢＬ
（１）に接続されているセル）においては接地線３０３
とマッチ線３０４とが導通し、接地線３０３の電荷が引
き抜かれて電位が低下する。これにより、読み出しが正
常に実行できるかのように見える。
【００９６】しかしながら、図１０に示すように、読み
出すべきＣＡＭセル３００ａが論理値０を記憶し、これ
と同じ接地線３１３に接続されたＣＡＭセル３００ｂが
論理値０を記憶している場合、重大な不具合が生じるこ
とが分かる。つまり、上に述べた読み出し動作では、マ
ッチ線３０４ｂ、接地線３１３、ビット線３１５の電位
が全てＨに設定されるから、ＣＡＭセル３００ｂのトラ
ンジスタ３０１ｂのゲート電極は０バイアスとなり、ト
ランジスタ３０１ｂはオフ状態になる。一方、読み出す
べきワードのマッチ線３０４ａは電位Ｌに設定されるの
で、ＣＡＭセル３００ａのトランジスタ３０１ａのゲー
ト電極には、ビット線３１５の電位Ｈとマッチ線３０４
ａの電位Ｌとの差（Ｈ−Ｌ）が印加される。この差（Ｈ
−Ｌ）がしきい値電圧ＶTN（Ｖ）より高ければトランジ
スタ３０４ａはオン状態となる。この結果、接地線３１
３の電荷はマッチ線３０４ａに引き抜かれて、接地線３
１３の電位は低下する。接地線３１３の電位がＨ’まで
低下したとすると、トランジスタ３０１ｂのゲート電極
には、ビット線３１５の電位Ｈと接地線３１３の電位
Ｈ’との差（Ｈ−Ｈ’）が印加される。この値（Ｈ−
Ｈ’）がしきい値電圧ＶTN（Ｖ）より大きくなれば、ト
ランジスタ３０１ｂはオン状態になって、マッチ線３０
４ｂからマッチ線３０４ａへ電流が流れる。これは致命
的な欠陥であり、ＰＬＡベースＣＡＭではアドレス指定
読み出し動作を正常に行うことができない。
出すべきＣＡＭセル３００ａが論理値０を記憶し、これ
と同じ接地線３１３に接続されたＣＡＭセル３００ｂが
論理値０を記憶している場合、重大な不具合が生じるこ
とが分かる。つまり、上に述べた読み出し動作では、マ
ッチ線３０４ｂ、接地線３１３、ビット線３１５の電位
が全てＨに設定されるから、ＣＡＭセル３００ｂのトラ
ンジスタ３０１ｂのゲート電極は０バイアスとなり、ト
ランジスタ３０１ｂはオフ状態になる。一方、読み出す
べきワードのマッチ線３０４ａは電位Ｌに設定されるの
で、ＣＡＭセル３００ａのトランジスタ３０１ａのゲー
ト電極には、ビット線３１５の電位Ｈとマッチ線３０４
ａの電位Ｌとの差（Ｈ−Ｌ）が印加される。この差（Ｈ
−Ｌ）がしきい値電圧ＶTN（Ｖ）より高ければトランジ
スタ３０４ａはオン状態となる。この結果、接地線３１
３の電荷はマッチ線３０４ａに引き抜かれて、接地線３
１３の電位は低下する。接地線３１３の電位がＨ’まで
低下したとすると、トランジスタ３０１ｂのゲート電極
には、ビット線３１５の電位Ｈと接地線３１３の電位
Ｈ’との差（Ｈ−Ｈ’）が印加される。この値（Ｈ−
Ｈ’）がしきい値電圧ＶTN（Ｖ）より大きくなれば、ト
ランジスタ３０１ｂはオン状態になって、マッチ線３０
４ｂからマッチ線３０４ａへ電流が流れる。これは致命
的な欠陥であり、ＰＬＡベースＣＡＭではアドレス指定
読み出し動作を正常に行うことができない。
【００９７】このようにＰＬＡベースＣＡＭでは、デー
タの書き換え動作、アドレス指定読み出し動作を実行で
きないという問題がある。
タの書き換え動作、アドレス指定読み出し動作を実行で
きないという問題がある。
【００９８】第３の従来例であるＥＥＰＲＯＭベースＣ
ＡＭは、上記第１の従来例と第２の従来例の問題点を解
決し、大記憶容量を実現するとともに、記憶データの書
き換えおよびアドレス指定読み出しも実行できるＣＡＭ
を提供しようとしている。
ＡＭは、上記第１の従来例と第２の従来例の問題点を解
決し、大記憶容量を実現するとともに、記憶データの書
き換えおよびアドレス指定読み出しも実行できるＣＡＭ
を提供しようとしている。
【００９９】すなわち、このＥＥＰＲＯＭベースＣＡＭ
では、第２の従来例と同じく論理関数ｍjiとしての式
（１１）を利用する。ただし、 論理値ｓji＝０ならばｂi（０）∧ｓji＝０ 論理値ｓji＿＝０ならばｂi（１）∧ｓji＿＝０ …（１２） の部分が、第２の従来例では接続トランジスタ３０１が
存在しないことによって実現されていたのに対し、この
ＥＥＰＲＯＭベースＣＡＭでは、図１１に示したよう
に、記憶トランジスタ４１３をエンハンスメント型トラ
ンジスタにすることによって実現している。さらに記憶
トランジスタ４１３をデプレッション型トランジスタに
することによって式（１１）を実現している。これによ
り、第１の従来例であるＳＲＡＭベースＣＡＭに比べて
はるかに大きな記憶容量を実現している。
では、第２の従来例と同じく論理関数ｍjiとしての式
（１１）を利用する。ただし、 論理値ｓji＝０ならばｂi（０）∧ｓji＝０ 論理値ｓji＿＝０ならばｂi（１）∧ｓji＿＝０ …（１２） の部分が、第２の従来例では接続トランジスタ３０１が
存在しないことによって実現されていたのに対し、この
ＥＥＰＲＯＭベースＣＡＭでは、図１１に示したよう
に、記憶トランジスタ４１３をエンハンスメント型トラ
ンジスタにすることによって実現している。さらに記憶
トランジスタ４１３をデプレッション型トランジスタに
することによって式（１１）を実現している。これによ
り、第１の従来例であるＳＲＡＭベースＣＡＭに比べて
はるかに大きな記憶容量を実現している。
【０１００】また、この記憶トランジスタ４１３をＭＯ
ＮＯＳトランジスタにすることによって記憶データの書
き換えを可能としている。さらに、データ線４２１とデ
ータ４２２はそれぞれ、不揮発性メモリセル４００ａと
不揮発性メモリセル４００ｂの記憶トランジスタ４１３
のソース電極に接続されており、選択トランジスタ４１
４を選択することによってアドレス指定読み出しも可能
である。
ＮＯＳトランジスタにすることによって記憶データの書
き換えを可能としている。さらに、データ線４２１とデ
ータ４２２はそれぞれ、不揮発性メモリセル４００ａと
不揮発性メモリセル４００ｂの記憶トランジスタ４１３
のソース電極に接続されており、選択トランジスタ４１
４を選択することによってアドレス指定読み出しも可能
である。
【０１０１】しかしながら、このＥＥＰＲＯＭベースＣ
ＡＭでは、内容番地付け読み出し動作に致命的な不具合
がある。すなわち、図１１の例で、ＣＡＭセル４００の
記憶データと入力データとが一致していても、不一致の
ＣＡＭセル４０１によってマッチ線４３１の電位が下が
ると、ＣＡＭセル４００の選択トランジスタ４１４が導
通状態となる。このため、一致ＣＡＭセル４００を通し
てデータ線４２２からＣＡＭセル４０１のデータ線４２
１へ電流パスが生じてしまうという問題がある。
ＡＭでは、内容番地付け読み出し動作に致命的な不具合
がある。すなわち、図１１の例で、ＣＡＭセル４００の
記憶データと入力データとが一致していても、不一致の
ＣＡＭセル４０１によってマッチ線４３１の電位が下が
ると、ＣＡＭセル４００の選択トランジスタ４１４が導
通状態となる。このため、一致ＣＡＭセル４００を通し
てデータ線４２２からＣＡＭセル４０１のデータ線４２
１へ電流パスが生じてしまうという問題がある。
【０１０２】前述の特開平５−７４１７６号公報には、
これを回避するために、一致検索を有効にするためのワ
ード線４３０の電位を低くするか、選択トランジスタ４
１４のしきい値電圧を通常のｎＭＯＳトランジスタに比
べて極めて高い値に設定するという手段を提案してい
る。
これを回避するために、一致検索を有効にするためのワ
ード線４３０の電位を低くするか、選択トランジスタ４
１４のしきい値電圧を通常のｎＭＯＳトランジスタに比
べて極めて高い値に設定するという手段を提案してい
る。
【０１０３】しかし、一致検索時のワード線４３０の電
位を低くすると、ＣＡＭとしての動作速度が低下すると
いう新たな問題が生じる。
位を低くすると、ＣＡＭとしての動作速度が低下すると
いう新たな問題が生じる。
【０１０４】また、選択トランジスタ４１４のしきい値
電圧を極めて高い値に設定しようとすれば、そのために
工程を追加しなければならず、ＬＳＩチップ全体の製造
工程が長くなってコストアップを招くという問題が生じ
る。ＬＳＩチップとしてＥＥＰＲＯＭベースＣＡＭを作
製する場合、ＣＡＭセルアレイ外部に探索レジスタやア
ドレスデコーダ等の周辺回路を多数、同時に作り込むわ
けであるが、これらの周辺回路はそのような高いしきい
値電圧のトランジスタでは構成できず、結局、同一チッ
プ上にしきい値電圧の異なる２種類のｎＭＯＳトランジ
スタを作製しなければならないからである。
電圧を極めて高い値に設定しようとすれば、そのために
工程を追加しなければならず、ＬＳＩチップ全体の製造
工程が長くなってコストアップを招くという問題が生じ
る。ＬＳＩチップとしてＥＥＰＲＯＭベースＣＡＭを作
製する場合、ＣＡＭセルアレイ外部に探索レジスタやア
ドレスデコーダ等の周辺回路を多数、同時に作り込むわ
けであるが、これらの周辺回路はそのような高いしきい
値電圧のトランジスタでは構成できず、結局、同一チッ
プ上にしきい値電圧の異なる２種類のｎＭＯＳトランジ
スタを作製しなければならないからである。
【０１０５】なお、このＥＥＰＲＯＭベースＣＡＭにお
いて、内容番地付け読み出し時に、一致ＣＡＭセル４０
０を通して電流パスが生じるという問題は、不揮発性メ
モリセル４００ａや４００ｂが導通／遮断を決定してい
るデータ線４２１，４２２とマッチ線４３１との全て
が、入力データと記憶データの論理値によって変化して
しまうために、選択トランジスタ４１４のソース電位が
変動してしまうことが根本的原因である。したがって、
上記提案された解決手段は根本的な解決手段ではないと
考えられる。
いて、内容番地付け読み出し時に、一致ＣＡＭセル４０
０を通して電流パスが生じるという問題は、不揮発性メ
モリセル４００ａや４００ｂが導通／遮断を決定してい
るデータ線４２１，４２２とマッチ線４３１との全て
が、入力データと記憶データの論理値によって変化して
しまうために、選択トランジスタ４１４のソース電位が
変動してしまうことが根本的原因である。したがって、
上記提案された解決手段は根本的な解決手段ではないと
考えられる。
【０１０６】そこで、この発明の目的は、記憶容量が大
きく、アドレス指定読み出しおよび内容番地付け読み出
しの動作を円滑に実行でき、かつ低コストで作製できる
半導体集積化メモリを提供することにある。
きく、アドレス指定読み出しおよび内容番地付け読み出
しの動作を円滑に実行でき、かつ低コストで作製できる
半導体集積化メモリを提供することにある。
【０１０７】また、併せて記憶データの書き換え動作を
実行できる半導体集積化メモリを提供することにある。
実行できる半導体集積化メモリを提供することにある。
【０１０８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体集積化メモリは、半導体基
板上に行列状に複数配されたメモリセルを備え、上記各
メモリセルは、エンハンスメント型に設定された選択ト
ランジスタと、エンハンスメント型またはデプレッショ
ン型のうちいずれか一方の型に設定された第１の記憶ト
ランジスタと、エンハンスメント型またはデプレッショ
ン型のうち他方の型に設定された第２の記憶トランジス
タとを有し、かつ上記３つのトランジスタは直列に接続
されており、行方向に並ぶ各メモリセル毎に上記選択ト
ランジスタのゲート電極に接続された行方向に延びるワ
ード線と、列方向に並ぶ各メモリセル毎に上記３つのト
ランジスタの組の一端にそれぞれ接続された列方向に延
びるビット線と、行方向に並ぶ各メモリセル毎に上記３
つのトランジスタの組の他端にそれぞれ接続された行方
向に延びるマッチ線と、列方向に並ぶ各メモリセルの上
記第１の記憶トランジスタのゲート電極にそれぞれ接続
された列方向に延びる第１のデータ線と、列方向に並ぶ
各メモリセルの上記第２の記憶トランジスタのゲート電
極にそれぞれ接続された列方向に延びる第２のデータ線
とを備えたことを特徴としている。
め、請求項１に記載の半導体集積化メモリは、半導体基
板上に行列状に複数配されたメモリセルを備え、上記各
メモリセルは、エンハンスメント型に設定された選択ト
ランジスタと、エンハンスメント型またはデプレッショ
ン型のうちいずれか一方の型に設定された第１の記憶ト
ランジスタと、エンハンスメント型またはデプレッショ
ン型のうち他方の型に設定された第２の記憶トランジス
タとを有し、かつ上記３つのトランジスタは直列に接続
されており、行方向に並ぶ各メモリセル毎に上記選択ト
ランジスタのゲート電極に接続された行方向に延びるワ
ード線と、列方向に並ぶ各メモリセル毎に上記３つのト
ランジスタの組の一端にそれぞれ接続された列方向に延
びるビット線と、行方向に並ぶ各メモリセル毎に上記３
つのトランジスタの組の他端にそれぞれ接続された行方
向に延びるマッチ線と、列方向に並ぶ各メモリセルの上
記第１の記憶トランジスタのゲート電極にそれぞれ接続
された列方向に延びる第１のデータ線と、列方向に並ぶ
各メモリセルの上記第２の記憶トランジスタのゲート電
極にそれぞれ接続された列方向に延びる第２のデータ線
とを備えたことを特徴としている。
【０１０９】また、請求項２に記載の半導体集積化メモ
リは、請求項１に記載の半導体集積化メモリにおいて、
上記第１の記憶トランジスタおよび第２の記憶トランジ
スタは、上記基板とゲート電極との間に浮遊ゲートを有
し、この浮遊ゲートに蓄積される電荷量に応じてエンハ
ンスメント型またはデプレッション型に設定されるよう
になっていることを特徴としている。
リは、請求項１に記載の半導体集積化メモリにおいて、
上記第１の記憶トランジスタおよび第２の記憶トランジ
スタは、上記基板とゲート電極との間に浮遊ゲートを有
し、この浮遊ゲートに蓄積される電荷量に応じてエンハ
ンスメント型またはデプレッション型に設定されるよう
になっていることを特徴としている。
【０１１０】また、請求項３に記載の半導体集積化メモ
リは、半導体基板上に行列状に複数配されたメモリセル
を備え、上記各メモリセルは、エンハンスメント型に設
定された選択トランジスタと、この選択トランジスタに
直列に接続されるとともに、上記基板とゲート電極との
間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電
荷量に応じて上記選択トランジスタのしきい値と実質的
に同一または高いしきい値のいずれか一方のしきい値に
設定された第１の記憶トランジスタと、この第１の記憶
トランジスタに並列に接続されるとともに、上記基板と
ゲート電極との間に浮遊ゲートを有し、この浮遊ゲート
に蓄積される電荷量に応じて上記実質的に同一または高
いしきい値の他方のしきい値に設定された第２の記憶ト
ランジスタとを有し、行方向に並ぶ各メモリセル毎に上
記選択トランジスタのゲート電極に接続された行方向に
延びるワード線と、列方向に並ぶ各メモリセル毎に上記
３つのトランジスタの組の一端にそれぞれ接続された列
方向に延びるビット線と、行方向に並ぶ各メモリセル毎
に上記３つのトランジスタの組の他端にそれぞれ接続さ
れた行方向に延びるマッチ線と、列方向に並ぶ各メモリ
セルの上記第１の記憶トランジスタのゲート電極にそれ
ぞれ接続された列方向に延びる第１のデータ線と、列方
向に並ぶ各メモリセルの上記第２の記憶トランジスタの
ゲート電極にそれぞれ接続された列方向に延びる第２の
データ線とを備えたことを特徴としている。
リは、半導体基板上に行列状に複数配されたメモリセル
を備え、上記各メモリセルは、エンハンスメント型に設
定された選択トランジスタと、この選択トランジスタに
直列に接続されるとともに、上記基板とゲート電極との
間に浮遊ゲートを有し、この浮遊ゲートに蓄積される電
荷量に応じて上記選択トランジスタのしきい値と実質的
に同一または高いしきい値のいずれか一方のしきい値に
設定された第１の記憶トランジスタと、この第１の記憶
トランジスタに並列に接続されるとともに、上記基板と
ゲート電極との間に浮遊ゲートを有し、この浮遊ゲート
に蓄積される電荷量に応じて上記実質的に同一または高
いしきい値の他方のしきい値に設定された第２の記憶ト
ランジスタとを有し、行方向に並ぶ各メモリセル毎に上
記選択トランジスタのゲート電極に接続された行方向に
延びるワード線と、列方向に並ぶ各メモリセル毎に上記
３つのトランジスタの組の一端にそれぞれ接続された列
方向に延びるビット線と、行方向に並ぶ各メモリセル毎
に上記３つのトランジスタの組の他端にそれぞれ接続さ
れた行方向に延びるマッチ線と、列方向に並ぶ各メモリ
セルの上記第１の記憶トランジスタのゲート電極にそれ
ぞれ接続された列方向に延びる第１のデータ線と、列方
向に並ぶ各メモリセルの上記第２の記憶トランジスタの
ゲート電極にそれぞれ接続された列方向に延びる第２の
データ線とを備えたことを特徴としている。
【０１１１】なお、記憶トランジスタのしきい値が選択
トランジスタのしきい値実質的に同一に設定されている
とは、両者に同じバイアス条件が与えられたとき、とも
にオン状態またはオフ状態になるという意味である。ま
た、記憶トランジスタのしきい値が、選択トランジスタ
のしきい値よりも高いしきい値に設定されているとは、
後述する読み出し動作時に与えられるバイアス条件で
は、上記記憶トランジスタがオン状態になることはな
く、オフ状態を維持するという意味である。
トランジスタのしきい値実質的に同一に設定されている
とは、両者に同じバイアス条件が与えられたとき、とも
にオン状態またはオフ状態になるという意味である。ま
た、記憶トランジスタのしきい値が、選択トランジスタ
のしきい値よりも高いしきい値に設定されているとは、
後述する読み出し動作時に与えられるバイアス条件で
は、上記記憶トランジスタがオン状態になることはな
く、オフ状態を維持するという意味である。
【０１１２】
【作用】請求項１の半導体集積化メモリは、次のように
動作する。
動作する。
【０１１３】まず、内容番地付け読み出しの動作につ
いて説明する。
いて説明する。
【０１１４】各メモリセルにおいて、第１のデータ線に
電位Ｌ、第２のデータ線に電位Ｈを与えた場合の入力デ
ータの論理値を０、第１のデータ線に電位Ｈ、第２のデ
ータ線に電位Ｌを与えだ場合の入力データの論理値を１
と定義する。また、メモリセルをマスクする場合は、論
理値Ｍ（マスク）を入力、すなわち第１のデータ線，第
２のデータ線にいずれも電位Ｌを印加するものとする。
全てのビット線は電位Ｌに固定される。全てのマッチ線
は電位Ｈまで予備充電される。また、全てのワード線は
最初、電位Ｌに設定される。全てのデータ線対にそれぞ
れ入力データに対応した電位を与えた後、全てのワード
線の電位をＨにする。これにより、全ての選択トランジ
スタをオン状態とする。
電位Ｌ、第２のデータ線に電位Ｈを与えた場合の入力デ
ータの論理値を０、第１のデータ線に電位Ｈ、第２のデ
ータ線に電位Ｌを与えだ場合の入力データの論理値を１
と定義する。また、メモリセルをマスクする場合は、論
理値Ｍ（マスク）を入力、すなわち第１のデータ線，第
２のデータ線にいずれも電位Ｌを印加するものとする。
全てのビット線は電位Ｌに固定される。全てのマッチ線
は電位Ｈまで予備充電される。また、全てのワード線は
最初、電位Ｌに設定される。全てのデータ線対にそれぞ
れ入力データに対応した電位を与えた後、全てのワード
線の電位をＨにする。これにより、全ての選択トランジ
スタをオン状態とする。
【０１１５】マスクされたメモリセルでは、記憶してい
る論理値が１または０のいずれであっても、第１のデー
タ線および第２のデータ線に電位Ｌが印加されるので、
第１の記憶トランジスタまたは第２の記憶トランジスタ
のうちエンハンスメントタイプに設定された一方の記憶
トランジスタが必ずオフ状態となる。したがって、マッ
チ線の電位は保持され、比較処理は行われない。また、
記憶している論理値と入力データの論理値とが一致した
メモリセル（以下「一致ＣＡＭセル」という。）では、
エンハンスメントタイプに設定された一方の記憶トラン
ジスタが必ずオフ状態となる。したがって、マッチ線の
電位はＨに保持される。これに対して、記憶している論
理値と入力データの論理値とが不一致であったメモリセ
ル（以下「不一致ＣＡＭセル」という。）では、第１の
記憶トランジスタおよび第２の記憶トランジスタとの両
方がオン状態となる。この結果、マッチ線の電位はＬに
引き下げられる。したがって、マッチ線の電位を観測す
ることによって、メモリセルが記憶している論理値と入
力データの論理値とが一致しているか否かが判定され
る。
る論理値が１または０のいずれであっても、第１のデー
タ線および第２のデータ線に電位Ｌが印加されるので、
第１の記憶トランジスタまたは第２の記憶トランジスタ
のうちエンハンスメントタイプに設定された一方の記憶
トランジスタが必ずオフ状態となる。したがって、マッ
チ線の電位は保持され、比較処理は行われない。また、
記憶している論理値と入力データの論理値とが一致した
メモリセル（以下「一致ＣＡＭセル」という。）では、
エンハンスメントタイプに設定された一方の記憶トラン
ジスタが必ずオフ状態となる。したがって、マッチ線の
電位はＨに保持される。これに対して、記憶している論
理値と入力データの論理値とが不一致であったメモリセ
ル（以下「不一致ＣＡＭセル」という。）では、第１の
記憶トランジスタおよび第２の記憶トランジスタとの両
方がオン状態となる。この結果、マッチ線の電位はＬに
引き下げられる。したがって、マッチ線の電位を観測す
ることによって、メモリセルが記憶している論理値と入
力データの論理値とが一致しているか否かが判定され
る。
【０１１６】しかも、各メモリセルにおいて上記３つの
トランジスタが直列に接続されているので、図１１に示
した第３の従来例と異なり、内容番地付け読み出し時に
メモリセルにおいて選択トランジスタが選択的にオンし
なければならないという問題は生じない。すなわち、不
一致ＣＡＭセルでマッチ線の電位が下がったとしても、
一致ＣＡＭセルでは、エンハンスメントタイプに設定さ
れた一方の記憶トランジスタが、他方の記憶トランジス
タと選択トランジスタの状態には関係なく、常にオフ状
態にあるので、一致ＣＡＭセルを通して無用な電流パス
が生じることは無い。なお、この内容番地付け読み出し
時にはビット線は常に電位Ｌに設定されているので、選
択トランジスタのソース電極側（ビット線側）の電位は
安定している。
トランジスタが直列に接続されているので、図１１に示
した第３の従来例と異なり、内容番地付け読み出し時に
メモリセルにおいて選択トランジスタが選択的にオンし
なければならないという問題は生じない。すなわち、不
一致ＣＡＭセルでマッチ線の電位が下がったとしても、
一致ＣＡＭセルでは、エンハンスメントタイプに設定さ
れた一方の記憶トランジスタが、他方の記憶トランジス
タと選択トランジスタの状態には関係なく、常にオフ状
態にあるので、一致ＣＡＭセルを通して無用な電流パス
が生じることは無い。なお、この内容番地付け読み出し
時にはビット線は常に電位Ｌに設定されているので、選
択トランジスタのソース電極側（ビット線側）の電位は
安定している。
【０１１７】次に、アドレス指定読み出しの動作につ
いて説明する。
いて説明する。
【０１１８】アドレス指定読み出しの際には、全てのマ
ッチ線は接地電位に固定される。第１のデータ線を全て
電位Ｈ、第２のデータ線を全て電位Ｌに設定する。ま
た、全てのワード線を最初、電位Ｌに設定する。全ての
ビット線を電位Ｈまで予備充電した後、読み出すべきワ
ードに属するワード線のみを電位Ｈに引き上げる。その
ワード線に制御される選択トランジスタはすべてオン状
態となる。
ッチ線は接地電位に固定される。第１のデータ線を全て
電位Ｈ、第２のデータ線を全て電位Ｌに設定する。ま
た、全てのワード線を最初、電位Ｌに設定する。全ての
ビット線を電位Ｈまで予備充電した後、読み出すべきワ
ードに属するワード線のみを電位Ｈに引き上げる。その
ワード線に制御される選択トランジスタはすべてオン状
態となる。
【０１１９】論理値０を記憶しているメモリセルでは、
第１の記憶トランジスタおよび第２の記憶トランジスタ
がいずれもオン状態となる。この結果、ビット線に予備
充電された電荷はそのセルを通してマッチ線へ引き抜か
れ、ビット線の電位は接地電位に低下する。一方、論理
値１を記憶しているメモリセルでは、エンハンスメント
タイプに設定された一方の記憶トランジスタが必ずオフ
状態となる。したがって、ビット線に予備充電された電
荷はマッチ線へ引き抜かれることはなく、ビット線は初
期の電位Ｈを保持する。このようにして、指定されたワ
ードの記憶データが読み出される。
第１の記憶トランジスタおよび第２の記憶トランジスタ
がいずれもオン状態となる。この結果、ビット線に予備
充電された電荷はそのセルを通してマッチ線へ引き抜か
れ、ビット線の電位は接地電位に低下する。一方、論理
値１を記憶しているメモリセルでは、エンハンスメント
タイプに設定された一方の記憶トランジスタが必ずオフ
状態となる。したがって、ビット線に予備充電された電
荷はマッチ線へ引き抜かれることはなく、ビット線は初
期の電位Ｈを保持する。このようにして、指定されたワ
ードの記憶データが読み出される。
【０１２０】しかも、この半導体集積化メモリでは、第
２の従来例と異なり、アドレス指定読み出し時に、非選
択のワードに属するメモリセルが無用な電流パスを生じ
させるようなことが無い。すなわち、読み出し動作中、
非選択のワード線は接地電位に保たれるから、非選択の
ワードに属するメモリセルの選択トランジスタは常にオ
フ状態となる。したがって、そのメモリセルが論理値０
または１にいずれを記憶していたとしても、ビット線と
マッチ線との間を導通させることはなく、無用な電流パ
スを生じさせるようなことが無い。
２の従来例と異なり、アドレス指定読み出し時に、非選
択のワードに属するメモリセルが無用な電流パスを生じ
させるようなことが無い。すなわち、読み出し動作中、
非選択のワード線は接地電位に保たれるから、非選択の
ワードに属するメモリセルの選択トランジスタは常にオ
フ状態となる。したがって、そのメモリセルが論理値０
または１にいずれを記憶していたとしても、ビット線と
マッチ線との間を導通させることはなく、無用な電流パ
スを生じさせるようなことが無い。
【０１２１】この半導体集積化メモリでは、各メモリセ
ルを高々３個のトランジスタで構成し得るので、従来に
比して、メモリセル当たりの占有面積が低減される。し
たがって、集積度を高めて、記憶容量を増大させること
が可能となる。
ルを高々３個のトランジスタで構成し得るので、従来に
比して、メモリセル当たりの占有面積が低減される。し
たがって、集積度を高めて、記憶容量を増大させること
が可能となる。
【０１２２】また、エンハンスメントタイプに設定され
る一方の記憶トランジスタのしきい値は、選択トランジ
スタのしきい値と同一に設定され得るので、メモリセル
を構成するために特別に工程を追加する必要はない。し
たがって、この半導体集積化メモリは低コストで作製さ
れる。
る一方の記憶トランジスタのしきい値は、選択トランジ
スタのしきい値と同一に設定され得るので、メモリセル
を構成するために特別に工程を追加する必要はない。し
たがって、この半導体集積化メモリは低コストで作製さ
れる。
【０１２３】請求項２の半導体集積化メモリでは、上記
第１の記憶トランジスタおよび第２の記憶トランジスタ
は、上記基板とゲート電極との間に浮遊ゲートを有し、
この浮遊ゲートに蓄積される電荷量に応じてエンハンス
メント型またはデプレッション型に設定されるようにな
っているので、次に述べるように、さらに記憶データの
書き換え動作が可能となる。
第１の記憶トランジスタおよび第２の記憶トランジスタ
は、上記基板とゲート電極との間に浮遊ゲートを有し、
この浮遊ゲートに蓄積される電荷量に応じてエンハンス
メント型またはデプレッション型に設定されるようにな
っているので、次に述べるように、さらに記憶データの
書き換え動作が可能となる。
【０１２４】このＣＡＭのデータ書き換え動作は、一旦
記憶データの消去を行ったのちに入力データの書き込み
を行うことによって達成される。
記憶データの消去を行ったのちに入力データの書き込み
を行うことによって達成される。
【０１２５】まず、消去動作時には、第１の記憶トラン
ジスタと第２の記憶トランジスタとの両方のゲート電極
に第１のデータ線，第２のデータ線を通して負のプログ
ラム電位ＶP（例えば｜ＶP｜＝６.０（Ｖ））を与える
一方、消去すべきワードに属するマッチ線を通して基板
に正の電位、たとえば電源電位ＶDD（Ｖ）を与える。第
１の記憶トランジスタ，第２の記憶トランジスタのゲー
ト電極と基板との間に大きな負の電圧が印加される結
果、第１の記憶トランジスタ，第２の記憶トランジスタ
は全てデプレッション型トランジスタになる（消去状
態）。
ジスタと第２の記憶トランジスタとの両方のゲート電極
に第１のデータ線，第２のデータ線を通して負のプログ
ラム電位ＶP（例えば｜ＶP｜＝６.０（Ｖ））を与える
一方、消去すべきワードに属するマッチ線を通して基板
に正の電位、たとえば電源電位ＶDD（Ｖ）を与える。第
１の記憶トランジスタ，第２の記憶トランジスタのゲー
ト電極と基板との間に大きな負の電圧が印加される結
果、第１の記憶トランジスタ，第２の記憶トランジスタ
は全てデプレッション型トランジスタになる（消去状
態）。
【０１２６】書き込み時には、各メモリセルにおいて、
第１の記憶トランジスタ，第２の記憶トランジスタのう
ちエンハンスメント型に設定すべき一方の記憶トランジ
スタのゲート電極に第１のデータ線または第２のデータ
線を通して正の電位、たとえば電源電位ＶDD（Ｖ）を与
えるとともに、マッチ線を通して基板に負のプログラム
電位ＶP（Ｖ）を与える。なお、第１の記憶トランジス
タ，第２の記憶トランジスタのうちデプレッション型に
設定すべき他方の記憶トランジスタのゲート電極には、
上記負のプログラム電位ＶP（Ｖ）を与える。エンハン
スメント型に設定すべき一方の記憶トランジスタのゲー
ト電極と、基板およびマッチ線との間には大きな正の電
圧が印加される。この結果、上記一方の記憶トランジス
タの浮遊ゲートに対して基板側から電子が供給され、上
記一方の記憶トランジスタはエンハンスメント型トラン
ジスタになる。第１の記憶トランジスタ，第２の記憶ト
ランジスタのうち他方の記憶トランジスタは、デプレッ
ション型のまま残される。このようにして記憶データの
書き換えが実行される。
第１の記憶トランジスタ，第２の記憶トランジスタのう
ちエンハンスメント型に設定すべき一方の記憶トランジ
スタのゲート電極に第１のデータ線または第２のデータ
線を通して正の電位、たとえば電源電位ＶDD（Ｖ）を与
えるとともに、マッチ線を通して基板に負のプログラム
電位ＶP（Ｖ）を与える。なお、第１の記憶トランジス
タ，第２の記憶トランジスタのうちデプレッション型に
設定すべき他方の記憶トランジスタのゲート電極には、
上記負のプログラム電位ＶP（Ｖ）を与える。エンハン
スメント型に設定すべき一方の記憶トランジスタのゲー
ト電極と、基板およびマッチ線との間には大きな正の電
圧が印加される。この結果、上記一方の記憶トランジス
タの浮遊ゲートに対して基板側から電子が供給され、上
記一方の記憶トランジスタはエンハンスメント型トラン
ジスタになる。第１の記憶トランジスタ，第２の記憶ト
ランジスタのうち他方の記憶トランジスタは、デプレッ
ション型のまま残される。このようにして記憶データの
書き換えが実行される。
【０１２７】また、この半導体集積化メモリを作製する
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製される。
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製される。
【０１２８】請求項３の半導体集積化メモリは、次のよ
うに動作する。
うに動作する。
【０１２９】まず、記憶データの書き換え動作につい
て説明する。
て説明する。
【０１３０】この半導体集積化メモリのデータ書き換え
動作は、一旦記憶データの消去を行ったのちに入力デー
タの書き込みを行うことによって達成される。
動作は、一旦記憶データの消去を行ったのちに入力デー
タの書き込みを行うことによって達成される。
【０１３１】まず、消去動作時には、第１の記憶トラン
ジスタ，第２の記憶トランジスタの両方のゲート電極に
第１のデータ線，第２のデータ線を通して接地電位Ｖ
GND（Ｖ）を与える一方、消去すべきワードに属するマ
ッチ線を通して基板に正のプログラム電位ＶP1（例えば
ＶP1＝１２.０（Ｖ））を与える。第１の記憶トランジ
スタ，第２の記憶トランジスタのゲート電極と基板との
間に負の電圧が印加される結果、第１の記憶トランジス
タ，第２の記憶トランジスタは、全て選択トランジスタ
と同一のしきい値に設定される（消去状態）。
ジスタ，第２の記憶トランジスタの両方のゲート電極に
第１のデータ線，第２のデータ線を通して接地電位Ｖ
GND（Ｖ）を与える一方、消去すべきワードに属するマ
ッチ線を通して基板に正のプログラム電位ＶP1（例えば
ＶP1＝１２.０（Ｖ））を与える。第１の記憶トランジ
スタ，第２の記憶トランジスタのゲート電極と基板との
間に負の電圧が印加される結果、第１の記憶トランジス
タ，第２の記憶トランジスタは、全て選択トランジスタ
と同一のしきい値に設定される（消去状態）。
【０１３２】書き込み時には、各メモリセルにおいて、
第１の記憶トランジスタ，第２の記憶トランジスタのう
ち高いしきい値に設定すべき一方の記憶トランジスタの
ゲート電極に第１のデータ線または第２のデータ線を通
して正のプログラム電位ＶP1（Ｖ）を与えるとともに、
マッチ線を通して基板に接地電位ＶGND（Ｖ）を与え
る。なお、第１の記憶トランジスタ，第２の記憶トラン
ジスタのうち選択トランジスタと同一のしきい値に設定
すべき他方の記憶トランジスタのゲート電極には、接地
電位ＶGND（Ｖ）を与える。また、ビット線には、例え
ば電位ＶP2＝６.０（Ｖ）を与える。上記高いしきい値
に設定すべき一方の記憶トランジスタのゲート電極と、
基板およびマッチ線との間には大きな正の電圧が印加さ
れる。この結果、上記一方の記憶トランジスタの浮遊ゲ
ートに対して基板側から電子が供給され、上記一方の記
憶トランジスタは高いしきい値に設定される。第１の記
憶トランジスタ，第２の記憶トランジスタのうち他方の
記憶トランジスタは、選択トランジスタと同一のしきい
値のまま残される。
第１の記憶トランジスタ，第２の記憶トランジスタのう
ち高いしきい値に設定すべき一方の記憶トランジスタの
ゲート電極に第１のデータ線または第２のデータ線を通
して正のプログラム電位ＶP1（Ｖ）を与えるとともに、
マッチ線を通して基板に接地電位ＶGND（Ｖ）を与え
る。なお、第１の記憶トランジスタ，第２の記憶トラン
ジスタのうち選択トランジスタと同一のしきい値に設定
すべき他方の記憶トランジスタのゲート電極には、接地
電位ＶGND（Ｖ）を与える。また、ビット線には、例え
ば電位ＶP2＝６.０（Ｖ）を与える。上記高いしきい値
に設定すべき一方の記憶トランジスタのゲート電極と、
基板およびマッチ線との間には大きな正の電圧が印加さ
れる。この結果、上記一方の記憶トランジスタの浮遊ゲ
ートに対して基板側から電子が供給され、上記一方の記
憶トランジスタは高いしきい値に設定される。第１の記
憶トランジスタ，第２の記憶トランジスタのうち他方の
記憶トランジスタは、選択トランジスタと同一のしきい
値のまま残される。
【０１３３】次に、内容番地付け読み出し、アドレ
ス指定読み出しの動作を説明する。，で、入力デー
タの論理値の定義は請求項１の場合と同様とする。ま
た、第１，第２のデータ線、ビット線、マッチ線および
ワード線に与える電位も請求項１の場合と同様とする。
ス指定読み出しの動作を説明する。，で、入力デー
タの論理値の定義は請求項１の場合と同様とする。ま
た、第１，第２のデータ線、ビット線、マッチ線および
ワード線に与える電位も請求項１の場合と同様とする。
【０１３４】内容番地付け読み出し動作では、ワード
線に与えられた電位に応じて選択トランジスタはオン状
態にある。
線に与えられた電位に応じて選択トランジスタはオン状
態にある。
【０１３５】マスクされたメモリセルでは、記憶してい
る論理値が１または０のいずれであっても、第１のデー
タ線および第２のデータ線に電位Ｌが印加されるので、
第１の記憶トランジスタおよび第２の記憶トランジスタ
の両方が必ずオフ状態となる。したがって、マッチ線の
電位は保持され、比較処理は行われない。また、一致Ｃ
ＡＭセルでは、第１の記憶トランジスタおよび第２の記
憶トランジスタの両方が必ずオフ状態となる。したがっ
て、マッチ線の電位はＨに保持される。これに対して、
不一致ＣＡＭセルでは、第１の記憶トランジスタおよび
第２の記憶トランジスタのうち選択トランジスタと同一
のしきい値に設定された一方の記憶トランジスタがオン
状態となる。この結果、マッチ線の電位はＬに引き下げ
られる。したがって、マッチ線の電位を観測することに
よって、メモリセルが記憶している論理値と入力データ
の論理値とが一致しているか否かが判定される。
る論理値が１または０のいずれであっても、第１のデー
タ線および第２のデータ線に電位Ｌが印加されるので、
第１の記憶トランジスタおよび第２の記憶トランジスタ
の両方が必ずオフ状態となる。したがって、マッチ線の
電位は保持され、比較処理は行われない。また、一致Ｃ
ＡＭセルでは、第１の記憶トランジスタおよび第２の記
憶トランジスタの両方が必ずオフ状態となる。したがっ
て、マッチ線の電位はＨに保持される。これに対して、
不一致ＣＡＭセルでは、第１の記憶トランジスタおよび
第２の記憶トランジスタのうち選択トランジスタと同一
のしきい値に設定された一方の記憶トランジスタがオン
状態となる。この結果、マッチ線の電位はＬに引き下げ
られる。したがって、マッチ線の電位を観測することに
よって、メモリセルが記憶している論理値と入力データ
の論理値とが一致しているか否かが判定される。
【０１３６】しかも、請求項１と同様に、各メモリセル
において上記３つのトランジスタが直列に接続されてい
るので、図１１に示した第３の従来例と異なり、内容番
地付け読み出し時にメモリセルにおいて選択トランジス
タが選択的にオンしなければならないという問題は生じ
ない。すなわち、不一致ＣＡＭセルでマッチ線の電位が
下がったとしても、一致ＣＡＭセルでは、第１の記憶ト
ランジスタおよび第２の記憶トランジスタの両方が常に
オフ状態にあるので、一致ＣＡＭセルを通して無用な電
流パスが生じることは無い。なお、この内容番地付け読
み出し時にはビット線は常に電位Ｌに設定されているの
で、選択トランジスタのソース電極側（ビット線側）の
電位は安定している。
において上記３つのトランジスタが直列に接続されてい
るので、図１１に示した第３の従来例と異なり、内容番
地付け読み出し時にメモリセルにおいて選択トランジス
タが選択的にオンしなければならないという問題は生じ
ない。すなわち、不一致ＣＡＭセルでマッチ線の電位が
下がったとしても、一致ＣＡＭセルでは、第１の記憶ト
ランジスタおよび第２の記憶トランジスタの両方が常に
オフ状態にあるので、一致ＣＡＭセルを通して無用な電
流パスが生じることは無い。なお、この内容番地付け読
み出し時にはビット線は常に電位Ｌに設定されているの
で、選択トランジスタのソース電極側（ビット線側）の
電位は安定している。
【０１３７】次に、アドレス指定読み出しの動作につ
いて説明する。読み出すべきワード線に制御される選択
トランジスタはすべてオン状態となっている。
いて説明する。読み出すべきワード線に制御される選択
トランジスタはすべてオン状態となっている。
【０１３８】論理値０を記憶しているメモリセルでは、
第１の記憶トランジスタまたは第２の記憶トランジスタ
のうち選択トランジスタと同一のしきい値に設定された
一方の記憶トランジスタがオン状態となる。この結果、
ビット線に予備充電された電荷はそのセルを通してマッ
チ線へ引き抜かれ、ビット線の電位は接地電位に低下す
る。一方、論理値１を記憶しているメモリセルでは、両
方の記憶トランジスタた一方の記憶トランジスタが必ず
オフ状態となる。したがって、ビット線に予備充電され
た電荷はマッチ線へ引き抜かれることはなく、ビット線
は初期の電位Ｈを保持する。このようにして、指定され
たワードの記憶データが読み出される。
第１の記憶トランジスタまたは第２の記憶トランジスタ
のうち選択トランジスタと同一のしきい値に設定された
一方の記憶トランジスタがオン状態となる。この結果、
ビット線に予備充電された電荷はそのセルを通してマッ
チ線へ引き抜かれ、ビット線の電位は接地電位に低下す
る。一方、論理値１を記憶しているメモリセルでは、両
方の記憶トランジスタた一方の記憶トランジスタが必ず
オフ状態となる。したがって、ビット線に予備充電され
た電荷はマッチ線へ引き抜かれることはなく、ビット線
は初期の電位Ｈを保持する。このようにして、指定され
たワードの記憶データが読み出される。
【０１３９】しかも、この半導体集積化メモリでは、第
２の従来例と異なり、アドレス指定読み出し時に、非選
択のワードに属するメモリセルが無用な電流パスを生じ
させるようなことが無い。すなわち、読み出し動作中、
非選択のワード線は接地電位に保たれるから、非選択の
ワードに属するメモリセルの選択トランジスタは常にオ
フ状態となる。したがって、そのメモリセルが論理値０
または１にいずれを記憶していたとしても、ビット線と
マッチ線との間を導通させることはなく、無用な電流パ
スを生じさせるようなことが無い。
２の従来例と異なり、アドレス指定読み出し時に、非選
択のワードに属するメモリセルが無用な電流パスを生じ
させるようなことが無い。すなわち、読み出し動作中、
非選択のワード線は接地電位に保たれるから、非選択の
ワードに属するメモリセルの選択トランジスタは常にオ
フ状態となる。したがって、そのメモリセルが論理値０
または１にいずれを記憶していたとしても、ビット線と
マッチ線との間を導通させることはなく、無用な電流パ
スを生じさせるようなことが無い。
【０１４０】この半導体集積化メモリでは、各メモリセ
ルを高々３個のトランジスタで構成し得るので、従来に
比して、メモリセル当たりの占有面積が低減される。し
たがって、集積度を高めて、記憶容量を増大させること
が可能となる。
ルを高々３個のトランジスタで構成し得るので、従来に
比して、メモリセル当たりの占有面積が低減される。し
たがって、集積度を高めて、記憶容量を増大させること
が可能となる。
【０１４１】また、この半導体集積化メモリを作製する
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製される。
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製される。
【０１４２】
【実施例】以下、この発明の半導体集積化メモリを実施
例により詳細に説明する。
例により詳細に説明する。
【０１４３】図１は本発明の第１実施例のＣＡＭの要部
を示している。なお、ＣＡＭの全体は図４に示したもの
と同様に構成されている。
を示している。なお、ＣＡＭの全体は図４に示したもの
と同様に構成されている。
【０１４４】このＣＡＭは、ＣＡＭセルアレイ内に、行
列状に配された複数のメモリセルとしてのＣＡＭセル１
００，１００，…を備えている。図１は、ｊ番目のワー
ドについて、３ビット分の（ｉ−１）番目，ｉ番目，
（ｉ＋１）番目のＣＡＭセルＣj(i-1)，Ｃji，Ｃj(i+1)
を示している。ＣＡＭセルＣj(i-1)は、図において左端
から第１の記憶トランジスタ１１１と、選択トランジス
タ１１２と、第２の記憶トランジスタ１１３とを順に直
列接続して構成されている。ＣＡＭセルＣjiは、ＣＡＭ
セルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。
列状に配された複数のメモリセルとしてのＣＡＭセル１
００，１００，…を備えている。図１は、ｊ番目のワー
ドについて、３ビット分の（ｉ−１）番目，ｉ番目，
（ｉ＋１）番目のＣＡＭセルＣj(i-1)，Ｃji，Ｃj(i+1)
を示している。ＣＡＭセルＣj(i-1)は、図において左端
から第１の記憶トランジスタ１１１と、選択トランジス
タ１１２と、第２の記憶トランジスタ１１３とを順に直
列接続して構成されている。ＣＡＭセルＣjiは、ＣＡＭ
セルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。
【０１４５】このＣＡＭセルアレイでは、各ＣＡＭセル
１００の記憶トランジスタ１１１，１１３のゲート電極
に、それぞれ列方向に延びる第１のデータ線１２１，第
２のデータ線１２２が接続されている。同一行に属する
選択トランジスタ１１２のゲート電極は、行方向に延び
る同一のワード線１３０に接続されている。各ＣＡＭセ
ル１００の記憶トランジスタ１１１側の一端に列方向に
延びるビット線１２０が接続され、各ＣＡＭセル１００
の記憶トランジスタ１１３側の他端に行方向に延びるマ
ッチ線１３１が接続されている。
１００の記憶トランジスタ１１１，１１３のゲート電極
に、それぞれ列方向に延びる第１のデータ線１２１，第
２のデータ線１２２が接続されている。同一行に属する
選択トランジスタ１１２のゲート電極は、行方向に延び
る同一のワード線１３０に接続されている。各ＣＡＭセ
ル１００の記憶トランジスタ１１１側の一端に列方向に
延びるビット線１２０が接続され、各ＣＡＭセル１００
の記憶トランジスタ１１３側の他端に行方向に延びるマ
ッチ線１３１が接続されている。
【０１４６】各ＣＡＭセル１００において、３つのトラ
ンジスタ１１１，１１２，１１３はいずれもｎＭＯＳト
ランジスタである。選択トランジスタ１１２はエンハン
スメントタイプに設定される。記憶トランジスタ１１１
はエンハンスメントタイプまたはデプレッションタイプ
のうちいずれか一方の型に設定され、記憶トランジスタ
１１３はエンハンスメントタイプまたはデプレッション
タイプのうち他方の型に設定される。このトランジスタ
のタイプの設定の仕方がデータ値に対応する。すなわ
ち、記憶トランジスタ１１１がデプレッションタイプ、
記憶トランジスタ１１３がエンハンスメントタイプであ
るとき、そのＣＡＭセルが記憶しているデータの論理値
は１に対応する。逆に、記憶トランジスタ１１１がエン
ハンスメントタイプ、記憶トランジスタ１１３がデプレ
ッションタイプであるとき、そのＣＡＭセルが記憶して
いるデータの論理値は０に対応する。
ンジスタ１１１，１１２，１１３はいずれもｎＭＯＳト
ランジスタである。選択トランジスタ１１２はエンハン
スメントタイプに設定される。記憶トランジスタ１１１
はエンハンスメントタイプまたはデプレッションタイプ
のうちいずれか一方の型に設定され、記憶トランジスタ
１１３はエンハンスメントタイプまたはデプレッション
タイプのうち他方の型に設定される。このトランジスタ
のタイプの設定の仕方がデータ値に対応する。すなわ
ち、記憶トランジスタ１１１がデプレッションタイプ、
記憶トランジスタ１１３がエンハンスメントタイプであ
るとき、そのＣＡＭセルが記憶しているデータの論理値
は１に対応する。逆に、記憶トランジスタ１１１がエン
ハンスメントタイプ、記憶トランジスタ１１３がデプレ
ッションタイプであるとき、そのＣＡＭセルが記憶して
いるデータの論理値は０に対応する。
【０１４７】この例では、ＣＡＭセルＣj(i-1)は、記憶
トランジスタ１１１がデプレッションタイプ、記憶トラ
ンジスタ１１３がエンハンスメントタイプに設定されて
おり、これにより論理値１を記憶している。ＣＡＭセル
Ｃjiは、記憶トランジスタ１１１がエンハンスメントタ
イプ、記憶トランジスタ１１３がデプレッションタイプ
に設定されており、これにより論理０を記憶している。
ＣＡＭセルＣj(i+1)は、ＣＡＭセルＣjiと同様に、記憶
トランジスタ１１１がエンハンスメントタイプ、記憶ト
ランジスタ１１３がデプレッションタイプに設定されて
おり、これにより論理０を記憶している。
トランジスタ１１１がデプレッションタイプ、記憶トラ
ンジスタ１１３がエンハンスメントタイプに設定されて
おり、これにより論理値１を記憶している。ＣＡＭセル
Ｃjiは、記憶トランジスタ１１１がエンハンスメントタ
イプ、記憶トランジスタ１１３がデプレッションタイプ
に設定されており、これにより論理０を記憶している。
ＣＡＭセルＣj(i+1)は、ＣＡＭセルＣjiと同様に、記憶
トランジスタ１１１がエンハンスメントタイプ、記憶ト
ランジスタ１１３がデプレッションタイプに設定されて
おり、これにより論理０を記憶している。
【０１４８】記憶トランジスタ１１１，１１３をエンハ
ンスメントタイプまたはデプレッションタイプのいずれ
に設定するかは、いわゆるマスクＲＯＭと呼ばれる一般
的なＬＳＩ（大規模集積回路）と同様に、製造工程中に
決定される。エンハンスメントタイプに設定される記憶
トランジスタのしきい値は、選択トランジスタ１１２の
しきい値と同一に設定される。
ンスメントタイプまたはデプレッションタイプのいずれ
に設定するかは、いわゆるマスクＲＯＭと呼ばれる一般
的なＬＳＩ（大規模集積回路）と同様に、製造工程中に
決定される。エンハンスメントタイプに設定される記憶
トランジスタのしきい値は、選択トランジスタ１１２の
しきい値と同一に設定される。
【０１４９】各ビット線１２０は所定の電位を設定する
ための定電圧源に接続され、マッチ線１３１は電圧検出
型のアンプに接続されている。
ための定電圧源に接続され、マッチ線１３１は電圧検出
型のアンプに接続されている。
【０１５０】まず、内容番地付け読み出しの動作につ
いて説明する。
いて説明する。
【０１５１】各ＣＡＭセル１００において、データ線１
２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の
入力データの論理値を０、データ線１２１に電位Ｈ、デ
ータ線１２２に電位Ｌを与えだ場合の入力データの論理
値を１と定義する。また、ＣＡＭセル１００をマスクす
る場合は、論理値Ｍ（マスク）を入力、すなわちデータ
線１２１，１２２にいずれも電位Ｌを印加するものとす
る。なお、読み出しの動作では、データ線１２１，１２
２等の各線に与える電位Ｈは、通常通りＶDD＝５.０
（Ｖ）に設定する。電位Ｌは通常通り接地電位ＶGND＝
０(Ｖ)である。
２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合の
入力データの論理値を０、データ線１２１に電位Ｈ、デ
ータ線１２２に電位Ｌを与えだ場合の入力データの論理
値を１と定義する。また、ＣＡＭセル１００をマスクす
る場合は、論理値Ｍ（マスク）を入力、すなわちデータ
線１２１，１２２にいずれも電位Ｌを印加するものとす
る。なお、読み出しの動作では、データ線１２１，１２
２等の各線に与える電位Ｈは、通常通りＶDD＝５.０
（Ｖ）に設定する。電位Ｌは通常通り接地電位ＶGND＝
０(Ｖ)である。
【０１５２】理解を助けるために、図１中の「比較／マ
スク」と示された欄に、内容番地付け読み出し時に各部
に与えられる電位状態の例が記入されている。全てのビ
ット線１２０は電位Ｌに固定される。全てのマッチ線１
３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ.
Ｃ.」と表す。）される。また、全てのワード線１３０
は最初、電位Ｌに設定される。全てのデータ線対１２１
と１２２にそれぞれ入力データに対応した電位を与えた
後、全てのワード線１３０の電位をＨにする。
スク」と示された欄に、内容番地付け読み出し時に各部
に与えられる電位状態の例が記入されている。全てのビ
ット線１２０は電位Ｌに固定される。全てのマッチ線１
３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ.
Ｃ.」と表す。）される。また、全てのワード線１３０
は最初、電位Ｌに設定される。全てのデータ線対１２１
と１２２にそれぞれ入力データに対応した電位を与えた
後、全てのワード線１３０の電位をＨにする。
【０１５３】今、入力データとして、ＣＡＭセルＣ
j(i-1)(記憶論理値１)とＣＡＭセルＣji(記憶論理値０)
には論理値０が入力され、ＣＡＭセルＣj(i+1)(記憶論
理値０)には論理値Ｍ(マスク)が入力されるものとす
る。すなわち、ＣＡＭセルＣj(i-1)(記憶論理値１)では
記憶データと入力データとが不一致、ＣＡＭセルＣ
ji(記憶論理値０)では記憶データと入力データとが一
致、ＣＡＭセルＣj(i+1)(記憶論理値０)はマスクされる
場合を想定する。
j(i-1)(記憶論理値１)とＣＡＭセルＣji(記憶論理値０)
には論理値０が入力され、ＣＡＭセルＣj(i+1)(記憶論
理値０)には論理値Ｍ(マスク)が入力されるものとす
る。すなわち、ＣＡＭセルＣj(i-1)(記憶論理値１)では
記憶データと入力データとが不一致、ＣＡＭセルＣ
ji(記憶論理値０)では記憶データと入力データとが一
致、ＣＡＭセルＣj(i+1)(記憶論理値０)はマスクされる
場合を想定する。
【０１５４】(i)マスクされたＣＡＭセルＣj(i+1)(記憶
論理値０)において、論理値Ｍの入力により、データ線
ＤＬi+1(１)とデータ線ＤＬi+1(０)はいずれも電位Ｌに
ある。また、ビット線ＢＬi+1は接地電位ＶGND(Ｖ)にあ
る。この結果、このセルでエンハンスメントタイプに設
定された記憶トランジスタ１１１のゲート電極には（Ｌ
−ＶGND）(Ｖ)の電圧が与えられる。電位ＬはＶGND(Ｖ)
であるから、この記憶トランジスタ１１１はオフ状態と
なる。したがって、このＣＡＭセルＣj(i+1)は、記憶ト
ランジスタ１１３，選択トランジスタ１１２の状態には
関係なく、ｊ行目のマッチ線ＭＬjとビット線ＢＬi+1と
の間を電気的に遮断する。この結果、このＣＡＭセルＣ
j(i+1)はマッチ線ＭＬjの電位を保持することになり、
比較処理を実行しない。
論理値０)において、論理値Ｍの入力により、データ線
ＤＬi+1(１)とデータ線ＤＬi+1(０)はいずれも電位Ｌに
ある。また、ビット線ＢＬi+1は接地電位ＶGND(Ｖ)にあ
る。この結果、このセルでエンハンスメントタイプに設
定された記憶トランジスタ１１１のゲート電極には（Ｌ
−ＶGND）(Ｖ)の電圧が与えられる。電位ＬはＶGND(Ｖ)
であるから、この記憶トランジスタ１１１はオフ状態と
なる。したがって、このＣＡＭセルＣj(i+1)は、記憶ト
ランジスタ１１３，選択トランジスタ１１２の状態には
関係なく、ｊ行目のマッチ線ＭＬjとビット線ＢＬi+1と
の間を電気的に遮断する。この結果、このＣＡＭセルＣ
j(i+1)はマッチ線ＭＬjの電位を保持することになり、
比較処理を実行しない。
【０１５５】なお、このＣＡＭセルＣj(i+1)の記憶論理
値が１である場合は、エンハンスメントタイプに設定さ
れた記憶トランジスタ１１３がオフ状態となる。したが
って、このＣＡＭセルＣj(i+1)は、記憶トランジスタ１
１３，選択トランジスタ１１２の状態には関係なく、j
行目のマッチ線ＭＬｊとビット線ＢＬi+1との間を電気
的に遮断する。この結果、このＣＡＭセルＣj(i+1)はマ
ッチ線ＭＬｊの電位を保持することになり、比較処理を
実行しない。
値が１である場合は、エンハンスメントタイプに設定さ
れた記憶トランジスタ１１３がオフ状態となる。したが
って、このＣＡＭセルＣj(i+1)は、記憶トランジスタ１
１３，選択トランジスタ１１２の状態には関係なく、j
行目のマッチ線ＭＬｊとビット線ＢＬi+1との間を電気
的に遮断する。この結果、このＣＡＭセルＣj(i+1)はマ
ッチ線ＭＬｊの電位を保持することになり、比較処理を
実行しない。
【０１５６】(ii)ＣＡＭセルＣji(記憶論理値０)では、
入力データが論理値０であるから、データ線ＤＬi(１)
には電位Ｌが、データ線ＤＬi(０)には電位Ｈが与えら
れる。このセルでエンハンスメントタイプに設定された
記憶トランジスタ１１１のゲート電極にはデータ線ＤＬ
i(１)の電位Ｌが与えられる。この記憶トランジスタ１
１１のソース電極側のビット線１２０は接地電位Ｖ
GND(Ｖ)にある。この結果、この記憶トランジスタ１１
１はオフ状態となる。したがって、記憶データと入力デ
ータと一致しているＣＡＭセルＣjiでは、記憶トランジ
スタ１１３と選択トランジスタ１１２の状態には関係な
く、マッチ線ＭＬｊとビット線ＢＬiが電気的に遮断さ
れ、マッチ線ＭＬｊの電位がＨに保持される。
入力データが論理値０であるから、データ線ＤＬi(１)
には電位Ｌが、データ線ＤＬi(０)には電位Ｈが与えら
れる。このセルでエンハンスメントタイプに設定された
記憶トランジスタ１１１のゲート電極にはデータ線ＤＬ
i(１)の電位Ｌが与えられる。この記憶トランジスタ１
１１のソース電極側のビット線１２０は接地電位Ｖ
GND(Ｖ)にある。この結果、この記憶トランジスタ１１
１はオフ状態となる。したがって、記憶データと入力デ
ータと一致しているＣＡＭセルＣjiでは、記憶トランジ
スタ１１３と選択トランジスタ１１２の状態には関係な
く、マッチ線ＭＬｊとビット線ＢＬiが電気的に遮断さ
れ、マッチ線ＭＬｊの電位がＨに保持される。
【０１５７】(iii)ＣＡＭセルＣj(i-1)(記憶論理値１)
では、入力データが論理値０であるから、データ線ＤＬ
i-1(１)には電位Ｌが、データ線ＤＬi-1(０)には電位Ｈ
が与えられる。このセルでデプレッションタイプに設定
された記憶トランジスタ１１１は、データ線ＤＬ
i-1(１)の電位Ｌとは無関係に常にオン状態にある。こ
のセルの選択トランジスタ１１２のソース電極側は、オ
ン状態の記憶トランジスタ１１１を通じてビット線ＢＬ
i-1に電気的に接続される。ワード線１３０が電位Ｈに
なった時点で、選択トランジスタ１１２のゲート電極に
は（Ｈ−ＶGND）(Ｖ)の電圧が印加され、このセルの選
択トランジスタ１１２はオン状態となる。このセルの記
憶トランジスタ１１３のソース電極側はビット線ＢＬ
i-1と電気的に接続される。この結果、ＣＡＭセルＣ
j(i-1)の記憶トランジスタ１１３のゲート・ソース間に
は（Ｈ−ＶGND）(Ｖ)の電圧が印加され、記憶トランジ
スタ１１３もオン状態になる。結局、ＣＡＭセルＣ
j(i-1)では、記憶トランジスタ１１１と１１３および選
択トランジスタ１１２はすべてオン状態となって、マッ
チ線ＭＬｊとビット線ＢＬi-1を導通させる。したがっ
て、マッチ線ＭＬｊの充電電荷はビット線ＢＬi-1へ引
き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられ
る。
では、入力データが論理値０であるから、データ線ＤＬ
i-1(１)には電位Ｌが、データ線ＤＬi-1(０)には電位Ｈ
が与えられる。このセルでデプレッションタイプに設定
された記憶トランジスタ１１１は、データ線ＤＬ
i-1(１)の電位Ｌとは無関係に常にオン状態にある。こ
のセルの選択トランジスタ１１２のソース電極側は、オ
ン状態の記憶トランジスタ１１１を通じてビット線ＢＬ
i-1に電気的に接続される。ワード線１３０が電位Ｈに
なった時点で、選択トランジスタ１１２のゲート電極に
は（Ｈ−ＶGND）(Ｖ)の電圧が印加され、このセルの選
択トランジスタ１１２はオン状態となる。このセルの記
憶トランジスタ１１３のソース電極側はビット線ＢＬ
i-1と電気的に接続される。この結果、ＣＡＭセルＣ
j(i-1)の記憶トランジスタ１１３のゲート・ソース間に
は（Ｈ−ＶGND）(Ｖ)の電圧が印加され、記憶トランジ
スタ１１３もオン状態になる。結局、ＣＡＭセルＣ
j(i-1)では、記憶トランジスタ１１１と１１３および選
択トランジスタ１１２はすべてオン状態となって、マッ
チ線ＭＬｊとビット線ＢＬi-1を導通させる。したがっ
て、マッチ線ＭＬｊの充電電荷はビット線ＢＬi-1へ引
き抜かれ、マッチ線ＭＬｊの電位はＬまで引き下げられ
る。
【０１５８】上記(i)，(ii)，(iii)の結果をまとめる
と、マスクされたＣＡＭセルでは、記憶している論理値
が１または０のいずれであっても、マッチ線１３１の電
位を保持し、比較処理を行わない。また、記憶している
論理値と入力データの論理値とが一致したＣＡＭセル
（以下「一致ＣＡＭセル」という。）１００では、マッ
チ線１３１の電位はＨに保持され、記憶している論理値
と入力データの論理値とが不一致であったＣＡＭセル
（以下「不一致ＣＡＭセル」という。）１００では、マ
ッチ線１３１の電位はＬに引き下げられる。したがっ
て、マッチ線１３１の電位を観測することによって、Ｃ
ＡＭセルが記憶している論理値と入力データの論理値と
が一致しているか否かを判定することができる。
と、マスクされたＣＡＭセルでは、記憶している論理値
が１または０のいずれであっても、マッチ線１３１の電
位を保持し、比較処理を行わない。また、記憶している
論理値と入力データの論理値とが一致したＣＡＭセル
（以下「一致ＣＡＭセル」という。）１００では、マッ
チ線１３１の電位はＨに保持され、記憶している論理値
と入力データの論理値とが不一致であったＣＡＭセル
（以下「不一致ＣＡＭセル」という。）１００では、マ
ッチ線１３１の電位はＬに引き下げられる。したがっ
て、マッチ線１３１の電位を観測することによって、Ｃ
ＡＭセルが記憶している論理値と入力データの論理値と
が一致しているか否かを判定することができる。
【０１５９】論理関数としての式（１１），（１２）を
実現するという観点からは、記憶トランジスタ１１１と
記憶トランジスタ１１３のいずれか一方が論理関数とし
ての式(１２)を実現し、もう一方が論理関数としての式
(１１)を実現している。例えばＣＡＭセル１００の記憶
データの論理値が１だとすれば、記憶トランジスタ１１
１が論理関数としての式(１２)を実現し、記憶トランジ
スタ１１３が論理関数としての式(１１)を実現してい
る。すると、記憶トランジスタ１１１はデータ線１２１
の入力電位に関係なく常に導通状態なので、データ線１
２２との入力電位によってマッチ線１３１とビット線１
２０の間の導通／遮断状態を決定することができる。
実現するという観点からは、記憶トランジスタ１１１と
記憶トランジスタ１１３のいずれか一方が論理関数とし
ての式(１２)を実現し、もう一方が論理関数としての式
(１１)を実現している。例えばＣＡＭセル１００の記憶
データの論理値が１だとすれば、記憶トランジスタ１１
１が論理関数としての式(１２)を実現し、記憶トランジ
スタ１１３が論理関数としての式(１１)を実現してい
る。すると、記憶トランジスタ１１１はデータ線１２１
の入力電位に関係なく常に導通状態なので、データ線１
２２との入力電位によってマッチ線１３１とビット線１
２０の間の導通／遮断状態を決定することができる。
【０１６０】しかも、このＣＡＭでは、各ＣＡＭセル１
００において記憶トランジスタ対１１１，１１３と選択
トランジスタ１１２が直列に接続されているので、図１
１に示した第３の従来例と異なり、内容番地付け読み出
し時にＣＡＭセルにおいて選択トランジスタ１１２が選
択的にオンしなければならないという問題は生じない。
例えば、不一致ＣＡＭセルＣj(i-1)によってマッチ線Ｍ
Ｌｊの電位が下がったとしても、一致ＣＡＭセルＣjiで
は、エンハンスメントタイプに設定された記憶トランジ
スタ１１１が、記憶トランジスタ１１３と選択トランジ
スタ１１２の状態には関係なく、常にオフ状態にあるの
で、一致ＣＡＭセルＣjiを通して無用な電流パスが生じ
ることは無い。
００において記憶トランジスタ対１１１，１１３と選択
トランジスタ１１２が直列に接続されているので、図１
１に示した第３の従来例と異なり、内容番地付け読み出
し時にＣＡＭセルにおいて選択トランジスタ１１２が選
択的にオンしなければならないという問題は生じない。
例えば、不一致ＣＡＭセルＣj(i-1)によってマッチ線Ｍ
Ｌｊの電位が下がったとしても、一致ＣＡＭセルＣjiで
は、エンハンスメントタイプに設定された記憶トランジ
スタ１１１が、記憶トランジスタ１１３と選択トランジ
スタ１１２の状態には関係なく、常にオフ状態にあるの
で、一致ＣＡＭセルＣjiを通して無用な電流パスが生じ
ることは無い。
【０１６１】次に、アドレス指定読み出しの動作につ
いて説明する。
いて説明する。
【０１６２】図１中の「読み出し」と示された欄にアド
レス指定読み出し時に各部に与えられる電位状態の例が
記入されている。アドレス指定読み出しの際には、全て
のマッチ線１３１は接地電位ＶGND(Ｖ)に固定される。
レス指定読み出し時に各部に与えられる電位状態の例が
記入されている。アドレス指定読み出しの際には、全て
のマッチ線１３１は接地電位ＶGND(Ｖ)に固定される。
【０１６３】記憶トランジスタ１１１を制御するデータ
線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ
１１３を制御するデータ線１２２，１２２，…を全て電
位Ｌに設定する。
線１２１，１２１，…を全て電位Ｈ、記憶トランジスタ
１１３を制御するデータ線１２２，１２２，…を全て電
位Ｌに設定する。
【０１６４】また、全てのワード線１３０を最初、電位
Ｌに設定する。全てのビット線１２０を電位Ｈまで予備
充電（Ｐ.Ｃ.）した後、読み出すべきワードに属するワ
ード線１３０のみを電位Ｈに引き上げる。
Ｌに設定する。全てのビット線１２０を電位Ｈまで予備
充電（Ｐ.Ｃ.）した後、読み出すべきワードに属するワ
ード線１３０のみを電位Ｈに引き上げる。
【０１６５】今、図１に示されたｊ行目のワード線ＷＬ
jが選択されて電位Ｈになったとすると、ワード線ＷＬj
に制御されるｊ行目の選択トランジスタ１１２はすべて
オン状態となる。
jが選択されて電位Ｈになったとすると、ワード線ＷＬj
に制御されるｊ行目の選択トランジスタ１１２はすべて
オン状態となる。
【０１６６】論理値０を記憶しているＣＡＭセルＣji，
Ｃj(i+1)では、記憶トランジスタ１１１は、エンハンス
メントタイプに設定されているが、データ線１２１が電
位Ｈに設定されることによってオン状態となっている。
また、記憶トランジスタ１１３はデプレッションタイプ
に設定されているからオン状態にある。したがって、論
理値０を記憶しているＣＡＭセルＣji，Ｃj(i+1)では、
記憶トランジスタ１１１，１１３および選択トランジス
タ１１２がいずれもオン状態となる。この結果、ビット
線ＢＬi，ＢＬi+1に予備充電された電荷はセルを通して
マッチ線ＭＬｊへ引き抜かれ、ビット線ＢＬi，ＢＬi+1
の電位はそれぞれ接地電位ＶGND(Ｖ)に低下する。
Ｃj(i+1)では、記憶トランジスタ１１１は、エンハンス
メントタイプに設定されているが、データ線１２１が電
位Ｈに設定されることによってオン状態となっている。
また、記憶トランジスタ１１３はデプレッションタイプ
に設定されているからオン状態にある。したがって、論
理値０を記憶しているＣＡＭセルＣji，Ｃj(i+1)では、
記憶トランジスタ１１１，１１３および選択トランジス
タ１１２がいずれもオン状態となる。この結果、ビット
線ＢＬi，ＢＬi+1に予備充電された電荷はセルを通して
マッチ線ＭＬｊへ引き抜かれ、ビット線ＢＬi，ＢＬi+1
の電位はそれぞれ接地電位ＶGND(Ｖ)に低下する。
【０１６７】一方、論理値１を記憶しているＣＡＭセル
Ｃj(i+1)では、記憶トランジスタ１１１，選択トランジ
スタ１１２がオン状態となっている。しかし、このセル
の記憶トランジスタ１１３は、エンハンスメントタイプ
に設定されており、しかもデータ線１２２に電位Ｌが印
加されているからオフ状態となっている。したがって、
論理値１を記憶しているＣＡＭセルＣj(i+1)では、ビッ
ト線ＢＬi-1に予備充電された電荷はマッチ線ＭＬｊへ
引き抜かれることはなく、ビット線ＢＬi-1は初期の電
位Ｈを保持する。
Ｃj(i+1)では、記憶トランジスタ１１１，選択トランジ
スタ１１２がオン状態となっている。しかし、このセル
の記憶トランジスタ１１３は、エンハンスメントタイプ
に設定されており、しかもデータ線１２２に電位Ｌが印
加されているからオフ状態となっている。したがって、
論理値１を記憶しているＣＡＭセルＣj(i+1)では、ビッ
ト線ＢＬi-1に予備充電された電荷はマッチ線ＭＬｊへ
引き抜かれることはなく、ビット線ＢＬi-1は初期の電
位Ｈを保持する。
【０１６８】このように、論理値０を記憶しているＣＡ
Ｍセル１００につながるビット線１２０は電位が低下
し、論理値１記憶しているＣＡＭセル１００ではビット
線１２０の電位は予備充電された電位Ｈに保持される。
したがって、指定されたワードの記憶データを読み出す
ことができる。
Ｍセル１００につながるビット線１２０は電位が低下
し、論理値１記憶しているＣＡＭセル１００ではビット
線１２０の電位は予備充電された電位Ｈに保持される。
したがって、指定されたワードの記憶データを読み出す
ことができる。
【０１６９】しかも、このＣＡＭでは、第２の従来例と
異なり、アドレス指定読み出し時に、非選択のワードに
属するＣＡＭセルが無用な電流パスを生じさせるような
ことが無い。すなわち、読み出し動作中、非選択のワー
ド線１３０は接地電位ＶGND(Ｖ)に保たれるから、非選
択のワードに属するＣＡＭセルの選択トランジスタ１１
２は常にオフ状態となる。したがって、そのＣＡＭセル
が論理値０または１にいずれを記憶していたとしても、
ビット線１２０とマッチ線１３１との間を導通させるこ
とはなく、無用な電流パスを生じさせるようなことが無
い。
異なり、アドレス指定読み出し時に、非選択のワードに
属するＣＡＭセルが無用な電流パスを生じさせるような
ことが無い。すなわち、読み出し動作中、非選択のワー
ド線１３０は接地電位ＶGND(Ｖ)に保たれるから、非選
択のワードに属するＣＡＭセルの選択トランジスタ１１
２は常にオフ状態となる。したがって、そのＣＡＭセル
が論理値０または１にいずれを記憶していたとしても、
ビット線１２０とマッチ線１３１との間を導通させるこ
とはなく、無用な電流パスを生じさせるようなことが無
い。
【０１７０】また、各ＣＡＭセル１００を高々３個のト
ランジスタ１１１，１１２，１１３で構成しているの
で、従来に比して、ＣＡＭセル当たりの占有面積を低減
することができる。したがって、集積度を高めることが
でき、記憶容量を増大させることができる。
ランジスタ１１１，１１２，１１３で構成しているの
で、従来に比して、ＣＡＭセル当たりの占有面積を低減
することができる。したがって、集積度を高めることが
でき、記憶容量を増大させることができる。
【０１７１】また、エンハンスメントタイプに設定され
る記憶トランジスタ１１１または１１３のしきい値は、
選択トランジスタ１１２のしきい値と同一に設定される
ので、ＣＡＭセル１００を構成するために特別に工程を
追加する必要はない。したがって、このＣＡＭは低コス
トで作製することができる。
る記憶トランジスタ１１１または１１３のしきい値は、
選択トランジスタ１１２のしきい値と同一に設定される
ので、ＣＡＭセル１００を構成するために特別に工程を
追加する必要はない。したがって、このＣＡＭは低コス
トで作製することができる。
【０１７２】なお、各ＣＡＭセル１００を構成する３個
のトランジスタ１１１，１１２，１１３は直列に接続さ
れていれば良く、その接続順序を入れ替えても良い。例
えば、各ＣＡＭセル１００内で、選択トランジスタ１１
２を左端または右端に設けても良い。この場合も、上述
の場合と全く同様に動作し、同じ効果を奏することがで
きる。
のトランジスタ１１１，１１２，１１３は直列に接続さ
れていれば良く、その接続順序を入れ替えても良い。例
えば、各ＣＡＭセル１００内で、選択トランジスタ１１
２を左端または右端に設けても良い。この場合も、上述
の場合と全く同様に動作し、同じ効果を奏することがで
きる。
【０１７３】図２は、上記ＣＡＭを変形した第２実施例
のＣＡＭを示している。
のＣＡＭを示している。
【０１７４】このＣＡＭは、アレイ内に、行列状に配さ
れた複数のメモリセルとしてのＣＡＭセル１００′，１
００′，…を備えている。図１に示したＣＡＭに対し
て、各ＣＡＭセル内で、第１の記憶トランジスタ１１
１′，第２の記憶トランジスタ１１３′を、基板とゲー
ト電極との間に浮遊ゲートを持つＭＯＮＯＳ構造のトラ
ンジスタとし、第１の記憶トランジスタ１１１′と選択
トランジスタ１１２′との位置を入れ替えた点のみが異
なっている。すなわち、ＣＡＭセルＣj(i-1)は、図にお
いて左端から選択トランジスタ１１２′と、ＭＯＮＯＳ
構造を持つ第１の記憶トランジスタ１１１′と、ＭＮＯ
ＮＳ構造を持つ第２の記憶トランジスタ１１３′とを順
に直列接続して構成されている。ＣＡＭセルＣjiは、Ｃ
ＡＭセルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。その他は図１に示したＣＡＭと同様
に構成されている。
れた複数のメモリセルとしてのＣＡＭセル１００′，１
００′，…を備えている。図１に示したＣＡＭに対し
て、各ＣＡＭセル内で、第１の記憶トランジスタ１１
１′，第２の記憶トランジスタ１１３′を、基板とゲー
ト電極との間に浮遊ゲートを持つＭＯＮＯＳ構造のトラ
ンジスタとし、第１の記憶トランジスタ１１１′と選択
トランジスタ１１２′との位置を入れ替えた点のみが異
なっている。すなわち、ＣＡＭセルＣj(i-1)は、図にお
いて左端から選択トランジスタ１１２′と、ＭＯＮＯＳ
構造を持つ第１の記憶トランジスタ１１１′と、ＭＮＯ
ＮＳ構造を持つ第２の記憶トランジスタ１１３′とを順
に直列接続して構成されている。ＣＡＭセルＣjiは、Ｃ
ＡＭセルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。その他は図１に示したＣＡＭと同様
に構成されている。
【０１７５】上記記憶トランジスタ１１１′，１１３′
のエンハンスメントタイプまたはデプレッションタイプ
への設定は、次に述べる書き換え動作によって行われ
る。
のエンハンスメントタイプまたはデプレッションタイプ
への設定は、次に述べる書き換え動作によって行われ
る。
【０１７６】このＣＡＭのデータ書き換え動作は、一
旦記憶データの消去を行ったのちに入力データの書き込
みを行うことによって達成される。
旦記憶データの消去を行ったのちに入力データの書き込
みを行うことによって達成される。
【０１７７】まず、消去動作時には、記憶トランジスタ
１１１′，１１３′の両方のゲート電極にデータ線１２
１，１２２を通して負のプログラム電位ＶP（例えば｜
ＶP｜＝６.０（Ｖ））を与える一方、消去すべきワード
に属するマッチ線１３１を通して基板に正の電位、たと
えば電源電位ＶDD（Ｖ）を与える。記憶トランジスタ１
１１′，１１３′のゲート電極と基板との間に大きな負
の電圧が印加される結果、記憶トランジスタ１１１′，
１１３′は全てデプレッションタイプトランジスタにな
る（消去状態）。
１１１′，１１３′の両方のゲート電極にデータ線１２
１，１２２を通して負のプログラム電位ＶP（例えば｜
ＶP｜＝６.０（Ｖ））を与える一方、消去すべきワード
に属するマッチ線１３１を通して基板に正の電位、たと
えば電源電位ＶDD（Ｖ）を与える。記憶トランジスタ１
１１′，１１３′のゲート電極と基板との間に大きな負
の電圧が印加される結果、記憶トランジスタ１１１′，
１１３′は全てデプレッションタイプトランジスタにな
る（消去状態）。
【０１７８】書き込み時には、各ＣＡＭセル１００′に
おいて、記憶トランジスタ１１１′，１１３′のうちエ
ンハンスメントタイプに設定すべき一方の記憶トランジ
スタのゲート電極にデータ線１２１または１２２を通し
て正の電位、たとえば電源電位ＶDD（Ｖ）を与えるとと
もに、マッチ線１３１（例えばマッチ線ＭＬj）を通し
て基板に負のプログラム電位ＶP（Ｖ）を与える。な
お、記憶トランジスタ１１１′，１１３′のうちデプレ
ッションタイプに設定すべき他方の記憶トランジスタの
ゲート電極には、上記負のプログラム電位ＶP（Ｖ）を
与える。エンハンスメントタイプに設定すべき一方の記
憶トランジスタのゲート電極と、基板およびマッチ線１
３１との間には大きな正の電圧が印加される。この結
果、上記一方の記憶トランジスタの浮遊ゲートに対して
基板側から電子が供給され、上記一方の記憶トランジス
タはエンハンスメントタイプトランジスタになる。記憶
トランジスタ１１１′，１１３′のうち他方の記憶トラ
ンジスタは、デプレッションタイプのまま残される。図
２中、−印を付した記憶トランジスタはエンハンスメン
トタイプであることを示し、＋印を付した記憶トランジ
スタはデプレッションタイプであることを示している。
おいて、記憶トランジスタ１１１′，１１３′のうちエ
ンハンスメントタイプに設定すべき一方の記憶トランジ
スタのゲート電極にデータ線１２１または１２２を通し
て正の電位、たとえば電源電位ＶDD（Ｖ）を与えるとと
もに、マッチ線１３１（例えばマッチ線ＭＬj）を通し
て基板に負のプログラム電位ＶP（Ｖ）を与える。な
お、記憶トランジスタ１１１′，１１３′のうちデプレ
ッションタイプに設定すべき他方の記憶トランジスタの
ゲート電極には、上記負のプログラム電位ＶP（Ｖ）を
与える。エンハンスメントタイプに設定すべき一方の記
憶トランジスタのゲート電極と、基板およびマッチ線１
３１との間には大きな正の電圧が印加される。この結
果、上記一方の記憶トランジスタの浮遊ゲートに対して
基板側から電子が供給され、上記一方の記憶トランジス
タはエンハンスメントタイプトランジスタになる。記憶
トランジスタ１１１′，１１３′のうち他方の記憶トラ
ンジスタは、デプレッションタイプのまま残される。図
２中、−印を付した記憶トランジスタはエンハンスメン
トタイプであることを示し、＋印を付した記憶トランジ
スタはデプレッションタイプであることを示している。
【０１７９】また、内容番地付け読み出し動作および
アドレス指定読み出し動作は、図１に示したＣＡＭと
全く同様の手順で実行することができる。簡単のため、
その説明は省略する。なお、読み出しの動作では、デー
タ線１２１，１２２等の各線に与える電位Ｈは、記憶ト
ランジスタ１１１′，１１３′のゲート中のトラップ電
子に影響を及ぼさないように、２.０(Ｖ)程度に抑えら
れる。電位Ｌは通常通り接地電位ＶGND(Ｖ)である。
アドレス指定読み出し動作は、図１に示したＣＡＭと
全く同様の手順で実行することができる。簡単のため、
その説明は省略する。なお、読み出しの動作では、デー
タ線１２１，１２２等の各線に与える電位Ｈは、記憶ト
ランジスタ１１１′，１１３′のゲート中のトラップ電
子に影響を及ぼさないように、２.０(Ｖ)程度に抑えら
れる。電位Ｌは通常通り接地電位ＶGND(Ｖ)である。
【０１８０】図１に示したＣＡＭと全く同様に、このＣ
ＡＭでは、各ＣＡＭセル１００′において記憶トランジ
スタ対１１１′，１１３′と選択トランジスタ１１２′
が直列に接続されているので、内容番地付け読み出し時
にＣＡＭセルにおいて選択トランジスタ１１２′が選択
的にオンしなければならないという問題は生じない。ま
た、同様の理由により、アドレス指定読み出し時に、非
選択のワードに属するＣＡＭセルが無用な電流パスを生
じさせるようなことが無い。
ＡＭでは、各ＣＡＭセル１００′において記憶トランジ
スタ対１１１′，１１３′と選択トランジスタ１１２′
が直列に接続されているので、内容番地付け読み出し時
にＣＡＭセルにおいて選択トランジスタ１１２′が選択
的にオンしなければならないという問題は生じない。ま
た、同様の理由により、アドレス指定読み出し時に、非
選択のワードに属するＣＡＭセルが無用な電流パスを生
じさせるようなことが無い。
【０１８１】また、各ＣＡＭセル１００′を高々３個の
トランジスタ１１１′，１１２′，１１３′で構成して
いるので、従来に比して、ＣＡＭセル当たりの占有面積
を低減することができる。したがって、集積度を高める
ことができ、記憶容量を増大させることができる。
トランジスタ１１１′，１１２′，１１３′で構成して
いるので、従来に比して、ＣＡＭセル当たりの占有面積
を低減することができる。したがって、集積度を高める
ことができ、記憶容量を増大させることができる。
【０１８２】また、このＣＡＭを作製する場合、一般的
なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１
００′を構成するために特別に工程を追加する必要はな
い。したがって、このＣＡＭは低コストで作製すること
ができる。
なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１
００′を構成するために特別に工程を追加する必要はな
い。したがって、このＣＡＭは低コストで作製すること
ができる。
【０１８３】なお、各ＣＡＭセル１００′を構成する３
個のトランジスタ１１１′，１１２′，１１３′は直列
に接続されていれば良く、その接続順序を入れ替えても
良い。例えば、各ＣＡＭセル１００′内で、選択トラン
ジスタ１１２′を左端または右端に設けても良い。この
場合も、上述の場合と全く同様に動作し、同じ効果を奏
することができる。
個のトランジスタ１１１′，１１２′，１１３′は直列
に接続されていれば良く、その接続順序を入れ替えても
良い。例えば、各ＣＡＭセル１００′内で、選択トラン
ジスタ１１２′を左端または右端に設けても良い。この
場合も、上述の場合と全く同様に動作し、同じ効果を奏
することができる。
【０１８４】図３は本発明の第３実施例のＣＡＭの要部
を示している。
を示している。
【０１８５】このＣＡＭは、ＣＡＭセルアレイ内に、行
列状に配された複数のメモリセルとしてのＣＡＭセル１
００″，１００″，…を備えている。図３は、j番目の
ワードについて、３ビット分の（ｉ−１）番目，ｉ番
目，（ｉ＋１）番目のＣＡＭセルＣj(i-1)，Ｃji，Ｃ
j(i+1)を示している。
列状に配された複数のメモリセルとしてのＣＡＭセル１
００″，１００″，…を備えている。図３は、j番目の
ワードについて、３ビット分の（ｉ−１）番目，ｉ番
目，（ｉ＋１）番目のＣＡＭセルＣj(i-1)，Ｃji，Ｃ
j(i+1)を示している。
【０１８６】ＣＡＭセルＣj(i-1)は、選択トランジスタ
としてｎＭＯＳトランジスタ１１２″と、ＭＯＮＯＳ構
造を持ち並列接続された一対の第１の記憶トランジスタ
１１１″，第２の記憶トランジスタ１１３″とを直列に
接続して構成されている。セル内では、図において左端
にｎＭＯＳトランジスタ１１２″が配置され、中央に第
２の記憶トランジスタ１１３″、右端に記憶トランジス
タ１１１″が配置されている。ＣＡＭセルＣjiは、ＣＡ
ＭセルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。
としてｎＭＯＳトランジスタ１１２″と、ＭＯＮＯＳ構
造を持ち並列接続された一対の第１の記憶トランジスタ
１１１″，第２の記憶トランジスタ１１３″とを直列に
接続して構成されている。セル内では、図において左端
にｎＭＯＳトランジスタ１１２″が配置され、中央に第
２の記憶トランジスタ１１３″、右端に記憶トランジス
タ１１１″が配置されている。ＣＡＭセルＣjiは、ＣＡ
ＭセルＣj(i-1)と図において左右対称に構成され、Ｃ
j(i+1)はＣj(i-1)と同じ向きに構成されている。このよ
うに、左右対称に構成されたＣＡＭセルが行方向に交互
に配置されている。
【０１８７】このＣＡＭセルアレイでは、各ＣＡＭセル
１００″の記憶トランジスタ１１１″，１１３″のゲー
ト電極に、それぞれ列方向に延びる第１のデータ線１２
１，第２のデータ線１２２が接続されている。同一行に
属する選択トランジスタ１１２″のゲート電極は、同一
のワード線１３０に接続されている。各ＣＡＭセル１０
０″の記憶トランジスタ１１１″側の一端に列方向に延
びるビット線１２０が接続され、各ＣＡＭセル１００″
の記憶トランジスタ１１３″側の他端に行方向に延びる
マッチ線１３１が接続されている。
１００″の記憶トランジスタ１１１″，１１３″のゲー
ト電極に、それぞれ列方向に延びる第１のデータ線１２
１，第２のデータ線１２２が接続されている。同一行に
属する選択トランジスタ１１２″のゲート電極は、同一
のワード線１３０に接続されている。各ＣＡＭセル１０
０″の記憶トランジスタ１１１″側の一端に列方向に延
びるビット線１２０が接続され、各ＣＡＭセル１００″
の記憶トランジスタ１１３″側の他端に行方向に延びる
マッチ線１３１が接続されている。
【０１８８】各ＣＡＭセル１００″において、ｎＭＯＳ
トランジスタ１１２″はエンハンスメントタイプに設定
され、しきい値ＶTNLを持っている。記憶トランジスタ
対１１１″，１１３″は、ゲート絶縁膜界面に電子をト
ラップする量の大小によって、通常のエンハンスメント
タイプｎＭＯＳトランジスタ１１２″と実質的に同一の
しきい値（以下「通常のしきい値」という。）ＶTNLま
たはそれよりも高いしきい値ＶTNHのいずれかに設定さ
れる。このトランジスタのしきい値の設定の仕方がデー
タ値に対応する。すなわち、記憶トランジスタ１１１″
が通常のしきい値ＶTNL、記憶トランジスタ１１３″が
高いしきい値ＶTNHであるとき、そのＣＡＭセルが記憶
しているデータの論理値は１に対応する。逆に、記憶ト
ランジスタ１１１″が高いしきい値ＶTNH、記憶トラン
ジスタ１１３″が通常のしきい値ＶTNLであるとき、そ
のＣＡＭセルが記憶しているデータの論理値は０に対応
する。なお、高いしきい値ＶTNHを持つ記憶トランジス
タは、後述する読み出し動作時にオン状態になることは
ない。
トランジスタ１１２″はエンハンスメントタイプに設定
され、しきい値ＶTNLを持っている。記憶トランジスタ
対１１１″，１１３″は、ゲート絶縁膜界面に電子をト
ラップする量の大小によって、通常のエンハンスメント
タイプｎＭＯＳトランジスタ１１２″と実質的に同一の
しきい値（以下「通常のしきい値」という。）ＶTNLま
たはそれよりも高いしきい値ＶTNHのいずれかに設定さ
れる。このトランジスタのしきい値の設定の仕方がデー
タ値に対応する。すなわち、記憶トランジスタ１１１″
が通常のしきい値ＶTNL、記憶トランジスタ１１３″が
高いしきい値ＶTNHであるとき、そのＣＡＭセルが記憶
しているデータの論理値は１に対応する。逆に、記憶ト
ランジスタ１１１″が高いしきい値ＶTNH、記憶トラン
ジスタ１１３″が通常のしきい値ＶTNLであるとき、そ
のＣＡＭセルが記憶しているデータの論理値は０に対応
する。なお、高いしきい値ＶTNHを持つ記憶トランジス
タは、後述する読み出し動作時にオン状態になることは
ない。
【０１８９】この例では、ＣＡＭセルＣj(i-1)は、記憶
トランジスタ１１１″が通常のしきい値ＶTNL、記憶ト
ランジスタ１１３″が高いしきい値ＶTNHに設定されて
おり、これにより論理値１を記憶している。ＣＡＭセル
Ｃjiは、記憶トランジスタ１１１″が高いしきい値Ｖ
TNH、記憶トランジスタ１１３″が通常のしきい値ＶTNL
に設定されており、これにより論理０を記憶している。
ＣＡＭセルＣj(i+1)は、ＣＡＭセルＣjiと同様に、記憶
トランジスタ１１１″が高いしきい値ＶTNH、記憶トラ
ンジスタ１１３″が通常のしきい値ＶTNLに設定されて
おり、これにより論理０を記憶している。
トランジスタ１１１″が通常のしきい値ＶTNL、記憶ト
ランジスタ１１３″が高いしきい値ＶTNHに設定されて
おり、これにより論理値１を記憶している。ＣＡＭセル
Ｃjiは、記憶トランジスタ１１１″が高いしきい値Ｖ
TNH、記憶トランジスタ１１３″が通常のしきい値ＶTNL
に設定されており、これにより論理０を記憶している。
ＣＡＭセルＣj(i+1)は、ＣＡＭセルＣjiと同様に、記憶
トランジスタ１１１″が高いしきい値ＶTNH、記憶トラ
ンジスタ１１３″が通常のしきい値ＶTNLに設定されて
おり、これにより論理０を記憶している。
【０１９０】各ビット線１２０は所定の電位を設定する
ための定電圧源に接続され、マッチ線１３１は電圧検出
型のアンプに接続されている。
ための定電圧源に接続され、マッチ線１３１は電圧検出
型のアンプに接続されている。
【０１９１】まず、記憶データの書き換え動作につい
て説明する。
て説明する。
【０１９２】このＣＡＭのデータ書き換え動作は、一旦
記憶データの消去を行ったのちに入力データの書き込み
を行うことによって達成される。
記憶データの消去を行ったのちに入力データの書き込み
を行うことによって達成される。
【０１９３】まず、消去動作時には、記憶トランジスタ
１１１″，１１３″の両方のゲート電極にデータ線１２
１，１２２を通して接地電位ＶGND（Ｖ）を与える一
方、消去すべきワードに属するマッチ線１３１を通して
基板に正のプログラム電位ＶP1（例えばＶP1＝１２.０
（Ｖ））を与える。記憶トランジスタ１１１″，１１
３″のゲート電極と基板との間に負の電圧が印加される
結果、記憶トランジスタ１１１″，１１３″は全て通常
のしきい値ＶTNLに設定される（消去状態）。
１１１″，１１３″の両方のゲート電極にデータ線１２
１，１２２を通して接地電位ＶGND（Ｖ）を与える一
方、消去すべきワードに属するマッチ線１３１を通して
基板に正のプログラム電位ＶP1（例えばＶP1＝１２.０
（Ｖ））を与える。記憶トランジスタ１１１″，１１
３″のゲート電極と基板との間に負の電圧が印加される
結果、記憶トランジスタ１１１″，１１３″は全て通常
のしきい値ＶTNLに設定される（消去状態）。
【０１９４】書き込み時には、各ＣＡＭセル１００″に
おいて、記憶トランジスタ１１１″，１１３″のうち高
いしきい値ＶTNHに設定すべき一方の記憶トランジスタ
のゲート電極にデータ線１２１または１２２を通して正
のプログラム電位ＶP1（Ｖ）を与えるとともに、マッチ
線１３１（例えばマッチ線ＭＬj）を通して基板に接地
電位ＶGND（Ｖ）を与える。なお、記憶トランジスタ１
１１″，１１３″のうち通常のしきい値ＶTNLに設定す
べき他方の記憶トランジスタのゲート電極には、接地電
位ＶGND（Ｖ）を与える。また、ビット線１２０には、
例えば電位ＶP2＝６.０（Ｖ）を与える。高いしきい値
ＶTNHに設定すべき一方の記憶トランジスタのゲート電
極と、基板およびマッチ線１３１との間には大きな正の
電圧が印加される。この結果、上記一方の記憶トランジ
スタの浮遊ゲートに対して基板側から電子が供給され、
上記一方の記憶トランジスタは高いしきい値ＶTNHに設
定される。記憶トランジスタ１１１″，１１３″のうち
他方の記憶トランジスタは、通常のしきい値ＶTNLのま
ま残される。図３中、Ｌ印を付した記憶トランジスタは
通常のしきい値ＶTNLに設定されていることを示し、Ｈ
印を付した記憶トランジスタは高いしきい値ＶTNLに設
定されてていることを示している。
おいて、記憶トランジスタ１１１″，１１３″のうち高
いしきい値ＶTNHに設定すべき一方の記憶トランジスタ
のゲート電極にデータ線１２１または１２２を通して正
のプログラム電位ＶP1（Ｖ）を与えるとともに、マッチ
線１３１（例えばマッチ線ＭＬj）を通して基板に接地
電位ＶGND（Ｖ）を与える。なお、記憶トランジスタ１
１１″，１１３″のうち通常のしきい値ＶTNLに設定す
べき他方の記憶トランジスタのゲート電極には、接地電
位ＶGND（Ｖ）を与える。また、ビット線１２０には、
例えば電位ＶP2＝６.０（Ｖ）を与える。高いしきい値
ＶTNHに設定すべき一方の記憶トランジスタのゲート電
極と、基板およびマッチ線１３１との間には大きな正の
電圧が印加される。この結果、上記一方の記憶トランジ
スタの浮遊ゲートに対して基板側から電子が供給され、
上記一方の記憶トランジスタは高いしきい値ＶTNHに設
定される。記憶トランジスタ１１１″，１１３″のうち
他方の記憶トランジスタは、通常のしきい値ＶTNLのま
ま残される。図３中、Ｌ印を付した記憶トランジスタは
通常のしきい値ＶTNLに設定されていることを示し、Ｈ
印を付した記憶トランジスタは高いしきい値ＶTNLに設
定されてていることを示している。
【０１９５】次に、内容番地付け読み出しの動作につ
いて説明する。
いて説明する。
【０１９６】各ＣＡＭセル１００″において、データ線
１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合
の入力データの論理値を０、データ線１２１に電位Ｈ、
データ線１２２に電位Ｌを与えだ場合の入力データの論
理値を１と定義する。また、ＣＡＭセル１００″をマス
クする場合は、論理値Ｍ（マスク）を入力、すなわちデ
ータ線１２１，１２２にいずれも電位Ｌを印加するもの
とする。なお、読み出しの動作では、データ線１２１，
１２２等の各線に与える電位Ｈは、記憶トランジスタ１
１１″，１１３″のゲート中のトラップ電子に影響を及
ぼさないように、２.０(Ｖ)程度に抑えられる。電位Ｌ
は通常通り接地電位ＶGND(Ｖ)である。
１２１に電位Ｌ、データ線１２２に電位Ｈを与えた場合
の入力データの論理値を０、データ線１２１に電位Ｈ、
データ線１２２に電位Ｌを与えだ場合の入力データの論
理値を１と定義する。また、ＣＡＭセル１００″をマス
クする場合は、論理値Ｍ（マスク）を入力、すなわちデ
ータ線１２１，１２２にいずれも電位Ｌを印加するもの
とする。なお、読み出しの動作では、データ線１２１，
１２２等の各線に与える電位Ｈは、記憶トランジスタ１
１１″，１１３″のゲート中のトラップ電子に影響を及
ぼさないように、２.０(Ｖ)程度に抑えられる。電位Ｌ
は通常通り接地電位ＶGND(Ｖ)である。
【０１９７】理解を助けるために、図３中の「比較／マ
スク」と示された欄に、内容番地付け読み出し時に各部
に与えられる電位状態の例が記入されている。全てのビ
ット線１２０は電位Ｌに固定される。全てのマッチ線１
３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ.
Ｃ.」と表す。）される。また、全てのワード線１３０
は最初、電位Ｌに設定される。全てのデータ線対１２１
と１２２にそれぞれ入力データに対応した電位を与えた
後、全てのワード線１３０の電位をＨにする。
スク」と示された欄に、内容番地付け読み出し時に各部
に与えられる電位状態の例が記入されている。全てのビ
ット線１２０は電位Ｌに固定される。全てのマッチ線１
３１は電位Ｈまで予備充電（プリチャージ。図中「Ｐ.
Ｃ.」と表す。）される。また、全てのワード線１３０
は最初、電位Ｌに設定される。全てのデータ線対１２１
と１２２にそれぞれ入力データに対応した電位を与えた
後、全てのワード線１３０の電位をＨにする。
【０１９８】今、入力データとして、ＣＡＭセルＣ
j(i-1)(記憶論理値１)とＣＡＭセルＣji(記憶論理値０)
には論理値０が入力され、ＣＡＭセルＣj(i+1)(記憶論
理値０)には論理値Ｍ(マスク)が入力されるものとす
る。すなわち、ＣＡＭセルＣj(i-1)(記憶論理値１)では
記憶データと入力データとが不一致、ＣＡＭセルＣ
ji(記憶論理値０)では記憶データと入力データとが一
致、ＣＡＭセルＣj(i+1)(記憶論理値０)はマスクされる
場合を想定する。
j(i-1)(記憶論理値１)とＣＡＭセルＣji(記憶論理値０)
には論理値０が入力され、ＣＡＭセルＣj(i+1)(記憶論
理値０)には論理値Ｍ(マスク)が入力されるものとす
る。すなわち、ＣＡＭセルＣj(i-1)(記憶論理値１)では
記憶データと入力データとが不一致、ＣＡＭセルＣ
ji(記憶論理値０)では記憶データと入力データとが一
致、ＣＡＭセルＣj(i+1)(記憶論理値０)はマスクされる
場合を想定する。
【０１９９】(i)マスクされたＣＡＭセルＣj(i+1)(記憶
論理値０)において、論理値Ｍの入力により、データ線
ＤＬi+1(１)とデータ線ＤＬi+1(０)はいずれも電位Ｌに
ある。また、ビット線ＢＬi+1は接地電位ＶGND(Ｖ)にあ
る。この結果、このセルで高いしきい値ＶTNHに設定さ
れた記憶トランジスタ１１１″、通常のしきい値ＶTNL
に設定された記憶トランジスタ１１３″のゲート電極に
はそれぞれ（Ｌ−ＶGND）(Ｖ)の電圧が与えられる。電
位ＬはＶGND(Ｖ)であるから、この記憶トランジスタ１
１１″，１１３″はオフ状態となる。したがって、この
ＣＡＭセルＣj(i+1)は、選択トランジスタ１１２″の状
態には関係なく、j行目のマッチ線ＭＬｊとビット線Ｂ
Ｌi+1との間を電気的に遮断する。この結果、このＣＡ
ＭセルＣj(i+1)はマッチ線ＭＬｊの電位を保持すること
になり、比較処理を実行しない。
論理値０)において、論理値Ｍの入力により、データ線
ＤＬi+1(１)とデータ線ＤＬi+1(０)はいずれも電位Ｌに
ある。また、ビット線ＢＬi+1は接地電位ＶGND(Ｖ)にあ
る。この結果、このセルで高いしきい値ＶTNHに設定さ
れた記憶トランジスタ１１１″、通常のしきい値ＶTNL
に設定された記憶トランジスタ１１３″のゲート電極に
はそれぞれ（Ｌ−ＶGND）(Ｖ)の電圧が与えられる。電
位ＬはＶGND(Ｖ)であるから、この記憶トランジスタ１
１１″，１１３″はオフ状態となる。したがって、この
ＣＡＭセルＣj(i+1)は、選択トランジスタ１１２″の状
態には関係なく、j行目のマッチ線ＭＬｊとビット線Ｂ
Ｌi+1との間を電気的に遮断する。この結果、このＣＡ
ＭセルＣj(i+1)はマッチ線ＭＬｊの電位を保持すること
になり、比較処理を実行しない。
【０２００】なお、このＣＡＭセルＣj(i+1)の記憶論理
値が１である場合は、通常のしきい値ＶTNLに設定され
た記憶トランジスタ１１１″、高いしきい値ＶTNHに設
定された記憶トランジスタ１１３″がオフ状態となる。
したがって、記憶論理値が０である場合と同様に、この
ＣＡＭセルＣj(i+1)はマッチ線ＭＬｊの電位を保持する
ことになり、比較処理を実行しない。
値が１である場合は、通常のしきい値ＶTNLに設定され
た記憶トランジスタ１１１″、高いしきい値ＶTNHに設
定された記憶トランジスタ１１３″がオフ状態となる。
したがって、記憶論理値が０である場合と同様に、この
ＣＡＭセルＣj(i+1)はマッチ線ＭＬｊの電位を保持する
ことになり、比較処理を実行しない。
【０２０１】(ii)ＣＡＭセルＣji(記憶論理値０)では、
入力データが論理値０であるから、データ線ＤＬi(１)
には電位Ｌが、データ線ＤＬi(０)には電位Ｈが与えら
れる。このセルで通常のしきい値ＶTNLに設定された記
憶トランジスタ１１３″のゲート電極にはデータ線ＤＬ
i(１)の電位Ｌが与えられる結果、この記憶トランジス
タ１１１″はオフ状態となる。また、このセルの記憶ト
ランジスタ１１１″のゲート電極にはデータ線ＤＬ
i(１)の電位Ｈが与えられるが、この記憶トランジスタ
１１１″は、高いしきい値ＶTNHに設定されているの
で、オフ状態となる。したがって、記憶データと入力デ
ータと一致しているＣＡＭセルＣjiでは、選択トランジ
スタ１１２″の状態には関係なく、マッチ線ＭＬｊとビ
ット線ＢＬiが電気的に遮断され、マッチ線ＭＬｊの電
位がＨに保持される。
入力データが論理値０であるから、データ線ＤＬi(１)
には電位Ｌが、データ線ＤＬi(０)には電位Ｈが与えら
れる。このセルで通常のしきい値ＶTNLに設定された記
憶トランジスタ１１３″のゲート電極にはデータ線ＤＬ
i(１)の電位Ｌが与えられる結果、この記憶トランジス
タ１１１″はオフ状態となる。また、このセルの記憶ト
ランジスタ１１１″のゲート電極にはデータ線ＤＬ
i(１)の電位Ｈが与えられるが、この記憶トランジスタ
１１１″は、高いしきい値ＶTNHに設定されているの
で、オフ状態となる。したがって、記憶データと入力デ
ータと一致しているＣＡＭセルＣjiでは、選択トランジ
スタ１１２″の状態には関係なく、マッチ線ＭＬｊとビ
ット線ＢＬiが電気的に遮断され、マッチ線ＭＬｊの電
位がＨに保持される。
【０２０２】(iii)ＣＡＭセルＣj(i-1)(記憶論理値１)
では、入力データが論理値０であるから、データ線ＤＬ
i-1(１)には電位Ｌが、データ線ＤＬi-1(０)には電位Ｈ
が与えられる。ワード線１３０が電位Ｈになった時点
で、選択トランジスタ１１２″のゲート電極には（Ｈ−
ＶGND）(Ｖ)の電圧が印加され、このセルの選択トラン
ジスタ１１２″はオン状態となる。このセルで高いしき
い値ＶTNHに設定された記憶トランジスタ１１３″のゲ
ート電極にはデータ線ＤＬi-1(１)の電位Ｌが与えられ
る結果、オフ状態となる。しかし、このセルで通常のし
きい値ＶTNLに設定された記憶トランジスタ１１１″の
ゲート電極にはデータ線ＤＬi-1(０)の電位Ｈが与えら
れるので、オン状態となる。したがって、マッチ線ＭＬ
ｊの充電電荷は記憶トランジスタ１１１″，選択トラン
ジスタ１１２″を通してビット線ＢＬi-1へ引き抜か
れ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
では、入力データが論理値０であるから、データ線ＤＬ
i-1(１)には電位Ｌが、データ線ＤＬi-1(０)には電位Ｈ
が与えられる。ワード線１３０が電位Ｈになった時点
で、選択トランジスタ１１２″のゲート電極には（Ｈ−
ＶGND）(Ｖ)の電圧が印加され、このセルの選択トラン
ジスタ１１２″はオン状態となる。このセルで高いしき
い値ＶTNHに設定された記憶トランジスタ１１３″のゲ
ート電極にはデータ線ＤＬi-1(１)の電位Ｌが与えられ
る結果、オフ状態となる。しかし、このセルで通常のし
きい値ＶTNLに設定された記憶トランジスタ１１１″の
ゲート電極にはデータ線ＤＬi-1(０)の電位Ｈが与えら
れるので、オン状態となる。したがって、マッチ線ＭＬ
ｊの充電電荷は記憶トランジスタ１１１″，選択トラン
ジスタ１１２″を通してビット線ＢＬi-1へ引き抜か
れ、マッチ線ＭＬｊの電位はＬまで引き下げられる。
【０２０３】上記(i)，(ii)，(iii)の結果をまとめる
と、マスクされたＣＡＭセルでは、記憶している論理値
が１または０のいずれであっても、マッチ線１３１の電
位を保持し、比較処理を行わない。また、一致ＣＡＭセ
ル１００″では、マッチ線１３１の電位はＨに保持さ
れ、不一致ＣＡＭセル１００″では、マッチ線１３１の
電位はＬに引き下げられる。したがって、マッチ線１３
１の電位を観測することによって、ＣＡＭセルが記憶し
ている論理値と入力データの論理値とが一致しているか
否かを判定することができる。
と、マスクされたＣＡＭセルでは、記憶している論理値
が１または０のいずれであっても、マッチ線１３１の電
位を保持し、比較処理を行わない。また、一致ＣＡＭセ
ル１００″では、マッチ線１３１の電位はＨに保持さ
れ、不一致ＣＡＭセル１００″では、マッチ線１３１の
電位はＬに引き下げられる。したがって、マッチ線１３
１の電位を観測することによって、ＣＡＭセルが記憶し
ている論理値と入力データの論理値とが一致しているか
否かを判定することができる。
【０２０４】しかも、このＣＡＭでは、各ＣＡＭセル１
００″において並列接続された記憶トランジスタ対１１
１″，１１３″と、選択トランジスタ１１２″が直列に
接続されており、一致ＣＡＭセルでは記憶トランジスタ
対１１１″，１１３″が同時にオフ状態となるので、図
１１に示した第３の従来例と異なり、内容番地付け読み
出し時にＣＡＭセルにおいて選択トランジスタ１１２″
が選択的にオンしなければならないという問題は生じな
い。
００″において並列接続された記憶トランジスタ対１１
１″，１１３″と、選択トランジスタ１１２″が直列に
接続されており、一致ＣＡＭセルでは記憶トランジスタ
対１１１″，１１３″が同時にオフ状態となるので、図
１１に示した第３の従来例と異なり、内容番地付け読み
出し時にＣＡＭセルにおいて選択トランジスタ１１２″
が選択的にオンしなければならないという問題は生じな
い。
【０２０５】次に、アドレス指定読み出しの動作につ
いて説明する。
いて説明する。
【０２０６】図３中の「読み出し」と示された欄にアド
レス指定読み出し時に各部に与えられる電位状態の例が
記入されている。アドレス指定読み出しの際には、全て
のマッチ線１３１は接地電位ＶGND(Ｖ)に固定される。
レス指定読み出し時に各部に与えられる電位状態の例が
記入されている。アドレス指定読み出しの際には、全て
のマッチ線１３１は接地電位ＶGND(Ｖ)に固定される。
【０２０７】記憶トランジスタ１１１″を制御するデー
タ線１２１，１２１，…を全て電位Ｈ、記憶トランジス
タ１１３″を制御するデータ線１２２，１２２，…を全
て電位Ｌに設定する。
タ線１２１，１２１，…を全て電位Ｈ、記憶トランジス
タ１１３″を制御するデータ線１２２，１２２，…を全
て電位Ｌに設定する。
【０２０８】また、全てのワード線１３０を最初、電位
Ｌに設定する。全てのビット線１２０を電位Ｈまで予備
充電（Ｐ.Ｃ.）した後、読み出すべきワードに属するワ
ード線１３０のみを電位Ｈに引き上げる。
Ｌに設定する。全てのビット線１２０を電位Ｈまで予備
充電（Ｐ.Ｃ.）した後、読み出すべきワードに属するワ
ード線１３０のみを電位Ｈに引き上げる。
【０２０９】今、図１に示されたｊ行目のワード線ＷＬ
jが選択されて電位Ｈになったとすると、ワード線ＷＬj
に制御されるｊ行目の選択トランジスタ１１２″はすべ
てオン状態となる。
jが選択されて電位Ｈになったとすると、ワード線ＷＬj
に制御されるｊ行目の選択トランジスタ１１２″はすべ
てオン状態となる。
【０２１０】論理値０を記憶しているＣＡＭセルＣji，
Ｃj(i+1)では、高いしきい値ＶTNHに設定された記憶ト
ランジスタ１１１″のゲート電極に、データ線１２１の
電位Ｌが与えられる。この結果、記憶トランジスタ１１
１″はオフ状態となっている。しかし、通常のしきい値
ＶTNLに設定された記憶トランジスタ１１３″は、ゲー
ト電極にデータ線１２２の電位Ｈが与えられる結果、オ
ン状態となる。したがって、ビット線ＢＬi，ＢＬi+1に
予備充電された電荷は、選択トランジスタ１１２″，記
憶トランジスタ１１３″を通してマッチ線ＭＬｊへ引き
抜かれる。この結果、ビット線ＢＬi，ＢＬi+1の電位は
それぞれ接地電位ＶGND(Ｖ)に低下する。
Ｃj(i+1)では、高いしきい値ＶTNHに設定された記憶ト
ランジスタ１１１″のゲート電極に、データ線１２１の
電位Ｌが与えられる。この結果、記憶トランジスタ１１
１″はオフ状態となっている。しかし、通常のしきい値
ＶTNLに設定された記憶トランジスタ１１３″は、ゲー
ト電極にデータ線１２２の電位Ｈが与えられる結果、オ
ン状態となる。したがって、ビット線ＢＬi，ＢＬi+1に
予備充電された電荷は、選択トランジスタ１１２″，記
憶トランジスタ１１３″を通してマッチ線ＭＬｊへ引き
抜かれる。この結果、ビット線ＢＬi，ＢＬi+1の電位は
それぞれ接地電位ＶGND(Ｖ)に低下する。
【０２１１】一方、論理値１を記憶しているＣＡＭセル
Ｃj(i+1)では、通常のしきい値ＶTN Lに設定された記憶
トランジスタ１１１″のゲート電極に、データ線１２２
の電位Ｌが与えられる。この結果、記憶トランジスタ１
１１″はオフ状態となっている。また、このセルの記憶
トランジスタ１１３″は、データ線１２２に電位Ｈが印
加されるが、高いしきい値ＶTNHに設定されているの
で、オフ状態となる。したがって、論理値１を記憶して
いるＣＡＭセルＣj(i+1)では、ビット線ＢＬi-1に予備
充電された電荷はマッチ線ＭＬｊへ引き抜かれることは
なく、ビット線ＢＬi-1は初期の電位Ｈを保持する。
Ｃj(i+1)では、通常のしきい値ＶTN Lに設定された記憶
トランジスタ１１１″のゲート電極に、データ線１２２
の電位Ｌが与えられる。この結果、記憶トランジスタ１
１１″はオフ状態となっている。また、このセルの記憶
トランジスタ１１３″は、データ線１２２に電位Ｈが印
加されるが、高いしきい値ＶTNHに設定されているの
で、オフ状態となる。したがって、論理値１を記憶して
いるＣＡＭセルＣj(i+1)では、ビット線ＢＬi-1に予備
充電された電荷はマッチ線ＭＬｊへ引き抜かれることは
なく、ビット線ＢＬi-1は初期の電位Ｈを保持する。
【０２１２】このように、論理値０を記憶しているＣＡ
Ｍセル１００″につながるビット線１２０は電位が低下
し、論理値１記憶しているＣＡＭセル１００″ではビッ
ト線１２０の電位は予備充電された電位Ｈに保持され
る。したがって、指定されたワードの記憶データを読み
出すことができる。
Ｍセル１００″につながるビット線１２０は電位が低下
し、論理値１記憶しているＣＡＭセル１００″ではビッ
ト線１２０の電位は予備充電された電位Ｈに保持され
る。したがって、指定されたワードの記憶データを読み
出すことができる。
【０２１３】しかも、このＣＡＭでは、第２の従来例と
異なり、アドレス指定読み出し時に、非選択のワードに
属するＣＡＭセルが無用な電流パスを生じさせるような
ことが無い。すなわち、読み出し動作中、非選択のワー
ド線１３０は接地電位ＶGND(Ｖ)に保たれるから、非選
択のワードに属するＣＡＭセルの選択トランジスタ１１
２″は常にオフ状態となる。したがって、そのＣＡＭセ
ルが論理値０または１にいずれを記憶していたとして
も、ビット線１２０とマッチ線１３１との間を導通させ
ることはなく、無用な電流パスを生じさせるようなこと
が無い。
異なり、アドレス指定読み出し時に、非選択のワードに
属するＣＡＭセルが無用な電流パスを生じさせるような
ことが無い。すなわち、読み出し動作中、非選択のワー
ド線１３０は接地電位ＶGND(Ｖ)に保たれるから、非選
択のワードに属するＣＡＭセルの選択トランジスタ１１
２″は常にオフ状態となる。したがって、そのＣＡＭセ
ルが論理値０または１にいずれを記憶していたとして
も、ビット線１２０とマッチ線１３１との間を導通させ
ることはなく、無用な電流パスを生じさせるようなこと
が無い。
【０２１４】また、各ＣＡＭセル１００″を高々３個の
トランジスタ１１１″，１１２″，１１３″で構成して
いるので、従来に比して、ＣＡＭセル当たりの占有面積
を低減することができる。したがって、集積度を高める
ことができ、記憶容量を増大させることができる。
トランジスタ１１１″，１１２″，１１３″で構成して
いるので、従来に比して、ＣＡＭセル当たりの占有面積
を低減することができる。したがって、集積度を高める
ことができ、記憶容量を増大させることができる。
【０２１５】また、このＣＡＭを作製する場合、一般的
なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１
００″を構成するために特別に工程を追加する必要はな
い。したがって、このＣＡＭは低コストで作製すること
ができる。
なＥＥＰＲＯＭを作製する場合に比して、ＣＡＭセル１
００″を構成するために特別に工程を追加する必要はな
い。したがって、このＣＡＭは低コストで作製すること
ができる。
【０２１６】
【発明の効果】以上より明らかなように、請求項１の半
導体集積化メモリでは、各メモリセルは、エンハンスメ
ント型に設定された選択トランジスタと、エンハンスメ
ント型またはデプレッション型のうちいずれか一方の型
に設定された第１の記憶トランジスタと、エンハンスメ
ント型またはデプレッション型のうち他方の型に設定さ
れた第２の記憶トランジスタとを有し、かつ上記３つの
トランジスタは直列に接続されているので、アドレス指
定読み出しおよび内容番地付け読み出しを円滑に行うこ
とができ、メモリセルを通して無用な電流パスを生じさ
せることが無い。しかも、各メモリセルを高々３個のト
ランジスタで構成し得るので、従来に比して、メモリセ
ル当たりの占有面積を低減できる。したがって、集積度
を高めて、記憶容量を増大させることができる。
導体集積化メモリでは、各メモリセルは、エンハンスメ
ント型に設定された選択トランジスタと、エンハンスメ
ント型またはデプレッション型のうちいずれか一方の型
に設定された第１の記憶トランジスタと、エンハンスメ
ント型またはデプレッション型のうち他方の型に設定さ
れた第２の記憶トランジスタとを有し、かつ上記３つの
トランジスタは直列に接続されているので、アドレス指
定読み出しおよび内容番地付け読み出しを円滑に行うこ
とができ、メモリセルを通して無用な電流パスを生じさ
せることが無い。しかも、各メモリセルを高々３個のト
ランジスタで構成し得るので、従来に比して、メモリセ
ル当たりの占有面積を低減できる。したがって、集積度
を高めて、記憶容量を増大させることができる。
【０２１７】また、エンハンスメントタイプに設定され
る一方の記憶トランジスタのしきい値は、選択トランジ
スタのしきい値と同一に設定され得るので、メモリセル
を構成するために特別に工程を追加する必要はない。し
たがって、この半導体集積化メモリは低コストで作製す
ることができる。
る一方の記憶トランジスタのしきい値は、選択トランジ
スタのしきい値と同一に設定され得るので、メモリセル
を構成するために特別に工程を追加する必要はない。し
たがって、この半導体集積化メモリは低コストで作製す
ることができる。
【０２１８】請求項２の半導体集積化メモリでは、上記
第１の記憶トランジスタおよび第２の記憶トランジスタ
は、上記基板とゲート電極との間に浮遊ゲートを有し、
この浮遊ゲートに蓄積される電荷量に応じてエンハンス
メント型またはデプレッション型に設定されるようにな
っているので、さらに記憶データの書き換え動作を実行
することができる。
第１の記憶トランジスタおよび第２の記憶トランジスタ
は、上記基板とゲート電極との間に浮遊ゲートを有し、
この浮遊ゲートに蓄積される電荷量に応じてエンハンス
メント型またはデプレッション型に設定されるようにな
っているので、さらに記憶データの書き換え動作を実行
することができる。
【０２１９】また、この半導体集積化メモリを作製する
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製することができる。
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製することができる。
【０２２０】また、請求項３に記載の半導体集積化メモ
リでは、各メモリセルは、エンハンスメント型に設定さ
れた選択トランジスタと、この選択トランジスタに直列
に接続されるとともに、上記基板とゲート電極との間に
浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量
に応じて上記選択トランジスタのしきい値と実質的に同
一または高いしきい値のいずれか一方のしきい値に設定
された第１の記憶トランジスタと、この第１の記憶トラ
ンジスタに並列に接続されるとともに、上記基板とゲー
ト電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄
積される電荷量に応じて上記実質的に同一または高いし
きい値の他方のしきい値に設定された第２の記憶トラン
ジスタとを有しているので、記憶データの書き換え、ア
ドレス指定読み出しおよび内容番地付け読み出しを円滑
に行うことができ、メモリセルを通して無用な電流パス
を生じさせることが無い。 しかも、各メモリセルを高
々３個のトランジスタで構成し得るので、従来に比し
て、メモリセル当たりの占有面積を低減できる。したが
って、集積度を高めて、記憶容量を増大させることがで
きる。
リでは、各メモリセルは、エンハンスメント型に設定さ
れた選択トランジスタと、この選択トランジスタに直列
に接続されるとともに、上記基板とゲート電極との間に
浮遊ゲートを有し、この浮遊ゲートに蓄積される電荷量
に応じて上記選択トランジスタのしきい値と実質的に同
一または高いしきい値のいずれか一方のしきい値に設定
された第１の記憶トランジスタと、この第１の記憶トラ
ンジスタに並列に接続されるとともに、上記基板とゲー
ト電極との間に浮遊ゲートを有し、この浮遊ゲートに蓄
積される電荷量に応じて上記実質的に同一または高いし
きい値の他方のしきい値に設定された第２の記憶トラン
ジスタとを有しているので、記憶データの書き換え、ア
ドレス指定読み出しおよび内容番地付け読み出しを円滑
に行うことができ、メモリセルを通して無用な電流パス
を生じさせることが無い。 しかも、各メモリセルを高
々３個のトランジスタで構成し得るので、従来に比し
て、メモリセル当たりの占有面積を低減できる。したが
って、集積度を高めて、記憶容量を増大させることがで
きる。
【０２２１】また、この半導体集積化メモリを作製する
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製することができる。
場合、一般的なＥＥＰＲＯＭを作製する場合に比して、
メモリセルを構成するために特別に工程を追加する必要
はない。したがって、この半導体集積化メモリは低コス
トで作製することができる。
【図１】 本発明の第１実施例のＣＡＭの要部を示す図
である。
である。
【図２】 本発明の第２実施例のＣＡＭの要部を示す図
である。
である。
【図３】 本発明の第３実施例のＣＡＭの要部を示す図
である。
である。
【図４】 一般的な完全並列ＣＡＭの全体構成を示すブ
ロック図である
ロック図である
【図５】 従来のＳＲＡＭベースＣＡＭのＣＡＭアレイ
を示す図である。
を示す図である。
【図６】 上記ＳＲＡＭベースＣＡＭのＣＡＭセルの構
成を示す図である。
成を示す図である。
【図７】 上記ＳＲＡＭベースＣＡＭのＣＡＭアレイに
対する入出力回路の構成を示す図である。
対する入出力回路の構成を示す図である。
【図８】 従来のＰＬＡベースＣＡＭのＣＡＭアレイを
示す図である。
示す図である。
【図９】 上記ＰＬＡベースＣＡＭのＣＡＭセルの構成
を示す図である。
を示す図である。
【図１０】 上記ＰＬＡベースＣＡＭの不具合を説明す
る図である。
る図である。
【図１１】 従来のＥＥＰＲＯＭベースＣＡＭを示す図
である。
である。
１００，１００′，１００″ ＣＡＭセル １１１，１１１′，１１１″ 第１の記憶トランジスタ １１２，１１２′，１１２″ 選択トランジスタ １１３，１１３′，１１３″ 第２の記憶トランジスタ １２１ 第１のデータ線 １２２ 第２のデータ線 １３０ ワード線 １３１ マッチ線
Claims (3)
- 【請求項１】 半導体基板上に行列状に複数配されたメ
モリセルを備え、 上記各メモリセルは、エンハンスメント型に設定された
選択トランジスタと、エンハンスメント型またはデプレ
ッション型のうちいずれか一方の型に設定された第１の
記憶トランジスタと、エンハンスメント型またはデプレ
ッション型のうち他方の型に設定された第２の記憶トラ
ンジスタとを有し、かつ上記３つのトランジスタは直列
に接続されており、 行方向に並ぶ各メモリセル毎に上記選択トランジスタの
ゲート電極に接続された行方向に延びるワード線と、 列方向に並ぶ各メモリセル毎に上記３つのトランジスタ
の組の一端にそれぞれ接続された列方向に延びるビット
線と、 行方向に並ぶ各メモリセル毎に上記３つのトランジスタ
の組の他端にそれぞれ接続された行方向に延びるマッチ
線と、 列方向に並ぶ各メモリセルの上記第１の記憶トランジス
タのゲート電極にそれぞれ接続された列方向に延びる第
１のデータ線と、 列方向に並ぶ各メモリセルの上記第２の記憶トランジス
タのゲート電極にそれぞれ接続された列方向に延びる第
２のデータ線とを備えたことを特徴とする半導体集積化
メモリ。 - 【請求項２】 請求項１に記載の半導体集積化メモリに
おいて、 上記第１の記憶トランジスタおよび第２の記憶トランジ
スタは、上記基板とゲート電極との間に浮遊ゲートを有
し、この浮遊ゲートに蓄積される電荷量に応じてエンハ
ンスメント型またはデプレッション型に設定されるよう
になっていることを特徴とする半導体集積化メモリ。 - 【請求項３】 半導体基板上に行列状に複数配されたメ
モリセルを備え、 上記各メモリセルは、エンハンスメント型に設定された
選択トランジスタと、この選択トランジスタに直列に接
続されるとともに、上記基板とゲート電極との間に浮遊
ゲートを有し、この浮遊ゲートに蓄積される電荷量に応
じて上記選択トランジスタのしきい値と実質的に同一ま
たは高いしきい値のいずれか一方のしきい値に設定され
た第１の記憶トランジスタと、この第１の記憶トランジ
スタに並列に接続されるとともに、上記基板とゲート電
極との間に浮遊ゲートを有し、この浮遊ゲートに蓄積さ
れる電荷量に応じて上記実質的に同一または高いしきい
値の他方のしきい値に設定された第２の記憶トランジス
タとを有し、 行方向に並ぶ各メモリセル毎に上記選択トランジスタの
ゲート電極に接続された行方向に延びるワード線と、 列方向に並ぶ各メモリセル毎に上記３つのトランジスタ
の組の一端にそれぞれ接続された列方向に延びるビット
線と、 行方向に並ぶ各メモリセル毎に上記３つのトランジスタ
の組の他端にそれぞれ接続された行方向に延びるマッチ
線と、 列方向に並ぶ各メモリセルの上記第１の記憶トランジス
タのゲート電極にそれぞれ接続された列方向に延びる第
１のデータ線と、 列方向に並ぶ各メモリセルの上記第２の記憶トランジス
タのゲート電極にそれぞれ接続された列方向に延びる第
２のデータ線とを備えたことを特徴とする半導体集積化
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07092094A JP3585256B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07092094A JP3585256B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体集積化メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07282589A true JPH07282589A (ja) | 1995-10-27 |
| JP3585256B2 JP3585256B2 (ja) | 2004-11-04 |
Family
ID=13445431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07092094A Expired - Fee Related JP3585256B2 (ja) | 1994-04-08 | 1994-04-08 | 半導体集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585256B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
-
1994
- 1994-04-08 JP JP07092094A patent/JP3585256B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174330A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 連想メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3585256B2 (ja) | 2004-11-04 |
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|---|---|---|---|
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