JPS629594A - 連想メモリセル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体連想メモリ装置における連想メモリセ
ル回路に関するものである。

（従来の技術） 半導体連想メモリ装置は、検索データを入力してこれと
記憶データの内容が一致する記憶セル群（該当するワー
ド）を探し出し、このワードに属する記憶データを読出
すもので、このような一致検索機能のほかに、アドレス
指定によってデータの書込みおよび読出しを行う通常の
メモリ機能も合せ持っている。

従来、このような分野の技術としては、アイ・ニスΦニ
ス・シ・シ８５　　ダイジェスト　オフ　テクニカル　
ペーパーズ（ＩＳＳＣＣ８５ＤＩＧＥＳＴ　０ＦＴＥＣ
ＨＮＩＣＡＬ　ＰＡＰＥＲＳ）、１１１　（１９８５−
２−１３）１９８５アイ・イー・イー・イー国際半導体
回路協議会（１９８５ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ　５ｏｌｉｄ−８ｔａｔｅ　ＣｉｒｃｕｔｇＣｏ
ｎｆｅｒｅｎｃｅ）、（米国）、ｒ　８ｋｂ連想メモリ
（Ａｎ　８ｋｂ　Ｃｏｎｔｅｎｔ−Ａｄｄｒｅｓｓａｂ
ｌｅ　ａｎｄ　ＲｅｅｎｔｒａｎｔＭｅｍｏｒｙ）　Ｊ
　Ｐ、４２．４３に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は半導体連想メモリ装置における従来のメモリセ
ル回路の一構成例を示す回路図である。

第２図において、ｌはワード線（アドレス線）、２．３
は第１と第２のビット線（データ出力線）、および４は
センス線であり、これらの線１〜４には、情報を記憶す
るスタティックメモリセル１０と、一致検索機能を持つ
比較論理回路２０とが接続されている。これらのスタテ
ィックメモリセル１０及び比較論理回路２０は、多数個
マトリクス状に配列されて半導体連想メモリ装置本体を
構成する。

スタティックメモリセル１０は、６個のＭＯＳ　トラン
ジスタ１１，１２，１３，１４，１５．１８からなり、
　ＭＯＳ　トランジスタ１３．１５で第１のインバータ
を、　ＭＯＳ　トランジスタ１４．１８で第２のインバ
ータをそれぞれ構成し、さらにこれら第１と第２のイン
バータで、データを保持するラッチ回路を構成している
。なお、図中、Ｐｌは第′１のインバータの出力点、Ｐ
２は第２のインバータの出力点を示している。

また、比較論理回路２０は、４個のＮＯＳ　トランジス
タ２１，２２．２３．２４からなる排他的否定論理和回
路（エクスクル−シブノア、以下Ｅ−ＮＯＲという）で
構成される。

次に動作について説明する。

書込みモードの動作は、ワード線１を“Ｈ”レベルにチ
ャージ（充電）し、ビット線２，３にコンブリメント（
相補的）な“Ｈ″、“Ｌ”レベルの信号を入れる。する
と、ビット線２．３のデータが出力点ＰＬ、Ｐ２　＜書
込まれる。

読出しモードの動作は、ワード線１を“Ｈ”レベルにチ
ャージして出力点ＰＬ、Ｐ２のデータをビット線２，３
から取出して読出しを行なう。

連想モードの動作は、まず、センス線４を“ＨＩｔレベ
ルにプリチャージ（予備充電）する。

このとき、ビット線２．３及びワード線１はｈａ　Ｌ　
１１レベルにディスチャージ（放電）されている。次に
、ビット線２，３に“Ｈ”、°Ｌ”レベルのコンブリメ
ントな信号を入れ、ワード線１を“Ｌ　１１レベルのま
まにしておく、すると、ビット線２．３に与えられた信
号と、メモリセル１０に書込まれているデータ（出力点
Ｐ、１．Ｐ２のデータ）とが、比較論理回路２０で比較
される０両者が一致した場合は、　ＭＯＳ　トランジス
タ２１〜２４がオフ状態となってセンス線４がそのまま
の状態、つまり“Ｈ”レベルのままである。両者が一致
しなかった場合は、　ＭＯＳ　トランジスタ２１〜２４
がオン状態となり、センス線４がディスチャージされて
“°Ｌ″レベルとなる。このようにしてメモリセル１０
に保持しているデータと、比較しようとするデータとが
、一致しているかどうかを判別できる。

（発明が解決しようとする問題点） しかしながら、上記構成の回路では、　ＭＯＳトランジ
スタ１１〜１４．２１〜２４の数（１０個）が多いため
、メモリセル回路を集積する場合にセル面稙が大きくな
るという問題点があった。さらに、センス線４に蓄えら
れた電荷をディスチャージするＭＯＳトランジスタ２１
．２３および２２　、２４は、センス線４に２個直列に
接続されているため、ＭＯＳ　トランジスタ２１．２３
および２２　、２４のオン時の抵抗が大きく、それによ
ってディスチャージ時間が長くなり、動作速度が遅くな
るという問題点があった。

本発明は、前記従来技術が持っていた問題点として、素
子数が多いという点と、動作速度が遅いという点につい
て解決した連想メモリセル回路を提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、ワード線およ
び第１．第２のビット線と第１．第２のビット線の情報
（データ）をそれぞれ保持する第１、第２のインバータ
を有するメモリセルと、第１、第２のビット線に与えら
れたデータと第１゜第２のインバータの出力をそれぞれ
比較する比較論理回路とを備えた連想メモリセル回路に
おいて、比較論理回路を、第１．第２および第３のＭＯ
Ｓ　トランジスタを用いたＥ−ＮＯＲで構成したもので
ある。ここで、第１．第２および第３のＭＯＳ　トラン
ジスタは、それぞれ第１および第２の電極とその電極間
を制御する制御電極とを有し、第１のＭＯＳ　トランジ
スタはその第１の電極を第２のビット線に、その制御電
極を第１のインバータの出力側にそれぞれ接続し、第２
のＭＯＳ　トランジスタはその第１の電極を第１のビッ
ト線に、その第２の電極を第１のｋｏｓ　トランジスタ
の第２の電極に、その制御電極を第２のインバータの出
力側にそれぞれ接続し、第３のＭＯＳトランジスタはそ
の第１の電極を基準電位に、その第２の電極をセンス線
に、その制御電極を第１と第２のＭＯＳ　トランジスタ
の第２の、電極にそれぞれ接続したものである。

（作　−用） 本発明によれｌｋ、以上のように連想メモリセル回路を
構成したので、第１．第２のＭＯＳトランジスタは、第
１．第２のビット線に与えられるデータと第１．第２の
インバータの出力とを比較し、その比較結果に応じて第
３のＭＯＳトランジスタの導通状態を制御するように働
く。また、第３のＭＯＳトランジスタは、センス線に対
する電荷の充、放電を行なうように働く、この第１．第
２および第３のＭＯＳ　トランジスタによる信号処理に
よって、メモリセルの保持データと比較しようとするデ
ータとの一致の有無の判別が行えるのである。したがっ
て、素子数の低減と、第３のＭＯＳ　トランジスタのみ
によるオン抵抗の低減が計れ、前記問題点を除去できる
のである。

（実施例） 第１図は本発明の実施例を示す連想メモリセル回路の回
路図である。

第１図において、３１はワード線、３２．３３は第１と
第２のビット線、および３４はセンス線であり、これら
の線３１〜３４には、６トランジスタ型のＣＭＯＳスタ
チックメモリセル４０と、３トランジスタからなるＥ−
ＮＯＲで構成された比較論理回路５０とが接続されてい
る。これらのスタチックメモリセル４０及び比較論理回
路５０は、センス線３４に多数個アレイ状に接続される
と共に、ビット線３２．３３には読出し用のセンスアン
プ等が接続されて半導体連想メモリ装置が構成される。

スタチックメモリセル４０は、Ｎ型ＭＯ９トランジスタ
４１，４２，４５，４１３及びＰ型ＭＯＳ　トランジス
タ４３．４４で構成され、これらの各ＭＯ８トランジス
タは第１の電極であるソースと、第２の電極であるドレ
インと、第１と第２の電極間の導通状態を制御するため
の制御電極であるゲートとを具えている。

ワード線３１及びビット線３２　、３３に接続されたＭ
ＯＳトランジスタ４１．４２の一方のＭＯＳトランジス
タ４１は、そのソースが出力点Ｑ１に、そのドレインが
第１のビット線３２に、そのゲートがワード線３１にそ
れぞれ接続されている。他方のＭＯＳ　トランジスタ４
２は、そのソースが出力点Ｑ２に、そのドレインが第２
のビット線３３に、そのゲートがワード線３１にそれぞ
れ接続されている。

ＭＯＳ　トランジスタ４１．４２に接続されたＭＯＳ　
トランジスタ４３〜４８のうち、　ＭＯＳトランジスタ
４３は、そのソースが電源ＶＤＤに、そのドレインが出
力点Ｑ１に、そのゲートがＭＯＳトランジスタ４５のゲ
ートに、それぞれ接続されている。また、ＭＯＳトラン
ジスタ４５は、そのソースが接地されると共にそのドレ
インが出力点Ｑに接続され、ＭＯＳ　トランジスタ４３
と共に０ＭＯ８等の第１のインバータを構成する。

ＭＯＳトランジスタ４４は、そのソースが電源ＶＤＤに
、そのドレインが出力点Ｑ２に、そのゲートがＭＯＳ　
トランジスタ４Ｂのゲートに、それぞれ接続されている
。出力点Ｑ２はＭＯＳ　トランジスタ４５のゲートに接
続されている。また、ＭＯＳ　トランジスタ４８は、そ
のソースが接地されると共に、そのドレインが出力点Ｑ
２に、そのゲートが出力点Ｑ１にそれぞれ接続されてい
る。　　ＭＯＳトランジスタ４８はＭＯＳ　トランジス
タ４４と共にＣＭＯＳ等の第２のイ゛ンバータを構成す
る。さらに、前記第１と第２のインバータでラッチ回路
を構成している。

比較論理回路５０は、Ｎ型の第１．第２．第３のＭＯＳ
　トランジスタ５１．５２．５３で構成される。第１の
ＭＯＳ　トランジスタ５１は、そのソースが第２のビッ
ト線３３に、そのドレインが第２のＭＯＳトランジスタ
５２のドレイン及び第３のＭＯＳトランジスタ５３のゲ
ートに、そのゲートが前記出力点Ｑ１に、それぞれ接続
されている。第２のＭＯＳ　トランジスタ５２は、その
ソースが第１のビット線３２に、そのゲートが前記出力
点Ｑ２に、それぞれ接続されている。また、第３のＭＯ
Ｓ　トランジスタ５３は、そのソースに基準電位、例え
ば接地電位が与えられると共に、そのドレインがセンス
線３４に接続されている。

次に動作について説明する。

（１）書込みモード まず、初期状態にセットするためにワード線３１を“Ｌ
”、レベルにし、ビット線３２．３３を“Ｈ”レベ彫に
プリチャージする。この際、センスｉ３４は“Ｌ”レベ
ルにディスチャージしておく。次に、ワード線３１を“
Ｈ”レベルにチャージし、ビット線３２．３３に書込み
用のコンブリメントな“Ｈ”、“Ｌ″レベルデータを入
力する。すると、　ＭＯＳ　トランジスタ４１．４２は
オンし、ビット線３２．３３のデータが出力点Ｑｌ、Ｑ
２にラッチされる。

その後、ワード線３１を“Ｌ”レベルにすると、ＭＯＳ
　トランジスタ４１．４２がオフし、書込まれたデータ
が出力点Ｑｌ、Ｑ２に保持される。

（２）読出しモード ワード線３１を“Ｌ”レベルにし、ビット線３２．３３
を“Ｈ”レベルにプリチャージする。この際、センス線
３４は“Ｌ”レベルにディスチャージしておく０次に、
ワード線３１を“Ｈ”レベルにチャージすると、ＭＯＳ
トランジスタ４１．４２がオンし、メモリセル４０にラ
ッチされていたデータが、ビット線３２．３３にコンブ
リメントな信号になって生じる。この信号を該ビット線
３２．３３に接続されるセンスアンプによって増幅し、
読出す、その後、初期状態にセットするために、ワード
線３１を“Ｌ”レベルにする。

（３）連想操作モード 連想操作モードは、次の真理値表に従って実行される。

真理値表 まず、ワード線３１及びビット線３２．３３を“Ｌ”レ
ベルにディスチャージし、ざらにＭＯＳ　トランジスタ
５３の状態が不確定のためにセンス３４を“Ｈ”レベル
にチャージしておく。この時、　ＭＯＳ　トランジスタ
５１，５２のいずれか一方はオンしているので、ＭＯＳ
トランジスタ５３のゲート電位が“Ｌ″レベルなって該
ＭＯ３トランジスタ５３がオフしている。

次に、メモリセル４０にラッチされているデータと比較
するデータを、コンブリメントな電圧レベルでビット線
３２．３３に印加する。

第１のインバータの出力点Ｑｌが“Ｈ”レベル、第２の
インバータの出力点Ｑ２がＬ”レベルとなっている場合
、　ＮＯＳ　トランジスタ５１はオンし、ＭＯＳ　トラ
ンジスタ５２はオフする。このとき、ビット線３２に“
Ｈ”レベルのデータが、ビット線３３に“Ｌ”レベルの
データがそれぞれ印加されると、ＭＯＳ　トランジスタ
５１はオンしているので、　ＭＯＳ　トランジスタ５３
のゲート電位が“Ｌ”レベルとなってオフする。そのた
め、センス線３４に蓄えられて　・いる電荷はディスチ
ャージされず、“Ｈ”レベルを保持する。

次に、ビット線３２に“Ｌ”レベルのデータが、ビット
線３３に“Ｈ”レベルのデータがそれぞれ印加された場
合、ＭＯＳトランジスタ５１がオンしていルノテ、　Ｍ
ＯＳ　トランジスタ５３のゲート電位は１１　ＨＩｔレ
ベルとなる。これによってＭＯＳ　トランジスタ５３は
オンし、センス線３４の蓄積電荷がディスチャージされ
て該センス線３４が“Ｌ″レベルなる。

同様に、出力点Ｑ１が“°Ｌ”レベル、出力点Ｑ２が“
Ｈ”レベルの場合、ビット線３２に“Ｈ”レベルのデー
タが、ビット線３３に“Ｌ”レベルのデータがそれぞれ
印加されると、　ＭＯＳ　トランジスタ５３がオンして
センス線３４が“Ｌ”レベルとなる。また、ビット線３
２に“Ｌ”レベルのデータが、ビット線３３に“Ｈ”レ
ベルのデータがそれぞれ印加されると、　ＭＯＪ　トラ
ンジスタ５３はオフし、センス線３４が“Ｈ″レベル保
持する。

このように、出力点Ｑ１とビット線２の電位、出力点Ｑ
２とビット線３３の電位がそれぞれ一致したときは、　
ＭＯＳトランジスタ５３がオフし、反対に両者が不一致
のと・きは、　ＭＯＳ　トランジスタ５３がオンする。

メモリセル４０及び比較論理回路５０が多数個、センス
線３４にアレイ状に配列されている場合、同一のセンス
線３４に接続されるＭＯＳトランジスタ５３がすべてオ
フのときはセンス線３４が“Ｈｎレベルとなり１．その
うち少なくとも一つのＭＯＳトランジスタ５３がオンし
たときはセンス線３４が“Ｌ”しベルとなる。このよう
にして連想メモリに保持しているデータと、比較しよう
とするデータとの一致の有無が判別される。

而して、本実施例によれば、９個のＭＯＳトランジスタ
４１〜４１３．５１〜５３を用いて読み書き可能な連想
メモリセル回路を構成したので、次のような利点がある
。

（ｉ）従来の回路に比べてＭＯＳ　トランジスタが１個
少なくなるため、メモリセルの搭載面積を約１割程度縮
小でき、これによってより高密度に集積できる。

（ｉｉ）センス線３４の蓄積電荷をディスチャージする
ＭＯＳトランジスタを、従来の２偏重列から１個にした
ので、ＭＯＳ　トランジスタ５３のオン時の抵抗を従来
の約半分にでき、これによってより高速な動作が可能と
なる。

なお、上記実施例において、Ｎ型ＭＯＳトランジスタ５
３をＰ型のＭＯＳ　トランジスタとし、そのソースを電
源ＶＤＤに接続しても、上記実施例とほぼ同様の利点が
得られる。同様に、メモリセル４０及び比較論理回路５
０を構成する各ＭＯＳ　トランジスタのＰ型、Ｎ型を種
々変形することにより、上記実施例とほぼ同様の作用、
効果を奏させることもでき墨。

（発明の効果） 以上詳細に説明したように１本発明によれば、比較論理
回路を３個のＭＯＳ　トランジスタからなるＥ−ＮＯＲ
で構成したので、素子数減少による高密度の集積化と、
動作速度の高速化という効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す連想メモリセル回路の回
路図、第２図は従来の連想メモリセル回路の回路図であ
る。 ３１・・・・・・ワード線、３２・・・・・・第１のビ
ット線、３２・・・・・・第２のビット線、３４・・・
・・・センス線、４０・・・・・・メモリセル、４１〜
４６・・・・・・ＭＯＳトランジスタ、５０・・・・・
・比較論理回路、５１〜５３・・・・・・ＭＯＳ　トラ
ンジスタ。

Claims (1)

1. 【特許請求の範囲】 　ワード線と第１および第２のビット線とに接続され、
   該第１と第２のビット線の情報をそれぞれ保持する第１
   と第２のインバータと、センス線に接続され、前記第１
   のビット線の情報と前記第１のインバータの出力、およ
   び前記第２のビット線の情報と前記第２のインバータの
   出力をそれぞれ比較する比較論理回路とを備えた連想メ
   モリセル回路において、 前記比較論理回路を、 第１と第２の電極およびその両電極間の導通状態を制御
   する制御電極を有し、該第１の電極が前記第２のビット
   線に、該制御電極が前記第１のインバータの出力側にそ
   れぞれ接続された第１のＭＯＳトランジスタと、 第１と第２の電極およびその両電極間の導通状態を制御
   する制御電極を有し、該第１の電極が前記第１のビット
   線に、該第２の電極が前記第１のＭＯＳトランジスタの
   第２の電極に、該制御電極が前記第２のインバータの出
   力側にそれぞれ接続された第２のＭＯＳトランジスタと
   、 第１と第２の電極およびその両電極間の導通状態を制御
   する制御電極を有し、該第１の電極に基準電位が与えら
   れ、該第２の電極が前記センス線に、該制御電極が前記
   第１および第２のＭＯＳトランジスタの第２の電極にそ
   れぞれ接続された第３のＭＯＳトランジスタとで、 構成したことを特徴とする連想メモリセル回路。