JP3190868B2 - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- G11C—STATIC STORES
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- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一致検出信号を備
えた連想メモリセルによって構成された連想記憶メモリ
装置に関し、特に、照合回数低減の連想記憶装置に関す
る。
えた連想メモリセルによって構成された連想記憶メモリ
装置に関し、特に、照合回数低減の連想記憶装置に関す
る。
【０００２】
【従来の技術】連想メモリ装置（以下「ＣＡＭ」とい
う）は、あらかじめメモリに記憶したデータと外部から
入力した検索データを比較照合し、一致するメモリの記
憶データの有無、一致時のメモリアドレスを抽出する。
う）は、あらかじめメモリに記憶したデータと外部から
入力した検索データを比較照合し、一致するメモリの記
憶データの有無、一致時のメモリアドレスを抽出する。
【０００３】図６は、従来のＣＡＭの構成の一例を示す
図である。ここでは、１ビットは１ワードでカラムのな
い構成で示す。
図である。ここでは、１ビットは１ワードでカラムのな
い構成で示す。
【０００４】図６を参照すると、ＣＡＭセルアレイＡ１
１〜Ａｎｍは、マトリックス状に並ぶ。ＣＡＭセル行方
向の選択制御線（以下、「ワード線」という）ＷＬ１と
ＣＡＭセル行方向の照合結果伝達用の一致検出信号線
（以下、「マッチ線」という）ＭＬ１は、行方向のＣＡ
ＭセルアレイＡ１１〜Ａ１ｍを共通接続している。ワー
ド線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜ＭＬｎも同様に
行方向のＣＡＭセルを共通接続している。ワード線ＷＬ
１〜ＷＬｎは、アドレスデコーダ１００に接続されてい
る。マッチ線ＭＬ１は、マッチ線プリチャージ回路１１
１とマッチ線結果検出回路１０３に接続されている。他
のマッチ線ＭＬ２〜ＭＬｎも同様に各々マッチ線プリチ
ャージ回路１１２〜１１ｎとマッチ線結果検出回路１０
３に接続されている。
１〜Ａｎｍは、マトリックス状に並ぶ。ＣＡＭセル行方
向の選択制御線（以下、「ワード線」という）ＷＬ１と
ＣＡＭセル行方向の照合結果伝達用の一致検出信号線
（以下、「マッチ線」という）ＭＬ１は、行方向のＣＡ
ＭセルアレイＡ１１〜Ａ１ｍを共通接続している。ワー
ド線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜ＭＬｎも同様に
行方向のＣＡＭセルを共通接続している。ワード線ＷＬ
１〜ＷＬｎは、アドレスデコーダ１００に接続されてい
る。マッチ線ＭＬ１は、マッチ線プリチャージ回路１１
１とマッチ線結果検出回路１０３に接続されている。他
のマッチ線ＭＬ２〜ＭＬｎも同様に各々マッチ線プリチ
ャージ回路１１２〜１１ｎとマッチ線結果検出回路１０
３に接続されている。
【０００５】マッチ線結果検出回路１０３は、データ検
索が一致したところのＣＡＭセルのアドレスを出力す
る。制御回路１０１からのプリチャージ信号ＰＣによっ
て、マッチ線プリチャージ回路１１１〜１１ｎは接続す
るマッチ線ＭＬ１〜ＭＬｎをワード線単位に所定の電位
にプリチャージする。
索が一致したところのＣＡＭセルのアドレスを出力す
る。制御回路１０１からのプリチャージ信号ＰＣによっ
て、マッチ線プリチャージ回路１１１〜１１ｎは接続す
るマッチ線ＭＬ１〜ＭＬｎをワード線単位に所定の電位
にプリチャージする。
【０００６】データ検索入力回路１２０は、データ入力
線Ｄ１を入力とし、制御回路１０１からのプリチャージ
信号ＰＣの状態により制御され、データ検索線対ＣＤ
１，ＣＤ１Ｂに検索データを伝達する。その他のデータ
検索入力回路１２１〜１２ｍも同様である。
線Ｄ１を入力とし、制御回路１０１からのプリチャージ
信号ＰＣの状態により制御され、データ検索線対ＣＤ
１，ＣＤ１Ｂに検索データを伝達する。その他のデータ
検索入力回路１２１〜１２ｍも同様である。
【０００７】データ検索線対ＣＤ１，ＣＤ１Ｂは、列方
向のＣＡＭセルアレイＡ１１〜Ａｎ１を共通接続してい
る。その他のデータ検索線対ＣＤ２〜ＣＤｍ、ＣＤ２Ｂ
〜ＣＤｍＢも同様である。
向のＣＡＭセルアレイＡ１１〜Ａｎ１を共通接続してい
る。その他のデータ検索線対ＣＤ２〜ＣＤｍ、ＣＤ２Ｂ
〜ＣＤｍＢも同様である。
【０００８】アドレスＡ１〜Ａｎを入力とするアドレス
デコーダ１００は、クロックＣＬＫが入力される制御回
路１０１からの信号により制御されワード線ＷＬ１〜Ｗ
Ｌｎの選択制御を行う。
デコーダ１００は、クロックＣＬＫが入力される制御回
路１０１からの信号により制御されワード線ＷＬ１〜Ｗ
Ｌｎの選択制御を行う。
【０００９】ここで、ＣＡＭセルのメモリ部に、あらか
じめデータを記憶しておく。一例として、 WL1列方向：A11，A12，A13，A1m−０，０，０，０、 WL2列方向：A21，A22，A23，A2m−０，１，０，１、 WLn列方向：An1，An2，An3，Anm−１，１，１，１、 を記憶しておく。
じめデータを記憶しておく。一例として、 WL1列方向：A11，A12，A13，A1m−０，０，０，０、 WL2列方向：A21，A22，A23，A2m−０，１，０，１、 WLn列方向：An1，An2，An3，Anm−１，１，１，１、 を記憶しておく。
【００１０】検索するデータを１，１，１，１とする
時、データ入力Ｄ１〜Ｄｍに全部１を入力すると、全て
のデータ検索線対ＣＤ１〜ＣＤｎ、ＣＤ１Ｂ〜ＣＤｎＢ
に検索データが伝達される。
時、データ入力Ｄ１〜Ｄｍに全部１を入力すると、全て
のデータ検索線対ＣＤ１〜ＣＤｎ、ＣＤ１Ｂ〜ＣＤｎＢ
に検索データが伝達される。
【００１１】この時、ワード線ＷＬｎ行方向のＣＡＭセ
ルＡｎ１〜Ａｎｍの記憶データと全て一致し、マッチ線
ＭＬｎに一致信号が出力される。マッチ線検出結果回路
１０３でワード線ＷＬｎ行方向のＣＡＭセルのアドレス
が検出される。検出したアドレスで、他の記憶装置のデ
ータを読み出すと、ＣＡＭのワード線ＷＬｎ行方向ＣＡ
Ｍデータに対応する情報が得られる。
ルＡｎ１〜Ａｎｍの記憶データと全て一致し、マッチ線
ＭＬｎに一致信号が出力される。マッチ線検出結果回路
１０３でワード線ＷＬｎ行方向のＣＡＭセルのアドレス
が検出される。検出したアドレスで、他の記憶装置のデ
ータを読み出すと、ＣＡＭのワード線ＷＬｎ行方向ＣＡ
Ｍデータに対応する情報が得られる。
【００１２】ＣＡＭセルのメモリ部に記憶したデータが
複数同一である場合、例として、 WL1列方向：A11，A12，A13，A1m−０，０，０，０、 WL2列方向：A21，A22，A23，A2m−０，１，０，１、 WLn列方向：An1，An2，An3，Anm−１，１，１，１、 検索するデータを１，１，１，１とする時、ワード線Ｗ
Ｌｎ行方向とＷＬ２行方向のＣＡＭセルが一致する。
複数同一である場合、例として、 WL1列方向：A11，A12，A13，A1m−０，０，０，０、 WL2列方向：A21，A22，A23，A2m−０，１，０，１、 WLn列方向：An1，An2，An3，Anm−１，１，１，１、 検索するデータを１，１，１，１とする時、ワード線Ｗ
Ｌｎ行方向とＷＬ２行方向のＣＡＭセルが一致する。
【００１３】ＣＡＭのワード線ＷＬ２行方向のＣＡＭデ
ータに対応する情報が欲しい時、まず、ワード線ＷＬｎ
行方向のＣＡＭセルのアドレスを検出し、そのアドレス
で他の記憶装置のデータを読み出して情報を得る。
ータに対応する情報が欲しい時、まず、ワード線ＷＬｎ
行方向のＣＡＭセルのアドレスを検出し、そのアドレス
で他の記憶装置のデータを読み出して情報を得る。
【００１４】次に、ワード線ＷＬ２行方向のＣＡＭセル
のアドレスを検出し、そのアドレスで他の記憶装置のデ
ータを読み出すことで、ＣＡＭのワード線ＷＬ２行方向
のＣＡＭデータに対応する情報が得られる。ＣＡＭセル
のメモリ部に記憶したデータがワード線単位で複数一致
すると、検索回数がワード線数分の回数となる場合もあ
り、このように検索するデータの内容により検索回数が
冗長となる。
のアドレスを検出し、そのアドレスで他の記憶装置のデ
ータを読み出すことで、ＣＡＭのワード線ＷＬ２行方向
のＣＡＭデータに対応する情報が得られる。ＣＡＭセル
のメモリ部に記憶したデータがワード線単位で複数一致
すると、検索回数がワード線数分の回数となる場合もあ
り、このように検索するデータの内容により検索回数が
冗長となる。
【００１５】図７に、従来のＣＡＭセル回路の構成を示
す。
す。
【００１６】図７を参照すると、ＣＡＭセル回路は、メ
モリ部（スタティックＲＡＭ）２１２と、記憶データと
検索データとの比較を行なう比較回路部２１３と、を備
えて構成される。
モリ部（スタティックＲＡＭ）２１２と、記憶データと
検索データとの比較を行なう比較回路部２１３と、を備
えて構成される。
【００１７】メモリ部２１２及び比較回路部２１３は、
フリップフロップを構成するインバータ２０１，２０
２、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳト
ランジスタ」という）２０３，２０４，２０５，２０
６，２０７と、データ検索線対ＣＤ２０８，ＣＤＢ２０
９と、メモリ部へのデータ書き込み制御をするワード線
ＷＬ２１０と、記憶データと検索データとのワード線単
位のデータ検索結果の一致、不一致を出力するマッチ線
ＭＬ２１１と、を備えて構成される。
フリップフロップを構成するインバータ２０１，２０
２、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳト
ランジスタ」という）２０３，２０４，２０５，２０
６，２０７と、データ検索線対ＣＤ２０８，ＣＤＢ２０
９と、メモリ部へのデータ書き込み制御をするワード線
ＷＬ２１０と、記憶データと検索データとのワード線単
位のデータ検索結果の一致、不一致を出力するマッチ線
ＭＬ２１１と、を備えて構成される。
【００１８】図８に、図７に示したＣＡＭセル回路によ
って構成される１ワード分の回路構成を示す。
って構成される１ワード分の回路構成を示す。
【００１９】図８を参照すると、ＣＡＭセル３１１〜３
１ｍは、図７に示したＣＡＭセルと同じであり、データ
検索線対ＣＤ１〜ＣＤｍ、ＣＤ１Ｂ〜ＣＤｍＢでそれぞ
れ列方向に共通接続されている。
１ｍは、図７に示したＣＡＭセルと同じであり、データ
検索線対ＣＤ１〜ＣＤｍ、ＣＤ１Ｂ〜ＣＤｍＢでそれぞ
れ列方向に共通接続されている。
【００２０】データ検索入力回路１２０〜１２ｍは、列
方向毎に１回路構成され、データ入力Ｄ１〜Ｄｍが入力
されている。
方向毎に１回路構成され、データ入力Ｄ１〜Ｄｍが入力
されている。
【００２１】また、プリチャージ信号ＰＣで制御され、
データ検索線対ＣＤ１、ＣＤ１Ｂに検索データを伝達す
る。データ検索線ＣＤ１Ｂはデータ検索線ＣＤ１の反転
データである。その他ＣＤｍ、ＣＤｍＢも同様である。
データ検索線対ＣＤ１、ＣＤ１Ｂに検索データを伝達す
る。データ検索線ＣＤ１Ｂはデータ検索線ＣＤ１の反転
データである。その他ＣＤｍ、ＣＤｍＢも同様である。
【００２２】マッチ線プリチャージ回路１１１は、Ｐチ
ャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」
という）で構成される。このＰＭＯＳトランジスタのゲ
ートにプリチャージ信号ＰＣが入力され、一方の拡散層
が（例えばソース）電源ＶＤＤに接続、他方の拡散層
（ドレイン）が行方向ＣＡＭのマッチ線ＭＬ１と接続す
る。行方向のマッチ線毎に１回路構成され、プリチャー
ジ信号ＰＣの内容でマッチ線のプリチャージが行われ
る。
ャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」
という）で構成される。このＰＭＯＳトランジスタのゲ
ートにプリチャージ信号ＰＣが入力され、一方の拡散層
が（例えばソース）電源ＶＤＤに接続、他方の拡散層
（ドレイン）が行方向ＣＡＭのマッチ線ＭＬ１と接続す
る。行方向のマッチ線毎に１回路構成され、プリチャー
ジ信号ＰＣの内容でマッチ線のプリチャージが行われ
る。
【００２３】ＣＡＭセル行方向ワード構成３２１は、行
方向にワード線ＷＬ１とマツ線ＭＬ１で共通接続されて
並ぶｍ個のＣＡＭセルからなる。他のＣＡＭセル行方向
ワード構成３２２〜３２ｍも各々ワード線ＷＬ２〜ＷＬ
ｎとマッチ線ＭＬ２〜ＭＬｎで共通接続されている。
方向にワード線ＷＬ１とマツ線ＭＬ１で共通接続されて
並ぶｍ個のＣＡＭセルからなる。他のＣＡＭセル行方向
ワード構成３２２〜３２ｍも各々ワード線ＷＬ２〜ＷＬ
ｎとマッチ線ＭＬ２〜ＭＬｎで共通接続されている。
【００２４】次に、検索照合動作について、図７を用い
て説明する。
て説明する。
【００２５】検索照合は、検索データをデータ検索線対
ＣＤ２０８、ＣＤＢ２０９（ＣＤＢはＣＤの相補信号）
に転送する前に、ワード線単位のマッチ線ＭＬをＶＤＤ
（電源電圧）レベルにプリチャージしておく。検索デー
タがデータ検索入力回路を介してデータ検索線対ＣＤ２
０８、ＣＤＢ２０９に転送され検索照合が行われる。
ＣＤ２０８、ＣＤＢ２０９（ＣＤＢはＣＤの相補信号）
に転送する前に、ワード線単位のマッチ線ＭＬをＶＤＤ
（電源電圧）レベルにプリチャージしておく。検索デー
タがデータ検索入力回路を介してデータ検索線対ＣＤ２
０８、ＣＤＢ２０９に転送され検索照合が行われる。
【００２６】検索データと記憶データと等しい場合、図
７において、データ検索線ＣＤ２０８がＶＤＤレベル
（ＣＤ２０８の反転データとなるＣＤＢ２０９はＧＮＤ
レベル）で、記憶データ２１４がＶＤＤレベル（記憶デ
ータ２１５はＧＮＤレベル）とすると、ノード２１４の
電位をゲート入力とするＮＭＯＳトランジスタ２０５が
導通（ＮＭＯＳトランジスタ２０６は非導通）し、ＮＭ
ＯＳトランジスタ２０５を介し、データ検索線ＣＤ２０
８の電位がＮＭＯＳトランジスタ２０７のゲートに伝達
する。ＮＭＯＳトランジスタ２０７のゲートがＨｉｇｈ
レベルとなり、ＮＭＯＳトランジスタ２０７は導通する
ので、プリチャージされていたマッチ線ＭＬ２１１の電
位はＮＭＯＳトランジスタ２０７を介し、ＧＮＤ電位に
ディスチャージする。
７において、データ検索線ＣＤ２０８がＶＤＤレベル
（ＣＤ２０８の反転データとなるＣＤＢ２０９はＧＮＤ
レベル）で、記憶データ２１４がＶＤＤレベル（記憶デ
ータ２１５はＧＮＤレベル）とすると、ノード２１４の
電位をゲート入力とするＮＭＯＳトランジスタ２０５が
導通（ＮＭＯＳトランジスタ２０６は非導通）し、ＮＭ
ＯＳトランジスタ２０５を介し、データ検索線ＣＤ２０
８の電位がＮＭＯＳトランジスタ２０７のゲートに伝達
する。ＮＭＯＳトランジスタ２０７のゲートがＨｉｇｈ
レベルとなり、ＮＭＯＳトランジスタ２０７は導通する
ので、プリチャージされていたマッチ線ＭＬ２１１の電
位はＮＭＯＳトランジスタ２０７を介し、ＧＮＤ電位に
ディスチャージする。
【００２７】検索データと記憶データが異なる場合、図
７において、データ検索線ＣＤ２０８がＧＮＤレベル
（ＣＤの反転データとなるＣＤＢ２０９は、ＶＤＤレベ
ル）で、記憶データ２１４がＶＤＤレベル（記憶データ
２１５はＧＮＤレベル）とすると、ＮＭＯＳトランジス
タ２０５が導通（ＮＭＯＳトランジスタ２０６は非導
通）し、ＮＭＯＳトランジスタ２０５を介し、データ検
索線ＣＤ２０８の電位がＮＭＯＳ２０７トランジスタの
ゲートに伝達する。ＮＭＯＳトランジスタ２０７のゲー
トがロウレベルとなりＮＭＯＳトランジスタ２０７は非
導通となるので、マッチ線ＭＬ２１１はプリチャージ電
位を保持する。
７において、データ検索線ＣＤ２０８がＧＮＤレベル
（ＣＤの反転データとなるＣＤＢ２０９は、ＶＤＤレベ
ル）で、記憶データ２１４がＶＤＤレベル（記憶データ
２１５はＧＮＤレベル）とすると、ＮＭＯＳトランジス
タ２０５が導通（ＮＭＯＳトランジスタ２０６は非導
通）し、ＮＭＯＳトランジスタ２０５を介し、データ検
索線ＣＤ２０８の電位がＮＭＯＳ２０７トランジスタの
ゲートに伝達する。ＮＭＯＳトランジスタ２０７のゲー
トがロウレベルとなりＮＭＯＳトランジスタ２０７は非
導通となるので、マッチ線ＭＬ２１１はプリチャージ電
位を保持する。
【００２８】ＣＡＭセルは、図６、及び図８に示すよう
に、ワード線単位で行方向にマッチ線が共通接続されて
いるので、検索結果がどれか１セルでも一致であると、
ワード線単位のマッチ線はＧＮＤレベルにディスチャー
ジされる。また検索結果が全セル不一致であると、ワー
ド線単位のマッチ線はプリチャージ電位を保持する。
に、ワード線単位で行方向にマッチ線が共通接続されて
いるので、検索結果がどれか１セルでも一致であると、
ワード線単位のマッチ線はＧＮＤレベルにディスチャー
ジされる。また検索結果が全セル不一致であると、ワー
ド線単位のマッチ線はプリチャージ電位を保持する。
【００２９】図９は、従来のＣＡＭ回路の動作のタイミ
ングチャートである。クロックＣＬＫとプリチャージ信
号ＰＣは同期し、同位相である。クロック１のハイレベ
ル時はＣＡＭデータ検索期間で、クロック２のロウレベ
ル時はマッチ線プリチャージ期間である。
ングチャートである。クロックＣＬＫとプリチャージ信
号ＰＣは同期し、同位相である。クロック１のハイレベ
ル時はＣＡＭデータ検索期間で、クロック２のロウレベ
ル時はマッチ線プリチャージ期間である。
【００３０】クロック１（ＣＡＭデータ検索期間）で
は、ＰＭＯＳトランジスタで構成されるマッチ線プリチ
ャージ回路１１１のＰＭＯＳトランジスタのゲートに、
プリチャージ信号ＰＣのＶＤＤレベルが入力されると、
ＰＭＯＳトランジスタがオフして非導通となり、プリチ
ャージが終了する。
は、ＰＭＯＳトランジスタで構成されるマッチ線プリチ
ャージ回路１１１のＰＭＯＳトランジスタのゲートに、
プリチャージ信号ＰＣのＶＤＤレベルが入力されると、
ＰＭＯＳトランジスタがオフして非導通となり、プリチ
ャージが終了する。
【００３１】ＣＡＭデータ検索の結果でプリチャージさ
れていたマッチ線電位は変動する。検索結果が一致であ
るとマッチ線はＧＮＤレベルとなり、不一致であるとマ
ッチ線はプリチャージ電位を保持する。検索データは、
クロックＣＬＫが立ち上がったと同時にデータ検索線に
伝達されるとし、１サイクル間で変化しないものとす
る。データ入力Ｄから検索データを入力すると、データ
検索入力回路から出力されて、データ検索線対ＣＤ，Ｃ
ＤＢに伝達される。
れていたマッチ線電位は変動する。検索結果が一致であ
るとマッチ線はＧＮＤレベルとなり、不一致であるとマ
ッチ線はプリチャージ電位を保持する。検索データは、
クロックＣＬＫが立ち上がったと同時にデータ検索線に
伝達されるとし、１サイクル間で変化しないものとす
る。データ入力Ｄから検索データを入力すると、データ
検索入力回路から出力されて、データ検索線対ＣＤ，Ｃ
ＤＢに伝達される。
【００３２】クロック２（マッチ線プリチャージ期間）
では、マッチ線プリチャージ回路１１１のＰＭＯＳトラ
ンジスタのゲートに、プリチャージ信号ＰＣのＧＮＤレ
ベルが入力されると、ＰＭＯＳトランジスタがＯＮし導
通するので、マッチ線にＶＤＤレベルが伝達され、各々
ワード線単位でマッチ線がＶＤＤレベルにプリチャージ
される。また、検索入力回路は、プリチャージ信号ＰＣ
のＧＮＤレベルが入力されると、検索データの内容にか
かわらず、両データ検索線対ＣＤ、ＣＤＢともにＧＮＤ
レベルが伝達されるので、ＮＭＯＳトランジスタ２０７
のゲートはＯＦＦとなるので、マッチ線のプリチャージ
に影響を与えない。
では、マッチ線プリチャージ回路１１１のＰＭＯＳトラ
ンジスタのゲートに、プリチャージ信号ＰＣのＧＮＤレ
ベルが入力されると、ＰＭＯＳトランジスタがＯＮし導
通するので、マッチ線にＶＤＤレベルが伝達され、各々
ワード線単位でマッチ線がＶＤＤレベルにプリチャージ
される。また、検索入力回路は、プリチャージ信号ＰＣ
のＧＮＤレベルが入力されると、検索データの内容にか
かわらず、両データ検索線対ＣＤ、ＣＤＢともにＧＮＤ
レベルが伝達されるので、ＮＭＯＳトランジスタ２０７
のゲートはＯＦＦとなるので、マッチ線のプリチャージ
に影響を与えない。
【００３３】サイクルＡは、検索データと記憶データが
一致の場合で、クロック１のＣＡＭデータ検索期間では
検索結果が一致であるため、マッチ線ＭＬはプリチャー
ジ電位からＧＮＤ電位にディスチャージされる。次にク
ロック２がロウレベルに変化すると、マッチ線ＭＬはプ
リチャージされる。
一致の場合で、クロック１のＣＡＭデータ検索期間では
検索結果が一致であるため、マッチ線ＭＬはプリチャー
ジ電位からＧＮＤ電位にディスチャージされる。次にク
ロック２がロウレベルに変化すると、マッチ線ＭＬはプ
リチャージされる。
【００３４】サイクルＢは、検索データと記憶データが
不一致の場合で、クロック１のＣＡＭデータ検索期間で
は検索結果が不一致であるため、マッチ線ＭＬはプリチ
ャージ電位を保持したままである。次に、クロック２が
ロウレベルに変化するとマッチ線プリチャージ期間にな
るが、マッチ線はプリチャージ電位のままである。
不一致の場合で、クロック１のＣＡＭデータ検索期間で
は検索結果が不一致であるため、マッチ線ＭＬはプリチ
ャージ電位を保持したままである。次に、クロック２が
ロウレベルに変化するとマッチ線プリチャージ期間にな
るが、マッチ線はプリチャージ電位のままである。
【００３５】クロック１のＣＡＭデータ検索期間に、図
６のマッチ線検出回路１０３でマッチ線ＭＬの電位レベ
ルを検出することで、ＣＡＭの検索の一致、不一致の判
定を行なう。
６のマッチ線検出回路１０３でマッチ線ＭＬの電位レベ
ルを検出することで、ＣＡＭの検索の一致、不一致の判
定を行なう。
【００３６】なお、従来の連想記憶装置として、特開昭
６２−２９３５９６号公報には、１ワードをｎビットで
構成する連想記憶装置において、ｎビットのデータを書
き込むためのワードの選択を行うデコーダと、１ワード
をｍビットで構成する第１の連想メモリセルアレイと、
第１の連想メモリセルアレイの比較結果を検出する第１
のセンスアンプと、前記第１のセンスアンプの出力を用
いて比較動作を行う１ワードｎ−ｍビットとする第２の
連想メモリセルアレイと、前記第２の連想メモリセルア
レイの比較結果を前記第１のセンスアンプの出力に応じ
て検出する第２のセンスアンプとを備え、比較動作時の
低消費電力化を図る連想記憶装置が提案されている。
６２−２９３５９６号公報には、１ワードをｎビットで
構成する連想記憶装置において、ｎビットのデータを書
き込むためのワードの選択を行うデコーダと、１ワード
をｍビットで構成する第１の連想メモリセルアレイと、
第１の連想メモリセルアレイの比較結果を検出する第１
のセンスアンプと、前記第１のセンスアンプの出力を用
いて比較動作を行う１ワードｎ−ｍビットとする第２の
連想メモリセルアレイと、前記第２の連想メモリセルア
レイの比較結果を前記第１のセンスアンプの出力に応じ
て検出する第２のセンスアンプとを備え、比較動作時の
低消費電力化を図る連想記憶装置が提案されている。
【００３７】
【発明が解決しようとする課題】上記した従来のＣＡＭ
は下記記載の問題点を有している。
は下記記載の問題点を有している。
【００３８】第１の問題点は、ＣＡＭセルのメモリ部に
記憶したデータがワード線単位で複数一致すると、検索
回数がワード線数分の回数となる場合もあり、このよう
に検索するデータの内容により検索回数が冗長となる場
合がある、ということである。その理由は、次の通りで
ある。
記憶したデータがワード線単位で複数一致すると、検索
回数がワード線数分の回数となる場合もあり、このよう
に検索するデータの内容により検索回数が冗長となる場
合がある、ということである。その理由は、次の通りで
ある。
【００３９】ＣＡＭセルのメモリ部に記憶したデータが
複数同一であり、検索結果が複数のアドレスで一致した
場合、複数一致したアドレスに対して特定のアドレスで
一致したかどうかの情報を得るには、ＣＡＭ動作ではな
く、１ワード毎に検索を繰り返すしかなく、検索回数が
冗長となるためである。
複数同一であり、検索結果が複数のアドレスで一致した
場合、複数一致したアドレスに対して特定のアドレスで
一致したかどうかの情報を得るには、ＣＡＭ動作ではな
く、１ワード毎に検索を繰り返すしかなく、検索回数が
冗長となるためである。
【００４０】第２の問題点は、不要な電流が流れ消費電
力が増大する、ということである。その理由は次の通り
である。
力が増大する、ということである。その理由は次の通り
である。
【００４１】従来のＣＡＭセルで構成された連想記憶装
置は、ワード線単位で、マッチ線に共通接続するＣＡＭ
セルデータ検索結果が一致である時、データ検索部のト
ランジスタが導通することによりマッチ線の充放電が行
われる為、ワード数およびビット長が大きいなど消費電
力の増大を招く。その理由は、ワード線単位の比較結果
が全部一致であると、ＣＡＭセルのデータ検索部が全て
動作し、検索動作前に充電されたマッチ線の電位は放電
し、不要な電力を発生させる。
置は、ワード線単位で、マッチ線に共通接続するＣＡＭ
セルデータ検索結果が一致である時、データ検索部のト
ランジスタが導通することによりマッチ線の充放電が行
われる為、ワード数およびビット長が大きいなど消費電
力の増大を招く。その理由は、ワード線単位の比較結果
が全部一致であると、ＣＡＭセルのデータ検索部が全て
動作し、検索動作前に充電されたマッチ線の電位は放電
し、不要な電力を発生させる。
【００４２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、データ検索回数
の削減し、ＣＡＭ動作時の低消費電力化を達成する連想
メモリ装置を提供することにある。
てなされたものであって、その目的は、データ検索回数
の削減し、ＣＡＭ動作時の低消費電力化を達成する連想
メモリ装置を提供することにある。
【００４３】
【課題を解決するための手段】前記目的を達成するた
め、アドレスデコーダと、制御回路と、保持データおよ
び検索データを内部回路に入力するためのデータ検索入
力回路と、照合結果信号線（以下「マッチ線」という）
を充電するためのマッチ線プリチャージ回路と、前記マ
ッチ線の結果を検出するためのマッチ線結果検出回路
と、を備えた連想メモリ装置において、前記アドレスデ
コーダの出力であるワード線を入力とし、前記アドレス
デコーダにより選択されたワード線より全上位または全
下位ワードを電源電位としてマッチ線抑止信号に出力す
るための照合選択制御回路と、前記マッチ線に接続さ
れ、前記照合選択制御回路からのマッチ線抑止信号と前
記制御回路からのマッチ線を充電するためのプリチャー
ジ信号とを入力とし、前記マッチ抑止信号に対応するマ
ッチ線を放電する照合選択回路と、を備える。
め、アドレスデコーダと、制御回路と、保持データおよ
び検索データを内部回路に入力するためのデータ検索入
力回路と、照合結果信号線（以下「マッチ線」という）
を充電するためのマッチ線プリチャージ回路と、前記マ
ッチ線の結果を検出するためのマッチ線結果検出回路
と、を備えた連想メモリ装置において、前記アドレスデ
コーダの出力であるワード線を入力とし、前記アドレス
デコーダにより選択されたワード線より全上位または全
下位ワードを電源電位としてマッチ線抑止信号に出力す
るための照合選択制御回路と、前記マッチ線に接続さ
れ、前記照合選択制御回路からのマッチ線抑止信号と前
記制御回路からのマッチ線を充電するためのプリチャー
ジ信号とを入力とし、前記マッチ抑止信号に対応するマ
ッチ線を放電する照合選択回路と、を備える。
【００４４】本発明は、複数のビットから成る検索デー
タを外部から入力して内部に記憶されているデータと比
較して照合する機能をもった連想メモリ装置において、
マッチ線（図１のＭＬ１〜ＭＬｎ）に接続される照合選
択回路（図１の５１１〜５１ｎ）、および照合選択回路
を制御する照合選択制御回路（図１の５００）を備え、
ワード線単位で検索範囲を指定し、検索範囲外のワード
線単位で比較検索を抑止することにより、残りのワード
線単位のみで比較検索を行うように構成したものであ
る。
タを外部から入力して内部に記憶されているデータと比
較して照合する機能をもった連想メモリ装置において、
マッチ線（図１のＭＬ１〜ＭＬｎ）に接続される照合選
択回路（図１の５１１〜５１ｎ）、および照合選択回路
を制御する照合選択制御回路（図１の５００）を備え、
ワード線単位で検索範囲を指定し、検索範囲外のワード
線単位で比較検索を抑止することにより、残りのワード
線単位のみで比較検索を行うように構成したものであ
る。
【００４５】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、検索の必要のないワード線単位行方向ＣＡＭセルを
指定し、検索に必要なワード線単位行方向ＣＡＭセルの
範囲を指定することにより検索回路を削減し、また検索
データに対し検索を行なわないワード線単位行方向ＣＡ
Ｍセルの範囲を指定する手段を備え、前記指定手段によ
り指定されたワード線単位行方向ＣＡＭセル以外に検索
動作を行なうように構成したものである。
に説明する。本発明は、その好ましい実施の形態におい
て、検索の必要のないワード線単位行方向ＣＡＭセルを
指定し、検索に必要なワード線単位行方向ＣＡＭセルの
範囲を指定することにより検索回路を削減し、また検索
データに対し検索を行なわないワード線単位行方向ＣＡ
Ｍセルの範囲を指定する手段を備え、前記指定手段によ
り指定されたワード線単位行方向ＣＡＭセル以外に検索
動作を行なうように構成したものである。
【００４６】より詳細には、本発明の連想メモリ装置
は、その好ましい実施の形態は、複数ビットから成る検
索データを外部から入力して、内部に記憶されているデ
ータと比較して照合する機能をもった連想メモリ装置に
おいて、ワード線単位で行方向ＣＡＭセルが共通接続す
るマッチ線（図１のＭＬ１〜ＭＬｎ）に対し、照合選択
回路（図１の５１１〜５１ｎ）を接続する。ワード線を
入力とする照合選択制御回路（図１の５００）は、ＣＡ
Ｍデータ検索時に検索を行なわない信号を発生し、照合
選択回路に信号を伝達する。制御回路（図１の１０１）
からのプリチャージ信号（ＰＣ）と照合選択制御回路
（図１の５００）からのマッチ線抑止信号によって、照
合選択回路は、接続するマッチ線に接続される行方向Ｃ
ＡＭデータ検索をしないようにし、ワード線単位でデー
タ検索範囲を指定する。検索範囲指定したワード線単位
のマッチ線は、検索決が一致、不一致のどちらであって
も、検索結果不一致の状態となり、データ検索をしてな
いことになり、選択されたワード線の位置でデータ検索
範囲を指定する。
は、その好ましい実施の形態は、複数ビットから成る検
索データを外部から入力して、内部に記憶されているデ
ータと比較して照合する機能をもった連想メモリ装置に
おいて、ワード線単位で行方向ＣＡＭセルが共通接続す
るマッチ線（図１のＭＬ１〜ＭＬｎ）に対し、照合選択
回路（図１の５１１〜５１ｎ）を接続する。ワード線を
入力とする照合選択制御回路（図１の５００）は、ＣＡ
Ｍデータ検索時に検索を行なわない信号を発生し、照合
選択回路に信号を伝達する。制御回路（図１の１０１）
からのプリチャージ信号（ＰＣ）と照合選択制御回路
（図１の５００）からのマッチ線抑止信号によって、照
合選択回路は、接続するマッチ線に接続される行方向Ｃ
ＡＭデータ検索をしないようにし、ワード線単位でデー
タ検索範囲を指定する。検索範囲指定したワード線単位
のマッチ線は、検索決が一致、不一致のどちらであって
も、検索結果不一致の状態となり、データ検索をしてな
いことになり、選択されたワード線の位置でデータ検索
範囲を指定する。
【００４７】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００４８】図１は、本発明の一実施例のＣＡＭの構成
を示す図である。図１を参照すると、本発明の一実施例
において、ＣＡＭセルアレイＡ１１〜Ａｍｎは、マトリ
ックス状に並ぶ。ＣＡＭセルの行方向のワード線ＷＬ１
〜ＷＬｎは、アドレスデコーダ１００に接続されてい
る。ワード線ＷＬ１とマッチ線ＭＬ１は、行方向のＣＡ
ＭセルアレイＡ１１〜Ａ１ｍを共通接続している。ワー
ド線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜ＭＬｎも同様に
行方向のＣＡＭセルを共通接続している。マッチ線ＭＬ
１〜ＭＬｎは、各々の照合選択回路５１１〜５１ｎと各
々のマッチ線プリチャージ回路１１１〜１１ｎとマッチ
線結果検出回路１０３に共通接続されている。マッチ線
結果検出回路１０３は、検索データと記憶データが一致
したＣＡＭセルのアドレスを検出する。
を示す図である。図１を参照すると、本発明の一実施例
において、ＣＡＭセルアレイＡ１１〜Ａｍｎは、マトリ
ックス状に並ぶ。ＣＡＭセルの行方向のワード線ＷＬ１
〜ＷＬｎは、アドレスデコーダ１００に接続されてい
る。ワード線ＷＬ１とマッチ線ＭＬ１は、行方向のＣＡ
ＭセルアレイＡ１１〜Ａ１ｍを共通接続している。ワー
ド線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜ＭＬｎも同様に
行方向のＣＡＭセルを共通接続している。マッチ線ＭＬ
１〜ＭＬｎは、各々の照合選択回路５１１〜５１ｎと各
々のマッチ線プリチャージ回路１１１〜１１ｎとマッチ
線結果検出回路１０３に共通接続されている。マッチ線
結果検出回路１０３は、検索データと記憶データが一致
したＣＡＭセルのアドレスを検出する。
【００４９】照合選択制御回路５００は、ワード線ＷＬ
１〜ＷＬｎを入力とし、マッチ線抑止信号ＣＵＴＭＬ１
〜ＣＵＴＭＬｎを照合選択回路５１１〜５１ｎにそれぞ
れ伝達する。クロックＣＬＫを入力とする制御回路１０
１からのプリチャージ信号ＰＣと照合選択制御回路５０
０からのマッチ線抑止信号ＣＵＴＭＬ１〜ＣＵＴＭＬｎ
によって、照合選択回路５１１〜５１ｎは、マッチ線Ｍ
Ｌ１〜ＭＬｎの状態を一致状態にさせて、マッチ線ＭＬ
１〜ＭＬｎに接続する行方向ＣＡＭデータ検索をしない
ようにする。
１〜ＷＬｎを入力とし、マッチ線抑止信号ＣＵＴＭＬ１
〜ＣＵＴＭＬｎを照合選択回路５１１〜５１ｎにそれぞ
れ伝達する。クロックＣＬＫを入力とする制御回路１０
１からのプリチャージ信号ＰＣと照合選択制御回路５０
０からのマッチ線抑止信号ＣＵＴＭＬ１〜ＣＵＴＭＬｎ
によって、照合選択回路５１１〜５１ｎは、マッチ線Ｍ
Ｌ１〜ＭＬｎの状態を一致状態にさせて、マッチ線ＭＬ
１〜ＭＬｎに接続する行方向ＣＡＭデータ検索をしない
ようにする。
【００５０】制御回路１０１からのプリチャージ信号Ｐ
Ｃにより、マッチ線プリチャージ回路１１１〜１１ｎ
は、接続するマッチ線ＭＬ１〜ＭＬｎをワード線単位に
所定の電位にプリチャージする。データ検索入力回路１
２０は、データ入力線Ｄ１を入力とし、制御回路１０１
からのプリチャージ信号ＰＣにより制御され、データ検
索線対ＣＤ１，ＣＤ１Ｂに検索データを伝達する。その
他のデータ検索入力回路１２１〜１２ｎも同様である。
Ｃにより、マッチ線プリチャージ回路１１１〜１１ｎ
は、接続するマッチ線ＭＬ１〜ＭＬｎをワード線単位に
所定の電位にプリチャージする。データ検索入力回路１
２０は、データ入力線Ｄ１を入力とし、制御回路１０１
からのプリチャージ信号ＰＣにより制御され、データ検
索線対ＣＤ１，ＣＤ１Ｂに検索データを伝達する。その
他のデータ検索入力回路１２１〜１２ｎも同様である。
【００５１】データ検索線対ＣＤ１，ＣＤ１Ｂは列方向
のＣＡＭセルアレイＡ１１〜Ａ１ｍを共通接続してい
る。その他のデータ検索線対ＣＤ２〜ＣＤｍ、ＣＤ２Ｂ
〜ＣＤｍＢも同様である。
のＣＡＭセルアレイＡ１１〜Ａ１ｍを共通接続してい
る。その他のデータ検索線対ＣＤ２〜ＣＤｍ、ＣＤ２Ｂ
〜ＣＤｍＢも同様である。
【００５２】アドレスデコータ１００は、アドレスＡ１
〜Ａｎを入力とし、制御回路１０１からの信号により制
御されワード線ＷＬ１〜ＷＬｎの選択制御を行う。
〜Ａｎを入力とし、制御回路１０１からの信号により制
御されワード線ＷＬ１〜ＷＬｎの選択制御を行う。
【００５３】図２は、図１の１ワード分のＣＡＭの構成
を示す図である。
を示す図である。
【００５４】図２を参照すると、ＣＡＭセル３１１〜３
１ｍは、図７に示した従来のＣＡＭセルと同様であり、
データ検索線対ＣＤ１〜ＣＤｍ、ＣＤ１Ｂ〜ＣＤｍＢで
それぞれ列方向に共通接続されている。
１ｍは、図７に示した従来のＣＡＭセルと同様であり、
データ検索線対ＣＤ１〜ＣＤｍ、ＣＤ１Ｂ〜ＣＤｍＢで
それぞれ列方向に共通接続されている。
【００５５】データ検索入力回路１２０は、プリチャー
ジ信号ＰＣで制御され、データ検索線対ＣＤ１，ＣＤ１
Ｂに検索データを伝達する。データ検索線ＣＤ１Ｂは、
データ検索線ＣＤ１の反転データである。その他データ
検索線対ＣＤｍ，ＣＤｍＢも同様である。データ検索入
力回路１２０〜１２ｍは列方向毎に構成される。
ジ信号ＰＣで制御され、データ検索線対ＣＤ１，ＣＤ１
Ｂに検索データを伝達する。データ検索線ＣＤ１Ｂは、
データ検索線ＣＤ１の反転データである。その他データ
検索線対ＣＤｍ，ＣＤｍＢも同様である。データ検索入
力回路１２０〜１２ｍは列方向毎に構成される。
【００５６】アドレスデコーダ１００は、アドレスＡ１
〜Ａｎを入力とし、制御回路１０１からの信号により制
御されワード線ＷＬ１〜ＷＬｎの選択制御を行う。ＣＡ
Ｍセル行方向ワード構成３２１は、行方向にワード線Ｗ
Ｌ１とマッチ線ＭＬ１で共通接続されて並ぶｍ個のＣＡ
Ｍセルからなる。他の行方向ワード線３２２〜３２ｎも
各々同様にワード線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜
ＭＬｎで共通接続されている。行方向のＣＡＭセル回路
を共通接続するマッチ線ＭＬ１は、マッチ線プリチャー
ジ回路１１１と照合選択回路５１１に接続される。
〜Ａｎを入力とし、制御回路１０１からの信号により制
御されワード線ＷＬ１〜ＷＬｎの選択制御を行う。ＣＡ
Ｍセル行方向ワード構成３２１は、行方向にワード線Ｗ
Ｌ１とマッチ線ＭＬ１で共通接続されて並ぶｍ個のＣＡ
Ｍセルからなる。他の行方向ワード線３２２〜３２ｎも
各々同様にワード線ＷＬ２〜ＷＬｎとマッチ線ＭＬ２〜
ＭＬｎで共通接続されている。行方向のＣＡＭセル回路
を共通接続するマッチ線ＭＬ１は、マッチ線プリチャー
ジ回路１１１と照合選択回路５１１に接続される。
【００５７】マッチ線プリチャージ回路１１１は、ＰＭ
ＯＳトランジスタで構成されている。ＰＭＯＳトランジ
スタのゲートにはプリチャージ信号ＰＣが入力され、一
方の拡散層がＶＤＤに接続、他方の拡散層が行方向ＣＡ
Ｍのマッチ線ＭＬ１と接続する。
ＯＳトランジスタで構成されている。ＰＭＯＳトランジ
スタのゲートにはプリチャージ信号ＰＣが入力され、一
方の拡散層がＶＤＤに接続、他方の拡散層が行方向ＣＡ
Ｍのマッチ線ＭＬ１と接続する。
【００５８】制御回路１０１からのプリチャージ信号Ｐ
Ｃにより、マッチ線プリチャージ回路１１１〜１１ｎは
接続するマッチ線ＭＬ１〜ＭＬｎをワード線単位に所定
の電位にプリチャージする。
Ｃにより、マッチ線プリチャージ回路１１１〜１１ｎは
接続するマッチ線ＭＬ１〜ＭＬｎをワード線単位に所定
の電位にプリチャージする。
【００５９】照合選択回路５１１は、ＮＭＯＳトランジ
スタ６０１，６０２が縦積み２個で構成される。ＮＭＯ
Ｓトランジスタ６０１は、ゲートにプリチャージ信号Ｐ
Ｃが入力され、一方の拡散層がマッチ線ＭＬ１に接続
し、他方の拡散層がＮＭＯＳトランジスタ６０２の拡散
層と共通拡散層になっている。ＮＭＯＳトランジスタ６
０２は、ゲートに、照合選択制御回路５００からのマッ
チ線抑止信号ＣＵＴＭＬ１が入力され、ＮＭＯＳトラン
ジスタ６０１との共通拡散層に接続しない側の拡散層が
ＧＮＤに接続している。他の照合選択回路５１２〜５１
ｎも同様の構成とされる。
スタ６０１，６０２が縦積み２個で構成される。ＮＭＯ
Ｓトランジスタ６０１は、ゲートにプリチャージ信号Ｐ
Ｃが入力され、一方の拡散層がマッチ線ＭＬ１に接続
し、他方の拡散層がＮＭＯＳトランジスタ６０２の拡散
層と共通拡散層になっている。ＮＭＯＳトランジスタ６
０２は、ゲートに、照合選択制御回路５００からのマッ
チ線抑止信号ＣＵＴＭＬ１が入力され、ＮＭＯＳトラン
ジスタ６０１との共通拡散層に接続しない側の拡散層が
ＧＮＤに接続している。他の照合選択回路５１２〜５１
ｎも同様の構成とされる。
【００６０】ワード線ＷＬ１〜ＷＬｎを入力とする照合
選択制御回路５００は、マッチ線抑止信号ＣＵＴＭＬ１
〜ＣＵＴＭＬｎを照合選択回路５１〜５１ｎにそれぞれ
伝達する。
選択制御回路５００は、マッチ線抑止信号ＣＵＴＭＬ１
〜ＣＵＴＭＬｎを照合選択回路５１〜５１ｎにそれぞれ
伝達する。
【００６１】図３に、図１、及び図２に示した照合選択
制御回路５００の４ワード時の構成の一例を示す。
制御回路５００の４ワード時の構成の一例を示す。
【００６２】図３を参照すると、照合選択制御回路５０
０は、インバータ回路７０，７１，７２，７３，７７，
７８，７９、及び２入力ＮＡＮＤゲート回路７４，７
５，７６を備えて構成される。アドレス内容により、ワ
ード線ＷＬ２が選択された（ワード線の電位がＧＮＤか
らＶＤＤレベルとなる）時、ワード線ＷＬ１、ＷＬ２、
ＷＬ３、ＷＬ４の電位はＧＮＤ、ＶＤＤ、ＧＮＤ、ＧＮ
Ｄとなる。ＷＬ４を入力とするインバータ回路７０の出
力（マッチ線抑止信号ＣＵＴＭＬ４）はＶＤＤ電位を出
力する。ＷＬ３を入力とするインバータ回路７１の出力
を入力とし、一方の入力をインバータ回路７０の出力
（マッチ線抑止信号ＣＵＴＭＬ４）とするＮＡＮＤゲー
ト回路７４の出力がインバータ回路７７に入力される
と、インバータ回路７７の出力（マッチ線抑止信号ＣＵ
ＴＭＬ３）はＶＤＤ電位を出力する。
０は、インバータ回路７０，７１，７２，７３，７７，
７８，７９、及び２入力ＮＡＮＤゲート回路７４，７
５，７６を備えて構成される。アドレス内容により、ワ
ード線ＷＬ２が選択された（ワード線の電位がＧＮＤか
らＶＤＤレベルとなる）時、ワード線ＷＬ１、ＷＬ２、
ＷＬ３、ＷＬ４の電位はＧＮＤ、ＶＤＤ、ＧＮＤ、ＧＮ
Ｄとなる。ＷＬ４を入力とするインバータ回路７０の出
力（マッチ線抑止信号ＣＵＴＭＬ４）はＶＤＤ電位を出
力する。ＷＬ３を入力とするインバータ回路７１の出力
を入力とし、一方の入力をインバータ回路７０の出力
（マッチ線抑止信号ＣＵＴＭＬ４）とするＮＡＮＤゲー
ト回路７４の出力がインバータ回路７７に入力される
と、インバータ回路７７の出力（マッチ線抑止信号ＣＵ
ＴＭＬ３）はＶＤＤ電位を出力する。
【００６３】ＷＬ２を入力とするインバータ回路７２の
出力を入力とし、一方の入力をインバータ回路７７の出
力（マッチ線抑止信号ＣＵＴＭＬ３）とするＮＡＮＤゲ
ート回路７５の出力がインバータ回路７８に入力される
と、インバータ回路７８の出力（マッチ線抑止信号ＣＵ
ＬＭＬ２）はＧＮＤ電位を出力する。ＷＬ１を入力とす
るインバータ回路７３の出力を入力とし、一方の入力を
インバータ回路７８の出力（マッチ線抑止信号ＣＵＴＭ
Ｌ２）とするＮＡＮＤゲート回路７６の出力がインバー
タ回路７９に入力されると、インバータ回路７９の出力
（マッ線抑止信号ＣＵＴＭＬ１）はＧＮＤ電位を出力す
る。
出力を入力とし、一方の入力をインバータ回路７７の出
力（マッチ線抑止信号ＣＵＴＭＬ３）とするＮＡＮＤゲ
ート回路７５の出力がインバータ回路７８に入力される
と、インバータ回路７８の出力（マッチ線抑止信号ＣＵ
ＬＭＬ２）はＧＮＤ電位を出力する。ＷＬ１を入力とす
るインバータ回路７３の出力を入力とし、一方の入力を
インバータ回路７８の出力（マッチ線抑止信号ＣＵＴＭ
Ｌ２）とするＮＡＮＤゲート回路７６の出力がインバー
タ回路７９に入力されると、インバータ回路７９の出力
（マッ線抑止信号ＣＵＴＭＬ１）はＧＮＤ電位を出力す
る。
【００６４】以上のように、マッチ線抑止信号ＣＵＴＭ
Ｌ１〜４の電位は、ＧＮＤ、ＧＮＤ、ＶＤＤ、ＶＤＤと
なる。ここで、選択したワード線より上位アドレスのワ
ード線に対応する全てのマッチ線抑止信号ＣＵＴＭＬに
は、ＶＤＤ電位が伝達する。アドレスの内容により選択
されたワード線ＷＬ１〜ＷＬｎの状態によって、マッチ
線抑止信号ＣＵＴＭＬ１〜ＣＵＴＭＬｎの状態が決ま
る。即ち、選択されたワード線の位置でデータ検索範囲
をワード線単位で指定することが出来る。また、回路の
組合せにより、選択したワード線より下位アドレスのワ
ード線に対応してマッチ線抑止信号を発生することも可
能である。
Ｌ１〜４の電位は、ＧＮＤ、ＧＮＤ、ＶＤＤ、ＶＤＤと
なる。ここで、選択したワード線より上位アドレスのワ
ード線に対応する全てのマッチ線抑止信号ＣＵＴＭＬに
は、ＶＤＤ電位が伝達する。アドレスの内容により選択
されたワード線ＷＬ１〜ＷＬｎの状態によって、マッチ
線抑止信号ＣＵＴＭＬ１〜ＣＵＴＭＬｎの状態が決ま
る。即ち、選択されたワード線の位置でデータ検索範囲
をワード線単位で指定することが出来る。また、回路の
組合せにより、選択したワード線より下位アドレスのワ
ード線に対応してマッチ線抑止信号を発生することも可
能である。
【００６５】図４は、本実施例のＣＡＭの動作のタイミ
ングチャートを示す図である。本実施例のＣＡＭの動作
について、図２、及び図４を用いて説明する。検索照合
動作において、検索データと記憶データが等しい場合、
検索データと記憶データが異なる場合の動作は、上記従
来技術の説明で述べた通りである。
ングチャートを示す図である。本実施例のＣＡＭの動作
について、図２、及び図４を用いて説明する。検索照合
動作において、検索データと記憶データが等しい場合、
検索データと記憶データが異なる場合の動作は、上記従
来技術の説明で述べた通りである。
【００６６】検索データをデータ検索線対ＣＤ、ＣＤＢ
に転送する前に、ワード線単位のマッチ線をＶＤＤ（電
源電圧）レベルにプリチャージしておく。検索データが
データ入力Ｄに入力され、データ検索入力回路を介して
データ検索線対ＣＤ，ＣＤＢに転送され、検索照合が行
われる。
に転送する前に、ワード線単位のマッチ線をＶＤＤ（電
源電圧）レベルにプリチャージしておく。検索データが
データ入力Ｄに入力され、データ検索入力回路を介して
データ検索線対ＣＤ，ＣＤＢに転送され、検索照合が行
われる。
【００６７】検索範囲指定時の動作は以下のようにな
る。。
る。。
【００６８】クロックＣＬＫとプリチャージ信号ＰＣは
同期同位相である。クロック１のハイレベル時はＣＡＭ
データ検索期間で、クロック２のロウレベル時はマッチ
線プリチャージ期間である。クロック１のＣＡＭデータ
検索期間におけるマッチ線ＭＬのレベルを検出すること
で、ＣＡＭの検索の一致不一致の判定を行なうことは、
上記従来技術の説明で述べた通りである。
同期同位相である。クロック１のハイレベル時はＣＡＭ
データ検索期間で、クロック２のロウレベル時はマッチ
線プリチャージ期間である。クロック１のＣＡＭデータ
検索期間におけるマッチ線ＭＬのレベルを検出すること
で、ＣＡＭの検索の一致不一致の判定を行なうことは、
上記従来技術の説明で述べた通りである。
【００６９】クロック１（ＣＡＭデータ検索期間）で
は、検索データはクロックＣＬＫが立ち上がったと同時
にデータ検索線に伝達されるものとし、１サイクル間で
変化はしないものとする。そして、データ入力Ｄから検
索データを入力すると、データ検索入力回路から出力さ
れて、データ検索線対ＣＤ，ＣＤＢに伝達される。マッ
チ線プリチャージ回路１１１のＰＭＯＳトランジスタの
ゲートに、プリチャージ信号ＰＣよりＶＤＤレベルが入
力されるので、ＰＭＯＳトランジスタがＯＦＦし、プリ
チャージが終了する。
は、検索データはクロックＣＬＫが立ち上がったと同時
にデータ検索線に伝達されるものとし、１サイクル間で
変化はしないものとする。そして、データ入力Ｄから検
索データを入力すると、データ検索入力回路から出力さ
れて、データ検索線対ＣＤ，ＣＤＢに伝達される。マッ
チ線プリチャージ回路１１１のＰＭＯＳトランジスタの
ゲートに、プリチャージ信号ＰＣよりＶＤＤレベルが入
力されるので、ＰＭＯＳトランジスタがＯＦＦし、プリ
チャージが終了する。
【００７０】照合選択回路５１１のＮＭＯＳトランジス
タ６０１のゲートには、プリチャージ信号ＰＣのＶＤＤ
レベルが入力されるのでＯＮする。ＮＭＯＳトランジス
タ６０２のゲートへの入力、マッチ線抑止信号ＣＵＴＭ
Ｌ１の状態は、ワード線の内容（選択、非選択）により
確定する。
タ６０１のゲートには、プリチャージ信号ＰＣのＶＤＤ
レベルが入力されるのでＯＮする。ＮＭＯＳトランジス
タ６０２のゲートへの入力、マッチ線抑止信号ＣＵＴＭ
Ｌ１の状態は、ワード線の内容（選択、非選択）により
確定する。
【００７１】ここで、ワード線ＷＬ１が選択された時、
照合選択制御回路５００によってマッチ線抑止信号ＣＵ
ＴＭＬ１がＧＮＤレベルになり、その他のマッチ線抑止
信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎはＶＤＤレベルにな
る。縦積み２個のＮＭＯＳトランジスタ６０１，６０２
で構成される照合選択回路５１１に、マッチ線抑止信号
ＣＵＴＭＬ１（ＧＮＤレベル）が入力されると、ＮＭＯ
Ｓトランジスタ６０２はＯＦＦし、ＮＭＯＳトランジス
タ６０１はＯＮしているので、マッチ線ＭＬ１に電位変
化を与えない。
照合選択制御回路５００によってマッチ線抑止信号ＣＵ
ＴＭＬ１がＧＮＤレベルになり、その他のマッチ線抑止
信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎはＶＤＤレベルにな
る。縦積み２個のＮＭＯＳトランジスタ６０１，６０２
で構成される照合選択回路５１１に、マッチ線抑止信号
ＣＵＴＭＬ１（ＧＮＤレベル）が入力されると、ＮＭＯ
Ｓトランジスタ６０２はＯＦＦし、ＮＭＯＳトランジス
タ６０１はＯＮしているので、マッチ線ＭＬ１に電位変
化を与えない。
【００７２】マッチ線ＭＬ１の電位は、ＣＡＭデータ検
索結果で変動する。検索結果が一致であるとマッチ線は
ＧＮＤ電位を、不一致であるとマッチ線はプリチャージ
電位を保持する。その他のマッチ線抑止信号ＣＵＴＭＬ
２〜ＣＵＴＭＬｎ（ＶＤＤレベル）が入力される照合選
択制御回路５１２〜５１ｎは、縦積み２個のＮＭＯＳト
ランジスタが両方ＯＮになるので、マッチ線ＭＬ２〜Ｍ
Ｌｎは、マッチ線抑止信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎ
をゲート入力とするＮＭＯＳトランジスタの拡散層に接
続するＧＮＤ電位が伝達され、プリチャージ電位からＧ
ＮＤ電位にディスチャージされる。
索結果で変動する。検索結果が一致であるとマッチ線は
ＧＮＤ電位を、不一致であるとマッチ線はプリチャージ
電位を保持する。その他のマッチ線抑止信号ＣＵＴＭＬ
２〜ＣＵＴＭＬｎ（ＶＤＤレベル）が入力される照合選
択制御回路５１２〜５１ｎは、縦積み２個のＮＭＯＳト
ランジスタが両方ＯＮになるので、マッチ線ＭＬ２〜Ｍ
Ｌｎは、マッチ線抑止信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎ
をゲート入力とするＮＭＯＳトランジスタの拡散層に接
続するＧＮＤ電位が伝達され、プリチャージ電位からＧ
ＮＤ電位にディスチャージされる。
【００７３】すなわち、選択されたワード線ＷＬ１より
も上位アドレスのワード線に対応する全てのマッチ線抑
止信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎにはＶＤＤ電位が伝
達し、ＣＡＭデータ検索結果が一致、不一致にかかわら
ず、マッチ線ＭＬ２〜ＭＬｎはプリチャージ電位からＧ
ＮＤ電位にディスチャージされ、データ検索結果が一致
の状態と同じでデータ検索を行なわないことになり、選
択されたワード線の位置でデータ検索範囲を指定するこ
とができる。
も上位アドレスのワード線に対応する全てのマッチ線抑
止信号ＣＵＴＭＬ２〜ＣＵＴＭＬｎにはＶＤＤ電位が伝
達し、ＣＡＭデータ検索結果が一致、不一致にかかわら
ず、マッチ線ＭＬ２〜ＭＬｎはプリチャージ電位からＧ
ＮＤ電位にディスチャージされ、データ検索結果が一致
の状態と同じでデータ検索を行なわないことになり、選
択されたワード線の位置でデータ検索範囲を指定するこ
とができる。
【００７４】クロック２（マッチ線プリチャージ期間）
では、マッチ線プリチャージ回路１１１のＰＭＯＳトラ
ンジスタのゲートに、プリチャージ信号ＰＣのＧＮＤレ
ベルが入力されると、ＰＭＯＳトランジスタがＯＮし導
通するので、マッチ線にＶＤＤレベルが伝達され、各々
ワード線単位でマッチ線がＶＤＤレベルにプリチャージ
され導通する。照合選択制御回路５１１のＮＭＯＳトラ
ンジスタ６０１はそのゲートに、ＧＮＤレベルが入力さ
れＯＦＦしているので、マッチ線抑止信号ＣＵＴＭＬ１
の状態にかかわらず、マッチ線ＭＬ１に電位変化を与え
ない。その他のマッチ線ＭＬ２〜ＭＬｎも同様である。
では、マッチ線プリチャージ回路１１１のＰＭＯＳトラ
ンジスタのゲートに、プリチャージ信号ＰＣのＧＮＤレ
ベルが入力されると、ＰＭＯＳトランジスタがＯＮし導
通するので、マッチ線にＶＤＤレベルが伝達され、各々
ワード線単位でマッチ線がＶＤＤレベルにプリチャージ
され導通する。照合選択制御回路５１１のＮＭＯＳトラ
ンジスタ６０１はそのゲートに、ＧＮＤレベルが入力さ
れＯＦＦしているので、マッチ線抑止信号ＣＵＴＭＬ１
の状態にかかわらず、マッチ線ＭＬ１に電位変化を与え
ない。その他のマッチ線ＭＬ２〜ＭＬｎも同様である。
【００７５】また、検索入力回路はプリチャージ信号Ｐ
ＣのＧＮＤレベルが入力されると、検索データの内容に
かかわらず、データ検索線対ＣＤ，ＣＤＢともにＧＮＤ
レベルが伝達され、ＮＭＯＳトランジスタ２０７はＯＦ
Ｆとなるので、マッチ線のプリチャージに影響を与えな
い。
ＣのＧＮＤレベルが入力されると、検索データの内容に
かかわらず、データ検索線対ＣＤ，ＣＤＢともにＧＮＤ
レベルが伝達され、ＮＭＯＳトランジスタ２０７はＯＦ
Ｆとなるので、マッチ線のプリチャージに影響を与えな
い。
【００７６】サイクルＡは、検索データと記憶データが
一致の場合で、クロック１のＣＡＭデータ検索期間の
時、検索結果が一致であるため、ワード線単位のマッチ
線ＭＬはプリチャージ電位からＧＮＤ電位にディスチャ
ージされる。次に、クロック２のロウレベルに変化する
と、マッチ線ＭＬは再びプリチャージされる。このサイ
クルは、上記従来技術で述べた通りである。
一致の場合で、クロック１のＣＡＭデータ検索期間の
時、検索結果が一致であるため、ワード線単位のマッチ
線ＭＬはプリチャージ電位からＧＮＤ電位にディスチャ
ージされる。次に、クロック２のロウレベルに変化する
と、マッチ線ＭＬは再びプリチャージされる。このサイ
クルは、上記従来技術で述べた通りである。
【００７７】サイクルＢは、検索データと記憶データが
不一致の場合で、クロック１のＣＡＭデータ検索期間の
時、検索結果が不一致であるため、マッチ線ＭＬはプリ
チャージ電位を保持したままである。次に、クロック２
のロウレベルに変化すると、マッチ線プリチャージ期間
になるが、マッチ線はプリチャージ電位のままである。
このサイクルは、上記従来技術で述べた通りである。
不一致の場合で、クロック１のＣＡＭデータ検索期間の
時、検索結果が不一致であるため、マッチ線ＭＬはプリ
チャージ電位を保持したままである。次に、クロック２
のロウレベルに変化すると、マッチ線プリチャージ期間
になるが、マッチ線はプリチャージ電位のままである。
このサイクルは、上記従来技術で述べた通りである。
【００７８】サイクルＣは、検索範囲指定された場合
で、クロック１のＣＡＭデータ検索期間の時、検索結果
が一致、不一致のどちらであっても、ワード線単位のマ
ッチ線ＭＬはプリチャージ電位からＧＮＤ電位にディス
チャージされる。次に、クロック２（ロウレベル）に変
化すると、マッチ線ＭＬは再びプリチャージされる。
で、クロック１のＣＡＭデータ検索期間の時、検索結果
が一致、不一致のどちらであっても、ワード線単位のマ
ッチ線ＭＬはプリチャージ電位からＧＮＤ電位にディス
チャージされる。次に、クロック２（ロウレベル）に変
化すると、マッチ線ＭＬは再びプリチャージされる。
【００７９】図５に、本発明の第２の実施例の構成を示
す。前記第１の実施例では、ＣＡＭセルのマッチ線の接
続の仕方が検索結果ＯＲ論理形式であったが、本発明の
第２の実施例では、検索結果ＡＮＤ論理形式となる。
す。前記第１の実施例では、ＣＡＭセルのマッチ線の接
続の仕方が検索結果ＯＲ論理形式であったが、本発明の
第２の実施例では、検索結果ＡＮＤ論理形式となる。
【００８０】図５を参照すると、ＣＡＭセル９１１〜９
１ｎは、図７に示した従来のＣＡＭセル回路と構成は同
様であるが、一部接続が異なる。図７では、ＮＭＯＳト
ランジスタ２０７のＧＮＤに接続する拡散層が、隣接す
るＣＡＭセルのＮＭＯＳトランジスタ２０７の拡散層と
接続される。行方向のＣＡＭセルの初段ＮＭＯＳトラン
ジスタ２０７の拡散層が照合選択回路（９０１〜９０
ｎ）に接続される。
１ｎは、図７に示した従来のＣＡＭセル回路と構成は同
様であるが、一部接続が異なる。図７では、ＮＭＯＳト
ランジスタ２０７のＧＮＤに接続する拡散層が、隣接す
るＣＡＭセルのＮＭＯＳトランジスタ２０７の拡散層と
接続される。行方向のＣＡＭセルの初段ＮＭＯＳトラン
ジスタ２０７の拡散層が照合選択回路（９０１〜９０
ｎ）に接続される。
【００８１】また、行方向のＣＡＭセル最終段ＮＭＯＳ
トランジスタ２０７の拡散層がマッチ線プリチャージ回
路（１１１〜１１ｎ）に接続する。ＣＡＭセルはデータ
検索線対ＣＤ１，ＣＤ１Ｂで列方向に共通接続されてい
る。
トランジスタ２０７の拡散層がマッチ線プリチャージ回
路（１１１〜１１ｎ）に接続する。ＣＡＭセルはデータ
検索線対ＣＤ１，ＣＤ１Ｂで列方向に共通接続されてい
る。
【００８２】データ入力Ｄ１は、データ検索入力回路１
２０の入力となり、プリチャージ信号ＰＣで制御され
て、データ検索線対ＣＤ１，ＣＤ１Ｂに検索データを伝
達する。データ検索ＣＤ１Ｂはデータ検索ＣＤ１の反転
データである。
２０の入力となり、プリチャージ信号ＰＣで制御され
て、データ検索線対ＣＤ１，ＣＤ１Ｂに検索データを伝
達する。データ検索ＣＤ１Ｂはデータ検索ＣＤ１の反転
データである。
【００８３】データ検索入力回路は、列方向毎に１回路
で構成される。その他のデータ検索線対ＣＤｍ、ＣＤｍ
Ｂも同様である。
で構成される。その他のデータ検索線対ＣＤｍ、ＣＤｍ
Ｂも同様である。
【００８４】ＣＡＭセル行方向ワード構成９２１は、行
方向にワード線ＷＬ１で共通接続されて並ぶｎ個のＣＡ
Ｍセルから構成される。
方向にワード線ＷＬ１で共通接続されて並ぶｎ個のＣＡ
Ｍセルから構成される。
【００８５】行方向ワード構成９２２〜９２ｎも各々ワ
ード線ＷＬ２〜ＷＬｎで共通接続されている。
ード線ＷＬ２〜ＷＬｎで共通接続されている。
【００８６】マッチ線プリチャージ回路１１１はＰＭＯ
Ｓトランジスタで構成される。ＰＭＯＳトランジスタ
は、そのゲートにプリチャージ信号ＰＣが入力され、一
方の拡散層がＶＤＤに接続し、他方の拡散層が行方向並
列に並んだマッチ線ＭＬ１に接続する。
Ｓトランジスタで構成される。ＰＭＯＳトランジスタ
は、そのゲートにプリチャージ信号ＰＣが入力され、一
方の拡散層がＶＤＤに接続し、他方の拡散層が行方向並
列に並んだマッチ線ＭＬ１に接続する。
【００８７】行方向ワード線毎に１回路で構成され、プ
リチャージ信号ＰＣの内容でマッチ線のプリチャージが
行われる。
リチャージ信号ＰＣの内容でマッチ線のプリチャージが
行われる。
【００８８】照合選択回路９０１は、ＰＭＯＳトランジ
スタで構成され、ＰＭＯＳトランジスタのゲートにマッ
チ線抑止信号ＣＵＴＭＬ１が入力され、一方の拡散層が
ＧＮＤに接続し、他方の拡散層が行方向並列に並んだＣ
ＡＭセルのＮＭＯＳトランジスタ２０７の拡散層と接続
する。照合選択回路９０１は、行方向のワード線毎に１
回路で構成される。
スタで構成され、ＰＭＯＳトランジスタのゲートにマッ
チ線抑止信号ＣＵＴＭＬ１が入力され、一方の拡散層が
ＧＮＤに接続し、他方の拡散層が行方向並列に並んだＣ
ＡＭセルのＮＭＯＳトランジスタ２０７の拡散層と接続
する。照合選択回路９０１は、行方向のワード線毎に１
回路で構成される。
【００８９】ＣＡＭデータ検索時においてワード線ＷＬ
１が選択された時、マッチ線抑止信号ＣＵＴＭＬ１はＧ
ＮＤレベル、マッチ線抑止信号ＣＵＴＭＬ２〜ＣＵＴＭ
ＬｎはＶＤＤレベルとなる。
１が選択された時、マッチ線抑止信号ＣＵＴＭＬ１はＧ
ＮＤレベル、マッチ線抑止信号ＣＵＴＭＬ２〜ＣＵＴＭ
ＬｎはＶＤＤレベルとなる。
【００９０】検索結果が不一致時、上記従来技術で説明
したように、ＣＡＭセル（９１１〜９１ｍ）のＮＭＯＳ
トランジスタ２０７はＯＦＦするので、マッチ線ＭＬ１
はプリチャージ電位のままである。その他のマッチ線Ｍ
Ｌ２〜ＭＬｎも同様である。
したように、ＣＡＭセル（９１１〜９１ｍ）のＮＭＯＳ
トランジスタ２０７はＯＦＦするので、マッチ線ＭＬ１
はプリチャージ電位のままである。その他のマッチ線Ｍ
Ｌ２〜ＭＬｎも同様である。
【００９１】検索結果が一致時、上記従来技術で説明し
たように、ワード線ＷＬ１行方向のＣＡＭセル（９１１
〜９１ｍ）のＮＭＯＳトランジスタ２０７のゲートは全
てＯＮする。マッチ線抑止信号ＣＵＴＭＬ１がＧＮＤレ
ベルになり、照合選択回路９０１のＰＭＯＳトランジス
タがゲートがＯＮするので、マッチ線ＭＬ１はプリチャ
ージ電位からＧＮＤレベルにディスチャージする。
たように、ワード線ＷＬ１行方向のＣＡＭセル（９１１
〜９１ｍ）のＮＭＯＳトランジスタ２０７のゲートは全
てＯＮする。マッチ線抑止信号ＣＵＴＭＬ１がＧＮＤレ
ベルになり、照合選択回路９０１のＰＭＯＳトランジス
タがゲートがＯＮするので、マッチ線ＭＬ１はプリチャ
ージ電位からＧＮＤレベルにディスチャージする。
【００９２】マッチ線抑止信号ＣＵＴＭＬ２〜ＣＵＴＭ
ＬｎがＶＤＤレベルになり、照合選択回路９０１〜９０
ｎのＰＭＯＳトランジスタがＯＦＦするので、ワード線
ＷＬ２〜ＷＬｎに対応するマッチ線ＭＬ２〜ＭＬｎはプ
リチャージ電位のままで、データ検索結果が不一致の状
態と同じで、データ検索を行なわないことになり、選択
されたワード線の位置により、データ検索範囲をワード
線単位で指定することができる。
ＬｎがＶＤＤレベルになり、照合選択回路９０１〜９０
ｎのＰＭＯＳトランジスタがＯＦＦするので、ワード線
ＷＬ２〜ＷＬｎに対応するマッチ線ＭＬ２〜ＭＬｎはプ
リチャージ電位のままで、データ検索結果が不一致の状
態と同じで、データ検索を行なわないことになり、選択
されたワード線の位置により、データ検索範囲をワード
線単位で指定することができる。
【００９３】上記第１、第２の実施例では、１カラム構
成の連想メモリ回路で示したが、上記実施例を多カラム
の連想メモリ回路においても適用できる。
成の連想メモリ回路で示したが、上記実施例を多カラム
の連想メモリ回路においても適用できる。
【００９４】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００９５】本発明の第１の効果は、検索回数の低減を
図ることができる、ということである。
図ることができる、ということである。
【００９６】その理由は次の通りである。従来の装置で
は、検出したアドレスで、他の記憶装置のデータを読み
出す時、ＣＡＭセルのメモリ部に記憶したデータが複数
同一である場合、所望する情報が得られるまで検索を行
い、検索回数が同一記憶データの回数となっていたが、
本発明においては、ワード線単位でデータ検索範囲を指
定することにより、検索回数を削減できるためである。
は、検出したアドレスで、他の記憶装置のデータを読み
出す時、ＣＡＭセルのメモリ部に記憶したデータが複数
同一である場合、所望する情報が得られるまで検索を行
い、検索回数が同一記憶データの回数となっていたが、
本発明においては、ワード線単位でデータ検索範囲を指
定することにより、検索回数を削減できるためである。
【００９７】本発明の第２の効果は、ＣＡＭ動作時の消
費電力を削減できる、ということである。
費電力を削減できる、ということである。
【００９８】その理由は、従来の装置では、ワード線単
位の比較結果が全部一致であると、ＣＡＭセルのデータ
検索部が全て動作し、検索動作前に充電されたマッチ線
の電位は放電し、不要な電力を発生させていたが、本発
明においては、データ検索範囲を指定することにより、
ワード線単位で動作するＣＡＭセルのデータ検索部がな
くなるので、消費電力が削減できるためである。例えば
４０ビット×１０２４ワード４カラム構成で、データ検
索範囲がワード線単位の半分であれば、１セル当たり
１．２μＡで全体で１．５ｍＡ削減できる。
位の比較結果が全部一致であると、ＣＡＭセルのデータ
検索部が全て動作し、検索動作前に充電されたマッチ線
の電位は放電し、不要な電力を発生させていたが、本発
明においては、データ検索範囲を指定することにより、
ワード線単位で動作するＣＡＭセルのデータ検索部がな
くなるので、消費電力が削減できるためである。例えば
４０ビット×１０２４ワード４カラム構成で、データ検
索範囲がワード線単位の半分であれば、１セル当たり
１．２μＡで全体で１．５ｍＡ削減できる。
【図１】本発明の一実施例の連想メモリ装置の構成を示
す図である。
す図である。
【図２】本発明の一実施例における１ワード分の回路構
成を示す図である。
成を示す図である。
【図３】本発明の一実施例における照合選択制御回路の
回路構成を示す図である。
回路構成を示す図である。
【図４】本発明の一実施例の動作タイミングチャートで
ある。
ある。
【図５】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図６】従来の連想メモリ装置の構成を示す図である。
【図７】従来のＣＡＭセルの回路構成を示す図である。
【図８】図６中の１ワード分の回路構成を示す図であ
る。
る。
【図９】従来の連想メモリ装置の動作タイミングチャー
トである。
トである。
Ａ１〜Ａｎ アドレス ＷＬ１〜ＷＬｎ，２１０ ワード線 ＭＬ１〜ＭＬｎ，２１１ マッチ線 Ｄ１〜Ｄｎ データ入力 ＣＤ１〜ＣＤｍ、ＣＤ１Ｂ〜ＣＤｍＢ データ検索線対 ＣＬＫ クロック ＰＣ プリチャージ信号 ＣＵＴＭＬ１〜ＣＵＴＭＬｎ マッチ線抑止信号 Ａ１１〜Ａｎｍ ＣＡＭセルアレイ １００ アドレスデコーダ １０１ 制御回路 １１１〜１１ｎ マッチ線プリチャージ回路 １２０〜１２ｍ データ検索入力回路 １０３ マッチ線結果検出回路 ２０１，２０２，７０〜７３，７７〜７９ インバータ
回路 ２０３〜２０７ ＮチャネルＭＯＳトランジスタ ２０８，２０９ データ検索線対 ２１２ メモリ部 ２１３ 比較回路部 ３１１〜３１ｍ，９１１〜９１ｍ ＣＡＭセル ３２１〜３２ｎ，９２１〜９２ｎ ＣＡＭセル行方向ワ
ード構成 ５００ 照合選択制御回路 ５１１〜５１ｎ，９０１〜９０ｎ 照合選択回路 ７４〜７９ ＮＡＮＤ回路
回路 ２０３〜２０７ ＮチャネルＭＯＳトランジスタ ２０８，２０９ データ検索線対 ２１２ メモリ部 ２１３ 比較回路部 ３１１〜３１ｍ，９１１〜９１ｍ ＣＡＭセル ３２１〜３２ｎ，９２１〜９２ｎ ＣＡＭセル行方向ワ
ード構成 ５００ 照合選択制御回路 ５１１〜５１ｎ，９０１〜９０ｎ 照合選択回路 ７４〜７９ ＮＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 15/00 - 15/06
Claims (4)
- 【請求項１】アドレスデコーダと、制御回路と、保持デ
ータおよび検索データを内部回路に入力するためのデー
タ検索入力回路と、照合結果信号線（以下、「マッチ
線」という）を充電するためのマッチ線プリチャージ回
路と、前記マッチ線の結果を検出するためのマッチ線結
果検出回路と、を含む連想メモリ装置において、 前記アドレスデコーダの出力であるワード線を入力と
し、前記アドレスデコーダにより選択されたワード線よ
り全上位または全下位ワードを電源電位としてマッチ線
抑止信号に出力する照合選択制御回路と、 マッチ線に接続され、前記照合選択制御回路からのマッ
チ線抑止信号と前記制御回路からのマッチ線を充電する
ためのプリチャージ信号とを入力とし、前記マッチ抑止
信号に対応するマッチ線を放電する照合選択回路と、 を備えたことを特徴とする連想メモリ装置。 - 【請求項２】前記照合選択制御回路が、最上位のワード
線がバッファを介し、最上位のマッチ線抑止信号に接続
され、第二位のマッチ線抑止信号は第二位のワード線と
最上位のマッチ線抑止信号との合成信号により伝達さ
れ、第ｎ位（ｎは自然数）のマッチ線抑止信号は第ｎ位
のワード線と第ｎ−１位のマッチ線抑止信号との合成信
号により伝達される回路を備えて構成される、ことを特
徴とする請求項１記載の連想メモリ装置。 - 【請求項３】前記照合選択制御回路が、第ｎ位のワード
線がバッファを介し、第ｎ位のマッチ線抑止信号に接続
され、第ｎ−１位のマッチ線抑止信号は第ｎ−１位のワ
ード線と第ｎ位のマッチ線抑止信号との合成信号により
伝達され、最上位のマッチ線抑止信号は最上位のワード
線と第二位のマッチ線抑止信号との合成信号により伝達
される回路を備えて構成されることを特徴とする請求項
１記載の連想メモリ装置。 - 【請求項４】前記照合選択回路が、前記マッチ線抑止信
号、およびプリチャージ信号を論理合成し、スイッチ機
能を有し、スイッチオン時にマッチ線を放電する回路を
備えて構成されることを特徴とする請求項１記載の連想
メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33810597A JP3190868B2 (ja) | 1997-11-21 | 1997-11-21 | 連想メモリ装置 |
| EP98121922A EP0918335A3 (en) | 1997-11-21 | 1998-11-18 | Content-addressable memory |
| US09/197,193 US6081441A (en) | 1997-11-21 | 1998-11-20 | Content-addressable memory |
| CN98125258A CN1220468A (zh) | 1997-11-21 | 1998-11-21 | 内容寻址存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33810597A JP3190868B2 (ja) | 1997-11-21 | 1997-11-21 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162179A JPH11162179A (ja) | 1999-06-18 |
| JP3190868B2 true JP3190868B2 (ja) | 2001-07-23 |
Family
ID=18314969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33810597A Expired - Fee Related JP3190868B2 (ja) | 1997-11-21 | 1997-11-21 | 連想メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6081441A (ja) |
| EP (1) | EP0918335A3 (ja) |
| JP (1) | JP3190868B2 (ja) |
| CN (1) | CN1220468A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102406567B1 (ko) * | 2019-08-27 | 2022-06-10 | 김충식 | 알뜰 장례 문화를 위한 조형물 및 그 제조 방법 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101115A (en) * | 1998-08-07 | 2000-08-08 | Cisco Technology, Inc. | CAM match line precharge |
| JP3141866B2 (ja) | 1999-01-18 | 2001-03-07 | 日本電気株式会社 | 連想記憶装置及び連想メモリ検索方法 |
| JP3478749B2 (ja) * | 1999-02-05 | 2003-12-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 |
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| US6191969B1 (en) * | 1999-09-09 | 2001-02-20 | Net Logic Microsystems, Inc. | Selective match line discharging in a partitioned content addressable memory array |
| US6751701B1 (en) | 2000-06-14 | 2004-06-15 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system |
| US6763425B1 (en) | 2000-06-08 | 2004-07-13 | Netlogic Microsystems, Inc. | Method and apparatus for address translation in a partitioned content addressable memory device |
| US6795892B1 (en) | 2000-06-14 | 2004-09-21 | Netlogic Microsystems, Inc. | Method and apparatus for determining a match address in an intra-row configurable cam device |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| US6542391B2 (en) | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
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