JP2003303495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003303495A JP2003303495A JP2002105898A JP2002105898A JP2003303495A JP 2003303495 A JP2003303495 A JP 2003303495A JP 2002105898 A JP2002105898 A JP 2002105898A JP 2002105898 A JP2002105898 A JP 2002105898A JP 2003303495 A JP2003303495 A JP 2003303495A
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Abstract
(57)【要約】
【課題】 ＣＡＭの消費電力を削減する。
【解決手段】 格納回路２３は、各メモリワードブロッ
クを活性化するか否かを示す情報が複数のパターン格納
されている。活性化回路２１は、格納回路２３に格納さ
れている複数のパターンの情報から所定のパターンを指
定するための指定情報が入力された場合には、指定され
たパターンに応じて各連想メモリワードブロックを活性
化する。特定回路２２は、検索データが入力された場合
には、活性化回路２１によって活性化された連想メモリ
ワード群のうち、当該検索データに一致するデータが格
納された連想メモリワードを特定する。従って連想メモ
リワードブロック単位で活性化が行われるので、必要な
連想メモリワードのみを活性化することにより消費電力
を削減することができる。
クを活性化するか否かを示す情報が複数のパターン格納
されている。活性化回路２１は、格納回路２３に格納さ
れている複数のパターンの情報から所定のパターンを指
定するための指定情報が入力された場合には、指定され
たパターンに応じて各連想メモリワードブロックを活性
化する。特定回路２２は、検索データが入力された場合
には、活性化回路２１によって活性化された連想メモリ
ワード群のうち、当該検索データに一致するデータが格
納された連想メモリワードを特定する。従って連想メモ
リワードブロック単位で活性化が行われるので、必要な
連想メモリワードのみを活性化することにより消費電力
を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、ＣＡＭ（Content Addressable Memory）等の
検索データが格納されているアドレスを出力する半導体
記憶装置に関する。
し、特に、ＣＡＭ（Content Addressable Memory）等の
検索データが格納されているアドレスを出力する半導体
記憶装置に関する。
【０００２】
【従来の技術】ＣＡＭの特徴的な動作に、入力されたデ
ータ（検索データ）が格納されたアドレスを検索する検
索動作がある。この検索動作は外部から入力される検索
データとセル内のデータを比較する動作で、この動作を
可能にするためのＣＡＭのセルは図１９に示すような構
成になっている。
ータ（検索データ）が格納されたアドレスを検索する検
索動作がある。この検索動作は外部から入力される検索
データとセル内のデータを比較する動作で、この動作を
可能にするためのＣＡＭのセルは図１９に示すような構
成になっている。
【０００３】この図に示すように、ＣＡＭを構成する単
一のセルは、ＭＯＳ（Metal OxideSemiconductor）トラ
ンジスタ（以下、単にトランジスタと称する）１ａ，２
ａ，５ａ，６ａ，１ｂ，２ｂ，５ｂ，６ｂ、インバータ
３ａ，４ａ，３ｂ，４ｂによって構成されている。
一のセルは、ＭＯＳ（Metal OxideSemiconductor）トラ
ンジスタ（以下、単にトランジスタと称する）１ａ，２
ａ，５ａ，６ａ，１ｂ，２ｂ，５ｂ，６ｂ、インバータ
３ａ，４ａ，３ｂ，４ｂによって構成されている。
【０００４】ここで、トランジスタ１ａ，２ａおよびイ
ンバータ３ａ，４ａは、正側のビットを記憶する。ま
た、トランジスタ１ｂ，２ｂおよびインバータ３ｂ，４
ｂは、補側のビットを記憶する。
ンバータ３ａ，４ａは、正側のビットを記憶する。ま
た、トランジスタ１ｂ，２ｂおよびインバータ３ｂ，４
ｂは、補側のビットを記憶する。
【０００５】トランジスタ５ａ，５ｂ，６ａ，６ｂは、
検索データ線ＳＤ，ＸＳＤに印加されている信号と、セ
ルに記憶されているデータとが一致するか否かを判定す
る。信号線ＸＢＬ０，ＢＬ０，ＸＢＬ１，ＢＬ１は、デ
ータを書き込む際および読み出す際に使用される。
検索データ線ＳＤ，ＸＳＤに印加されている信号と、セ
ルに記憶されているデータとが一致するか否かを判定す
る。信号線ＸＢＬ０，ＢＬ０，ＸＢＬ１，ＢＬ１は、デ
ータを書き込む際および読み出す際に使用される。
【０００６】検索データ線ＳＤ，ＸＳＤには、検索しよ
うとするデータが入力される。ワード線ＷＬは、セルの
行方向の選択制御信号である。マッチ線ＭＬは、セル行
方向の照合結果伝達用の一致検出信号線である。
うとするデータが入力される。ワード線ＷＬは、セルの
行方向の選択制御信号である。マッチ線ＭＬは、セル行
方向の照合結果伝達用の一致検出信号線である。
【０００７】次に、以上の従来例の動作について説明す
る。図２０は、図１９のセルの状態を示す真理値表であ
る。この図に示すように、図１９に示すセルは、論理値
“１”，“０”，“Ｘ（不定）”を記憶する。具体的に
は、トランジスタ６ａ，６ｂの入力側をそれぞれＮ１，
Ｎ２とすると、Ｎ１が“Ｌ”かつＮ２が“Ｈ”の状態が
“１”に対応し、Ｎ１が“Ｈ”かつＮ２が“Ｌ”の状態
が“０”に対応し、Ｎ１が“Ｌ”かつＮ２が“Ｌ”の状
態が“Ｘ”に対応している。
る。図２０は、図１９のセルの状態を示す真理値表であ
る。この図に示すように、図１９に示すセルは、論理値
“１”，“０”，“Ｘ（不定）”を記憶する。具体的に
は、トランジスタ６ａ，６ｂの入力側をそれぞれＮ１，
Ｎ２とすると、Ｎ１が“Ｌ”かつＮ２が“Ｈ”の状態が
“１”に対応し、Ｎ１が“Ｈ”かつＮ２が“Ｌ”の状態
が“０”に対応し、Ｎ１が“Ｌ”かつＮ２が“Ｌ”の状
態が“Ｘ”に対応している。
【０００８】例えば、論理値“１”が記憶されている場
合に、検索値として“０”が入力されると、即ち、検索
データ線ＳＤが“Ｈ”の状態にされ、かつ、検索データ
線ＸＳＤが“Ｌ”の状態にされると、トランジスタ５
ａ，６ａはＯＮの状態に、トランジスタ５ｂ，６ｂはＯ
ＦＦの状態になる。その結果、マッチ線ＭＬはトランジ
スタ５ａ，６ａによって接地されるので“Ｌ”の状態に
なり不一致が検出される。
合に、検索値として“０”が入力されると、即ち、検索
データ線ＳＤが“Ｈ”の状態にされ、かつ、検索データ
線ＸＳＤが“Ｌ”の状態にされると、トランジスタ５
ａ，６ａはＯＮの状態に、トランジスタ５ｂ，６ｂはＯ
ＦＦの状態になる。その結果、マッチ線ＭＬはトランジ
スタ５ａ，６ａによって接地されるので“Ｌ”の状態に
なり不一致が検出される。
【０００９】一方、同様に論理値“１”が記憶されてい
る場合に、検索値として“１”が入力されると、即ち、
検索データ線ＳＤが“Ｌ”の状態にされ、かつ、検索デ
ータ線ＸＳＤが“Ｈ”の状態にされると、トランジスタ
５ｂ，６ａはＯＮの状態に、トランジスタ５ａ，６ｂは
ＯＦＦの状態になる。その結果、マッチ線ＭＬは接地さ
れないので“Ｈ”の状態を保持し、一致が検出される。
る場合に、検索値として“１”が入力されると、即ち、
検索データ線ＳＤが“Ｌ”の状態にされ、かつ、検索デ
ータ線ＸＳＤが“Ｈ”の状態にされると、トランジスタ
５ｂ，６ａはＯＮの状態に、トランジスタ５ａ，６ｂは
ＯＦＦの状態になる。その結果、マッチ線ＭＬは接地さ
れないので“Ｈ”の状態を保持し、一致が検出される。
【００１０】以上が、単一のメモリセルの基本的な動作
である。次に、図１９に示すメモリセルが複数接続され
て構成される連想メモリワード（以下、単にメモリワー
ドと称する）について説明する。
である。次に、図１９に示すメモリセルが複数接続され
て構成される連想メモリワード（以下、単にメモリワー
ドと称する）について説明する。
【００１１】図２１はメモリワードの構成例を示す図で
ある。この図に示すように、メモリワードは、図１９に
示す単一のメモリセルが複数接続されて構成されてい
る。なお、この例では、２つのメモリセル１０，１１の
みを示してあるが、実際には複数個のメモリセルが接続
されている。
ある。この図に示すように、メモリワードは、図１９に
示す単一のメモリセルが複数接続されて構成されてい
る。なお、この例では、２つのメモリセル１０，１１の
みを示してあるが、実際には複数個のメモリセルが接続
されている。
【００１２】メモリセル１０，１１は、マッチ線ＭＬに
対してワイヤードオア接続されており、各メモリセルに
対して検索データ線ＳＤ１，ＸＳＤ１，ＳＤ２，ＸＳＤ
２を介して入力された検索データと記憶データとが一致
しない場合には、マッチ線ＭＬを接地する。
対してワイヤードオア接続されており、各メモリセルに
対して検索データ線ＳＤ１，ＸＳＤ１，ＳＤ２，ＸＳＤ
２を介して入力された検索データと記憶データとが一致
しない場合には、マッチ線ＭＬを接地する。
【００１３】ここで、メモリセル１０は、記憶部１０
ａ，１０ｂ、トランジスタ１０ｃ〜１０ｆによって構成
されている。なお、記憶部１０ａ，１０ｂは、図１９の
２つのトランジスタと２つのインバータを簡略化して示
している。
ａ，１０ｂ、トランジスタ１０ｃ〜１０ｆによって構成
されている。なお、記憶部１０ａ，１０ｂは、図１９の
２つのトランジスタと２つのインバータを簡略化して示
している。
【００１４】メモリセル１１も同様に、記憶部１１ａ，
１１ｂ、トランジスタ１１ｃ〜１１ｆによって構成され
ている。なお、記憶部１１ａ，１１ｂも同様に、図１９
の２つのトランジスタと２つのインバータを簡略化して
示している。
１１ｂ、トランジスタ１１ｃ〜１１ｆによって構成され
ている。なお、記憶部１１ａ，１１ｂも同様に、図１９
の２つのトランジスタと２つのインバータを簡略化して
示している。
【００１５】インバータ１３は、マッチ線ＭＬに印加さ
れている信号を反転して出力信号ＯＵＴとして出力す
る。トランジスタ１２は、プリチャージ線ＭＬＥＺが
“Ｌ”の状態になった場合には、マッチ線ＭＬをプリチ
ャージする。
れている信号を反転して出力信号ＯＵＴとして出力す
る。トランジスタ１２は、プリチャージ線ＭＬＥＺが
“Ｌ”の状態になった場合には、マッチ線ＭＬをプリチ
ャージする。
【００１６】次に、以上の例の動作を説明する。図２２
は、以上の例の動作を説明するためのタイミングチャー
トである。時刻Ｔ０では、回路はスタンバイ状態となっ
ており、プリチャージ線ＭＬＥＺが“Ｌ”の状態である
ので（図２２（Ａ）参照）、マッチ線ＭＬがプリチャー
ジされた状態である。
は、以上の例の動作を説明するためのタイミングチャー
トである。時刻Ｔ０では、回路はスタンバイ状態となっ
ており、プリチャージ線ＭＬＥＺが“Ｌ”の状態である
ので（図２２（Ａ）参照）、マッチ線ＭＬがプリチャー
ジされた状態である。
【００１７】時刻Ｔ１において、プリチャージ線ＭＬＥ
Ｚが“Ｈ”の状態になると（図２２（Ａ）参照）、トラ
ンジスタ１２がＯＦＦの状態になるので、プリチャージ
状態が解除される。
Ｚが“Ｈ”の状態になると（図２２（Ａ）参照）、トラ
ンジスタ１２がＯＦＦの状態になるので、プリチャージ
状態が解除される。
【００１８】そして、時刻Ｔ２において検索データ
“０”が入力されると、検索データ線ＳＤ１は“Ｈ”の
状態に（図２２（Ｂ）参照）、また、検索データ線ＸＳ
Ｄ１は“Ｌ”の状態になる（図２２（Ｃ）参照）。
“０”が入力されると、検索データ線ＳＤ１は“Ｈ”の
状態に（図２２（Ｂ）参照）、また、検索データ線ＸＳ
Ｄ１は“Ｌ”の状態になる（図２２（Ｃ）参照）。
【００１９】このとき、メモリセル１０にデータ“１”
が格納されているとすると、記憶部１０ａの出力は
“Ｈ”の状態に、また、記憶部１０ｂの出力は“Ｌ”の
状態になる。
が格納されているとすると、記憶部１０ａの出力は
“Ｈ”の状態に、また、記憶部１０ｂの出力は“Ｌ”の
状態になる。
【００２０】その結果、トランジスタ１０ｃ，１０ｄは
双方ともにＯＮの状態になるので、マッチ線ＭＬは接地
され、“Ｌ”の状態になる（図２２（Ｄ）参照）。マッ
チ線ＭＬが“Ｌ”の状態になると、インバータ１３の出
力は時刻Ｔ３において“Ｈ”の状態になり、当該メモリ
ワードは不一致であることを示す。
双方ともにＯＮの状態になるので、マッチ線ＭＬは接地
され、“Ｌ”の状態になる（図２２（Ｄ）参照）。マッ
チ線ＭＬが“Ｌ”の状態になると、インバータ１３の出
力は時刻Ｔ３において“Ｈ”の状態になり、当該メモリ
ワードは不一致であることを示す。
【００２１】そして、時刻Ｔ４においてプリチャージ信
号線ＭＬＥＺが“Ｌ”に遷移し、マッチ線ＭＬがチャー
ジされて“Ｈ”の状態になり、１サイクルが終了する。
号線ＭＬＥＺが“Ｌ”に遷移し、マッチ線ＭＬがチャー
ジされて“Ｈ”の状態になり、１サイクルが終了する。
【００２２】
【発明が解決しようとする課題】ところで、前述したよ
うな検索動作は、チップ全体で行われる。従って、例え
ば、メモリワードがＮ個のセルから構成され、装置全体
でメモリワードがＭ個存在する場合には、Ｎ×Ｍ個のメ
モリセルが同時に動作することになる。
うな検索動作は、チップ全体で行われる。従って、例え
ば、メモリワードがＮ個のセルから構成され、装置全体
でメモリワードがＭ個存在する場合には、Ｎ×Ｍ個のメ
モリセルが同時に動作することになる。
【００２３】メモリセルを動作させるためには、マッチ
線ＭＬを充放電し、また、検索データ線ＳＤを駆動する
必要があるため、これらＮ×Ｍ個のメモリセルを駆動す
るための電力消費は多大なものとなるという問題点があ
った。
線ＭＬを充放電し、また、検索データ線ＳＤを駆動する
必要があるため、これらＮ×Ｍ個のメモリセルを駆動す
るための電力消費は多大なものとなるという問題点があ
った。
【００２４】本発明はこのような点に鑑みてなされたも
のであり、検索動作時において消費電力が少ない半導体
記憶装置を提供することを目的とする。
のであり、検索動作時において消費電力が少ない半導体
記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、複数の連想メモリワード２
０−１−１〜２０−１−Ｎ乃至２０−Ｍ−１〜２０−Ｍ
−Ｎ（不図示）と、各連想メモリワードに接続された複
数のメモリセル１〜Ｌと、Ｎ個の連想メモリワードによ
って構成されるメモリワードブロック２０−１〜２０−
Ｍと、各メモリワードブロックを活性化するか否かを示
す情報が複数のパターン格納された格納回路２３と、格
納回路２３に格納されている複数のパターンの情報から
所定のパターンを指定するための指定情報が入力された
場合には、指定されたパターンに応じて各連想メモリワ
ードブロックを活性化する活性化回路２１と、検索デー
タが入力された場合には、活性化回路２１によって活性
化された連想メモリワード群のうち、当該検索データに
一致するデータが格納された連想メモリワードを特定す
る特定回路２２と、を有することを特徴とする半導体記
憶装置が提供される。
決するために、図１に示す、複数の連想メモリワード２
０−１−１〜２０−１−Ｎ乃至２０−Ｍ−１〜２０−Ｍ
−Ｎ（不図示）と、各連想メモリワードに接続された複
数のメモリセル１〜Ｌと、Ｎ個の連想メモリワードによ
って構成されるメモリワードブロック２０−１〜２０−
Ｍと、各メモリワードブロックを活性化するか否かを示
す情報が複数のパターン格納された格納回路２３と、格
納回路２３に格納されている複数のパターンの情報から
所定のパターンを指定するための指定情報が入力された
場合には、指定されたパターンに応じて各連想メモリワ
ードブロックを活性化する活性化回路２１と、検索デー
タが入力された場合には、活性化回路２１によって活性
化された連想メモリワード群のうち、当該検索データに
一致するデータが格納された連想メモリワードを特定す
る特定回路２２と、を有することを特徴とする半導体記
憶装置が提供される。
【００２６】ここで、連想メモリワードブロック２０−
１〜２０−Ｍは、それぞれ複数の連想メモリワードによ
って構成されており、各連想メモリワードは複数のメモ
リセルによって構成されている。例えば、連想メモリワ
ードブロック２０−１は、連想メモリワード２０−１−
１〜２０−１−Ｎによって構成され、連想メモリワード
２０−１−１は、メモリセル１〜Ｌによって構成されて
いる。
１〜２０−Ｍは、それぞれ複数の連想メモリワードによ
って構成されており、各連想メモリワードは複数のメモ
リセルによって構成されている。例えば、連想メモリワ
ードブロック２０−１は、連想メモリワード２０−１−
１〜２０−１−Ｎによって構成され、連想メモリワード
２０−１−１は、メモリセル１〜Ｌによって構成されて
いる。
【００２７】格納回路２３は、各メモリワードブロック
を活性化するか否かを示す情報が複数のパターン格納さ
れている。活性化回路２１は、格納回路２３に格納され
ている複数のパターンの情報から所定のパターンを指定
するための指定情報が入力された場合には、指定された
パターンに応じて各連想メモリワードブロックを活性化
する。特定回路２２は、検索データが入力された場合に
は、活性化回路２１によって活性化された連想メモリワ
ード群のうち、当該検索データに一致するデータが格納
された連想メモリワードを特定する。従って連想メモリ
ワードブロック単位で活性化が行われるので、必要な連
想メモリワードのみを活性化することにより消費電力を
削減することができる。
を活性化するか否かを示す情報が複数のパターン格納さ
れている。活性化回路２１は、格納回路２３に格納され
ている複数のパターンの情報から所定のパターンを指定
するための指定情報が入力された場合には、指定された
パターンに応じて各連想メモリワードブロックを活性化
する。特定回路２２は、検索データが入力された場合に
は、活性化回路２１によって活性化された連想メモリワ
ード群のうち、当該検索データに一致するデータが格納
された連想メモリワードを特定する。従って連想メモリ
ワードブロック単位で活性化が行われるので、必要な連
想メモリワードのみを活性化することにより消費電力を
削減することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体記憶装置は、連想メモリワードブロック（以下、単に
メモリワードブロックと称する）２０−１〜２０−Ｍ、
活性化回路２１、特定回路２２および格納回路２３によ
って構成されている。
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体記憶装置は、連想メモリワードブロック（以下、単に
メモリワードブロックと称する）２０−１〜２０−Ｍ、
活性化回路２１、特定回路２２および格納回路２３によ
って構成されている。
【００２９】ここで、メモリワードブロック２０−１〜
２０−Ｍは、それぞれがＮ個のメモリワードによって構
成されており、メモリワードブロック２０−１の場合で
は、メモリワード２０−１−１〜２０−１−Ｎによって
構成されている。メモリワード２０−１−１〜２０−１
−Ｎは、メモリワード２０−１−１を例に挙げて説明す
ると、Ｌ個のメモリセル１〜Ｌによって構成されてお
り、Ｌビットのデータを格納することができる。
２０−Ｍは、それぞれがＮ個のメモリワードによって構
成されており、メモリワードブロック２０−１の場合で
は、メモリワード２０−１−１〜２０−１−Ｎによって
構成されている。メモリワード２０−１−１〜２０−１
−Ｎは、メモリワード２０−１−１を例に挙げて説明す
ると、Ｌ個のメモリセル１〜Ｌによって構成されてお
り、Ｌビットのデータを格納することができる。
【００３０】格納回路２３は、メモリワードブロック２
０−１〜２０−Ｍのそれぞれを活性化するか否かを示す
情報が複数のパターン格納されている。活性化回路２１
は、格納回路２３に格納されている複数のパターンの情
報から所定のパターンを指定するための指定情報が入力
された場合には、指定されたパターンに応じて各連想メ
モリワードブロックを活性化する。
０−１〜２０−Ｍのそれぞれを活性化するか否かを示す
情報が複数のパターン格納されている。活性化回路２１
は、格納回路２３に格納されている複数のパターンの情
報から所定のパターンを指定するための指定情報が入力
された場合には、指定されたパターンに応じて各連想メ
モリワードブロックを活性化する。
【００３１】特定回路２２は、検索データが入力された
場合には、活性化回路２１によって活性化された連想メ
モリワード群のうち、検索データに一致するデータが格
納された連想メモリワードブロックを特定する。
場合には、活性化回路２１によって活性化された連想メ
モリワード群のうち、検索データに一致するデータが格
納された連想メモリワードブロックを特定する。
【００３２】次に、以上の原理図の動作について説明す
る。例えば、格納回路２３に、メモリワードブロック２
０−１，２０−２のみを活性化する活性化パターンの情
報と、その他の活性化パターン（例えば、メモリワード
ブロック２０−３，２０−４のみを活性化する）の情報
が格納されているとする。
る。例えば、格納回路２３に、メモリワードブロック２
０−１，２０−２のみを活性化する活性化パターンの情
報と、その他の活性化パターン（例えば、メモリワード
ブロック２０−３，２０−４のみを活性化する）の情報
が格納されているとする。
【００３３】このような状態において、前述のメモリワ
ードブロック２０−１，２０−２を活性化する活性化パ
ターンの情報を指定するための情報（格納回路２３に格
納されている情報よりも情報量が少ない情報）が入力さ
れたとすると、活性化回路２１は、特定回路２２により
メモリワードブロック２０−１，２０−２を活性化す
る。より具体的には、活性化回路２１は、メモリワード
ブロック２０−１，２０−２に内蔵されている図示せぬ
センスアンプ（マッチ線の出力を増幅するためのアン
プ）と、ドライバ（検索データを各メモリセルに供給す
るためのドライバ）とを動作状態にし、それ以外のメモ
リワードブロック２０−３〜２０−Ｍについては、非動
作状態にする。
ードブロック２０−１，２０−２を活性化する活性化パ
ターンの情報を指定するための情報（格納回路２３に格
納されている情報よりも情報量が少ない情報）が入力さ
れたとすると、活性化回路２１は、特定回路２２により
メモリワードブロック２０−１，２０−２を活性化す
る。より具体的には、活性化回路２１は、メモリワード
ブロック２０−１，２０−２に内蔵されている図示せぬ
センスアンプ（マッチ線の出力を増幅するためのアン
プ）と、ドライバ（検索データを各メモリセルに供給す
るためのドライバ）とを動作状態にし、それ以外のメモ
リワードブロック２０−３〜２０−Ｍについては、非動
作状態にする。
【００３４】特定回路２２は、活性化回路２１によって
活性化されたメモリワードブロック２０−１，２０−２
のそれぞれに対して検索データを供給し、検索動作を実
行させる。その結果、例えば、メモリワード２０−１−
１に該当するデータが検索されている場合には、メモリ
ワード２０−１−１に接続されているマッチ線のみが
“Ｈ”の状態になり、それ以外は“Ｌ”の状態になるた
め、検索データが格納されているメモリワードを特定す
ることができる。
活性化されたメモリワードブロック２０−１，２０−２
のそれぞれに対して検索データを供給し、検索動作を実
行させる。その結果、例えば、メモリワード２０−１−
１に該当するデータが検索されている場合には、メモリ
ワード２０−１−１に接続されているマッチ線のみが
“Ｈ”の状態になり、それ以外は“Ｌ”の状態になるた
め、検索データが格納されているメモリワードを特定す
ることができる。
【００３５】以上に説明したように、本発明では、Ｎ個
のメモリワードから構成されるメモリワードブロックを
設け、活性化回路２１により検索対象をメモリワードブ
ロック単位で活性化するようにしたので、不要なメモリ
ワードブロックを休止状態にすることが可能になり、そ
の結果、装置全体での消費電力を削減することが可能に
なる。
のメモリワードから構成されるメモリワードブロックを
設け、活性化回路２１により検索対象をメモリワードブ
ロック単位で活性化するようにしたので、不要なメモリ
ワードブロックを休止状態にすることが可能になり、そ
の結果、装置全体での消費電力を削減することが可能に
なる。
【００３６】また、格納回路２３に複数の活性化パター
ンの情報を格納しておき、この情報に基づいてメモリワ
ードブロックを活性化するようにしたので、少ない情報
量で活性化の対象となるメモリワードブロックを特定す
ることが可能になる。
ンの情報を格納しておき、この情報に基づいてメモリワ
ードブロックを活性化するようにしたので、少ない情報
量で活性化の対象となるメモリワードブロックを特定す
ることが可能になる。
【００３７】次に、本発明の実施の形態について説明す
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図は、本発明におけるメモリワードの分割の態
様を示す図である。この図の例では、１メモリワードが
７２ビットから構成され、また、１メモリワードが１２
８ｋｗｌ集まって構成されている。そして、１２８ｋｗ
ｌのメモリワードが０〜３１のメモリワードブロック
（以下、メモリワード＃０〜＃３１と記述する）に分割
されているので、各メモリワードブロックは４ｋｗｌの
メモリワードによって構成されている。
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図は、本発明におけるメモリワードの分割の態
様を示す図である。この図の例では、１メモリワードが
７２ビットから構成され、また、１メモリワードが１２
８ｋｗｌ集まって構成されている。そして、１２８ｋｗ
ｌのメモリワードが０〜３１のメモリワードブロック
（以下、メモリワード＃０〜＃３１と記述する）に分割
されているので、各メモリワードブロックは４ｋｗｌの
メモリワードによって構成されている。
【００３８】図３は、図２の更に詳細な構成例を示す図
である。この図に示すように、半導体基板上には、４ｋ
ｗｌのメモリワードによって構成されるメモリワードブ
ロックが２分割されて配置されている。図４は、図３に
おいて波線により囲繞されているメモリワードブロック
＃１２を拡大して示した図である。この図に示すよう
に、メモリワードブロック＃１２は、中央部分にメモリ
セル群が配置され、各メモリセルにはマッチ線ＭＬおよ
び検索データ線ＳＤがそれぞれ接続されている。マッチ
線ＭＬからの出力はマッチ線センスアンプＭＬＳＡ（以
下、単にＭＬＳＡと称する）によって増幅されて出力さ
れる。一方、検索データ線ＳＤは、Ｓ／Ｄバッファによ
って制御される。また、図中破線で囲繞した部分には、
制御回路が配置されており、ＭＬＳＡおよびＳ／Ｄバッ
ファを制御する。
である。この図に示すように、半導体基板上には、４ｋ
ｗｌのメモリワードによって構成されるメモリワードブ
ロックが２分割されて配置されている。図４は、図３に
おいて波線により囲繞されているメモリワードブロック
＃１２を拡大して示した図である。この図に示すよう
に、メモリワードブロック＃１２は、中央部分にメモリ
セル群が配置され、各メモリセルにはマッチ線ＭＬおよ
び検索データ線ＳＤがそれぞれ接続されている。マッチ
線ＭＬからの出力はマッチ線センスアンプＭＬＳＡ（以
下、単にＭＬＳＡと称する）によって増幅されて出力さ
れる。一方、検索データ線ＳＤは、Ｓ／Ｄバッファによ
って制御される。また、図中破線で囲繞した部分には、
制御回路が配置されており、ＭＬＳＡおよびＳ／Ｄバッ
ファを制御する。
【００３９】図５は、図４に示す制御回路に関連する部
分の構成例を示す図である。この図に示すように、制御
回路４１は、入力バッファ４１ａ、入力バッファ４１
ｂ、ＭＳＥジェネレータ４１ｃ、ＳＤＥバッファ４１ｄ
およびＭＳＥバッファ４１ｅによって構成されており、
活性化の対象となっているか否かに応じてＳ／Ｄバッフ
ァ４３およびＭＬＳＡ４４を動作状態または非動作状態
にする。
分の構成例を示す図である。この図に示すように、制御
回路４１は、入力バッファ４１ａ、入力バッファ４１
ｂ、ＭＳＥジェネレータ４１ｃ、ＳＤＥバッファ４１ｄ
およびＭＳＥバッファ４１ｅによって構成されており、
活性化の対象となっているか否かに応じてＳ／Ｄバッフ
ァ４３およびＭＬＳＡ４４を動作状態または非動作状態
にする。
【００４０】ここで、入力バッファ４１ａは、後述する
レジスタから供給される、メモリワードブロック＃１２
を活性化するか否かを示す信号ＢＥ１２（後述する）
を、ＣＬＫ信号によってラッチし、ＢＥ１２Ｚ信号とし
てＭＳＥジェネレータ４１ｃに供給する。
レジスタから供給される、メモリワードブロック＃１２
を活性化するか否かを示す信号ＢＥ１２（後述する）
を、ＣＬＫ信号によってラッチし、ＢＥ１２Ｚ信号とし
てＭＳＥジェネレータ４１ｃに供給する。
【００４１】入力バッファ４１ｂは、検索信号ＸＳＥＲ
をＣＬＫ信号によってラッチし、ＳＥＺ信号としてＭＳ
Ｅジェネレータ４１ｃに供給する。ＭＳＥジェネレータ
４１ｃは、入力バッファ４１ｂから供給されるＳＥＺ信
号がアクティブ（検索信号が入力されたことを示す）で
あって、ＢＥ１２Ｚ信号がアクティブとなっている場合
（当該メモリワードブロックが活性化の対象となってい
る場合）には、ＳＤＥバッファ４１ｄとＭＳＥバッファ
４１ｅに供給されているＰＳＤＥＺ信号とＰＭＬＥＺ信
号をアクティブにする。
をＣＬＫ信号によってラッチし、ＳＥＺ信号としてＭＳ
Ｅジェネレータ４１ｃに供給する。ＭＳＥジェネレータ
４１ｃは、入力バッファ４１ｂから供給されるＳＥＺ信
号がアクティブ（検索信号が入力されたことを示す）で
あって、ＢＥ１２Ｚ信号がアクティブとなっている場合
（当該メモリワードブロックが活性化の対象となってい
る場合）には、ＳＤＥバッファ４１ｄとＭＳＥバッファ
４１ｅに供給されているＰＳＤＥＺ信号とＰＭＬＥＺ信
号をアクティブにする。
【００４２】ＳＤＥバッファ４１ｄは、ＰＳＤＥＺ信号
がアクティブにされた場合には、ＳＤＥＺ信号をアクテ
ィブにし、Ｓ／Ｄバッファ４３を動作可能な状態にす
る。ＭＳＥバッファ４１ｅは、ＰＭＬＥＺ信号がアクテ
ィブにされた場合には、ＭＬＥＺ信号をアクティブに
し、ＭＬＳＡ４４を動作可能な状態にする。
がアクティブにされた場合には、ＳＤＥＺ信号をアクテ
ィブにし、Ｓ／Ｄバッファ４３を動作可能な状態にす
る。ＭＳＥバッファ４１ｅは、ＰＭＬＥＺ信号がアクテ
ィブにされた場合には、ＭＬＥＺ信号をアクティブに
し、ＭＬＳＡ４４を動作可能な状態にする。
【００４３】データ入力バッファ４２は、クロック信号
ＣＬＫに同期して入力された入力データＤＩＮをラッチ
し、ＤＩＺ信号として出力する。Ｓ／Ｄバッファ４３
は、データ入力バッファ４２から供給されたＤＩＺ信号
をメモリワードブロック４０のメモリセル４０ａに供給
する。なお、この例では、メモリセル４０ａが一個の場
合を例示してあるが、実際には７２×４ｋｗｌ分のメモ
リセルが存在している。
ＣＬＫに同期して入力された入力データＤＩＮをラッチ
し、ＤＩＺ信号として出力する。Ｓ／Ｄバッファ４３
は、データ入力バッファ４２から供給されたＤＩＺ信号
をメモリワードブロック４０のメモリセル４０ａに供給
する。なお、この例では、メモリセル４０ａが一個の場
合を例示してあるが、実際には７２×４ｋｗｌ分のメモ
リセルが存在している。
【００４４】ＭＬＳＡ４４は、マッチ線ＭＬに印加され
ている電圧を増幅し、出力する。図６は、活性化するメ
モリワードブロックを指定するための情報を格納したレ
ジスタの構成例を示す図である。
ている電圧を増幅し、出力する。図６は、活性化するメ
モリワードブロックを指定するための情報を格納したレ
ジスタの構成例を示す図である。
【００４５】この例では、ＢＥ（Block Enable） Ｒｅ
ｇ（Register）．［０］〜［１５］の１６個のレジスタ
によって構成されている。各レジスタは、第０ビット〜
第３１ビットの３２ビットによって構成され、各ビット
が図２に示すメモリワードブロックに対応している。ビ
ットが“１”である場合には、該当するメモリワードブ
ロックを活性化することを示し、“０”である場合に
は、活性化しないことを示す。
ｇ（Register）．［０］〜［１５］の１６個のレジスタ
によって構成されている。各レジスタは、第０ビット〜
第３１ビットの３２ビットによって構成され、各ビット
が図２に示すメモリワードブロックに対応している。ビ
ットが“１”である場合には、該当するメモリワードブ
ロックを活性化することを示し、“０”である場合に
は、活性化しないことを示す。
【００４６】図７は、ＢＥレジスタに関する回路の構成
例を示す図である。この図に示すように、ＢＥレジスタ
６４に関連する回路としては、インストラクションピン
（Instruction Pin）５０−１〜５０−ｎ、データ入力
ピン（Din Pin）５１−１〜５１−ｐ、入力バッファ５
２−１〜５２−ｎ、入力バッファ５３−１〜５３−ｐ、
ラッチ回路５４−１〜５４−ｎ、ラッチ回路５５−１〜
５５−ｐ、コマンドデコーダ５６、レジスタ活性化回路
５７、アドレスデコーダ５８、デコーダ５９、Ｗデコー
ダ６０、パターンジェネレータ６１、データパターン回
路６２、Ｗアンプ６３、ＢＥレジスタ６４およびＢＥレ
ジスタ６５によって構成されている。
例を示す図である。この図に示すように、ＢＥレジスタ
６４に関連する回路としては、インストラクションピン
（Instruction Pin）５０−１〜５０−ｎ、データ入力
ピン（Din Pin）５１−１〜５１−ｐ、入力バッファ５
２−１〜５２−ｎ、入力バッファ５３−１〜５３−ｐ、
ラッチ回路５４−１〜５４−ｎ、ラッチ回路５５−１〜
５５−ｐ、コマンドデコーダ５６、レジスタ活性化回路
５７、アドレスデコーダ５８、デコーダ５９、Ｗデコー
ダ６０、パターンジェネレータ６１、データパターン回
路６２、Ｗアンプ６３、ＢＥレジスタ６４およびＢＥレ
ジスタ６５によって構成されている。
【００４７】ここで、インストラクションピン５０−１
〜５０−ｎは、半導体記憶装置にコマンドを入力するた
めのピン（端子）であり、インストラクションピン５０
−１〜５０−ｍは、コマンド自体を、また、インストラ
クションピン５０−ｍ〜５０−ｎは、ＢＥレジスタの所
定のレジスタを指定するためのデータ（アドレス）が入
力される。
〜５０−ｎは、半導体記憶装置にコマンドを入力するた
めのピン（端子）であり、インストラクションピン５０
−１〜５０−ｍは、コマンド自体を、また、インストラ
クションピン５０−ｍ〜５０−ｎは、ＢＥレジスタの所
定のレジスタを指定するためのデータ（アドレス）が入
力される。
【００４８】データ入力ピン５１−１〜５１−ｐは、Ｂ
Ｅレジスタ６４に格納するデータを入力するためのピン
である。入力バッファ５２−１〜５２−ｎは、インスト
ラクションピン５０−１〜５０−ｎから入力された信号
を増幅して次段に出力する。
Ｅレジスタ６４に格納するデータを入力するためのピン
である。入力バッファ５２−１〜５２−ｎは、インスト
ラクションピン５０−１〜５０−ｎから入力された信号
を増幅して次段に出力する。
【００４９】入力バッファ５３−１〜５３−ｐは、デー
タ入力ピン５１−１〜５１−ｐから入力されたデータを
増幅して次段に出力する。ラッチ回路５４−１〜５４−
ｎは、入力バッファ５２−ｍ〜５２−ｎから供給された
データをクロック信号に同期してラッチし、アドレスデ
コーダ５８に供給する。
タ入力ピン５１−１〜５１−ｐから入力されたデータを
増幅して次段に出力する。ラッチ回路５４−１〜５４−
ｎは、入力バッファ５２−ｍ〜５２−ｎから供給された
データをクロック信号に同期してラッチし、アドレスデ
コーダ５８に供給する。
【００５０】ラッチ回路５５−１〜５５−ｐは、入力バ
ッファ５３−１〜５３−ｐから供給されたデータをクロ
ック信号に同期してラッチし、パターンジェネレータ６
１に供給する。
ッファ５３−１〜５３−ｐから供給されたデータをクロ
ック信号に同期してラッチし、パターンジェネレータ６
１に供給する。
【００５１】コマンドデコーダ５６は、入力バッファ５
２−１〜５２−３から入力されたコマンドをデコード
し、リードレジスタＲＲＥＧ、ライトレジスタＷＲＥＧ
および検索信号ＸＳＥＲを出力する。
２−１〜５２−３から入力されたコマンドをデコード
し、リードレジスタＲＲＥＧ、ライトレジスタＷＲＥＧ
および検索信号ＸＳＥＲを出力する。
【００５２】レジスタ活性化回路５７は、コマンドデコ
ーダから出力されたリードレジスタＲＲＥＧ、ライトレ
ジスタＷＲＥＧおよび検索信号ＸＳＥＲを入力し、Ｗデ
コーダ６０、ＢＥレジスタ６５およびＷアンプ６３を活
性化するためのＷＤＥＮＺ信号、ＥＮＺ信号およびＷＥ
ＮＺ信号をそれぞれ出力する。
ーダから出力されたリードレジスタＲＲＥＧ、ライトレ
ジスタＷＲＥＧおよび検索信号ＸＳＥＲを入力し、Ｗデ
コーダ６０、ＢＥレジスタ６５およびＷアンプ６３を活
性化するためのＷＤＥＮＺ信号、ＥＮＺ信号およびＷＥ
ＮＺ信号をそれぞれ出力する。
【００５３】アドレスデコーダ５８は、ラッチ回路５４
−１〜５４−ｎの出力をデコードして、デコーダ５９に
供給する。デコーダ５９は、アドレスデコーダ５８の出
力をデコードして、Ｗデコーダ６０に供給する。
−１〜５４−ｎの出力をデコードして、デコーダ５９に
供給する。デコーダ５９は、アドレスデコーダ５８の出
力をデコードして、Ｗデコーダ６０に供給する。
【００５４】Ｗデコーダ６０は、デコーダ５９の出力を
入力し、所定のワード線ＷＬ０〜ＷＬ１５をアクティブ
にすることにより、ＢＥレジスタ６４の所定のレジスタ
を選択する。
入力し、所定のワード線ＷＬ０〜ＷＬ１５をアクティブ
にすることにより、ＢＥレジスタ６４の所定のレジスタ
を選択する。
【００５５】パターンジェネレータ６１は、ラッチ回路
５５−１〜５５−ｐからの出力を入力してＢＥレジスタ
６４に書き込むためのパターンを発生し、データパター
ン回路６２に供給する。
５５−１〜５５−ｐからの出力を入力してＢＥレジスタ
６４に書き込むためのパターンを発生し、データパター
ン回路６２に供給する。
【００５６】データパターン回路６２は、パターンジェ
ネレータ６１の出力に応じたデータＤＡＴＡ０〜ＤＡＴ
Ａ３１を生成して出力する。Ｗアンプ６３は、データパ
ターン回路６２から供給されたＤＡＴＡ０〜ＤＡＴＡ３
１を、ＷＥＮＺ信号がアクティブになるタイミングに同
期して、ＢＥレジスタ６４に供給する。
ネレータ６１の出力に応じたデータＤＡＴＡ０〜ＤＡＴ
Ａ３１を生成して出力する。Ｗアンプ６３は、データパ
ターン回路６２から供給されたＤＡＴＡ０〜ＤＡＴＡ３
１を、ＷＥＮＺ信号がアクティブになるタイミングに同
期して、ＢＥレジスタ６４に供給する。
【００５７】ＢＥレジスタ６４は、図６に示すように、
ＢＥ Ｒｅｇ．［０］〜［１５］によって構成され、各
メモリワードブロックを活性化するか否かを示す情報を
格納している。
ＢＥ Ｒｅｇ．［０］〜［１５］によって構成され、各
メモリワードブロックを活性化するか否かを示す情報を
格納している。
【００５８】ＢＥレジスタ６５は、ＢＥレジスタ６４に
格納されているデータであって、Ｗデコーダ６０によっ
て指定されたデータをＥＮＺ信号に同期して読み出し、
それぞれのビットに応じてＢＥ０〜ＢＥ３１信号を生成
し、出力する。
格納されているデータであって、Ｗデコーダ６０によっ
て指定されたデータをＥＮＺ信号に同期して読み出し、
それぞれのビットに応じてＢＥ０〜ＢＥ３１信号を生成
し、出力する。
【００５９】図８は、図７に示すＷアンプ６３、ＢＥレ
ジスタ６４およびＢＥレジスタ６５の詳細な構成例を示
す図である。この図に示すように、Ｗアンプ６３、ＢＥ
レジスタ６４およびＢＥレジスタ６５は、複数のトラン
ジスタ、インバータ、トランスファー等によって構成さ
れている。
ジスタ６４およびＢＥレジスタ６５の詳細な構成例を示
す図である。この図に示すように、Ｗアンプ６３、ＢＥ
レジスタ６４およびＢＥレジスタ６５は、複数のトラン
ジスタ、インバータ、トランスファー等によって構成さ
れている。
【００６０】図９は、図８に示すＢＥレジスタ６４の列
方向のＢＥ０に関連する部分の拡大図である。この図に
示すように、列方向のＢＥ０に関連する部分は、インバ
ータ７０〜８１、トランスファー８２，８３、Ｐチャネ
ルトランジスタ（以下、Ｐ−トランジスタと称する）８
４〜８７、Ｎチャネルトランジスタ（以下、Ｎ−トラン
ジスタと称する）８８〜９６によって構成されている。
方向のＢＥ０に関連する部分の拡大図である。この図に
示すように、列方向のＢＥ０に関連する部分は、インバ
ータ７０〜８１、トランスファー８２，８３、Ｐチャネ
ルトランジスタ（以下、Ｐ−トランジスタと称する）８
４〜８７、Ｎチャネルトランジスタ（以下、Ｎ−トラン
ジスタと称する）８８〜９６によって構成されている。
【００６１】ここで、インバータ７０〜７２、トランス
ファー８２，８３、および、Ｐ−トランジスタ８４，８
５は、Ｗアンプ６３に対応している。インバータ７８，
７９およびＮ−トランジスタ９２，９３は、図７に示す
Ｒｅｇ０００に対応するレジスタである。同様に、イン
バータ７６，７７およびＮ−トランジスタ９０，９１
は、図７に示すＲｅｇ１００に対応するレジスタであ
る。また、インバータ７４，７５およびＮ−トランジス
タ８８，８９は、図７に示すＲｅｇｆ００に対応するレ
ジスタである。
ファー８２，８３、および、Ｐ−トランジスタ８４，８
５は、Ｗアンプ６３に対応している。インバータ７８，
７９およびＮ−トランジスタ９２，９３は、図７に示す
Ｒｅｇ０００に対応するレジスタである。同様に、イン
バータ７６，７７およびＮ−トランジスタ９０，９１
は、図７に示すＲｅｇ１００に対応するレジスタであ
る。また、インバータ７４，７５およびＮ−トランジス
タ８８，８９は、図７に示すＲｅｇｆ００に対応するレ
ジスタである。
【００６２】図１０は、図５に示す入力バッファ４１ｂ
の詳細な構成例を示す図である。なお、入力バッファ４
１ａも同様の構成とされている。この図に示すように、
入力バッファ４１ｂは、トランスファー１００，１０
１、インバータ１０２〜１０７、Ｐ−トランジスタ１０
８，１０９およびＮ−トランジスタ１１０，１１１によ
って構成されており、入力されたＸＳＥＲ信号をＣＬＫ
信号に同期してラッチし、ＳＥＺ信号として出力する。
の詳細な構成例を示す図である。なお、入力バッファ４
１ａも同様の構成とされている。この図に示すように、
入力バッファ４１ｂは、トランスファー１００，１０
１、インバータ１０２〜１０７、Ｐ−トランジスタ１０
８，１０９およびＮ−トランジスタ１１０，１１１によ
って構成されており、入力されたＸＳＥＲ信号をＣＬＫ
信号に同期してラッチし、ＳＥＺ信号として出力する。
【００６３】図１１は、図５に示すＭＳＥジェネレータ
４１ｃの詳細な構成例を示す図である。この図に示すよ
うに、ＭＳＥジェネレータ４１ｃは、インバータ１２
０，１２１およびＮＡＮＤゲート１２２によって構成さ
れており、ＳＥＺ信号とＢＥ１２Ｚ信号に対して論理演
算を施すことにより、ＰＭＬＥＺ信号とＰＳＤＥＺ信号
を生成して出力する。
４１ｃの詳細な構成例を示す図である。この図に示すよ
うに、ＭＳＥジェネレータ４１ｃは、インバータ１２
０，１２１およびＮＡＮＤゲート１２２によって構成さ
れており、ＳＥＺ信号とＢＥ１２Ｚ信号に対して論理演
算を施すことにより、ＰＭＬＥＺ信号とＰＳＤＥＺ信号
を生成して出力する。
【００６４】図１２は、図５に示すＳＤＥバッファ４１
ｄの詳細な構成例を示す図である。この図に示すよう
に、ＳＤＥバッファ４１ｄは、インバータ１３０〜１３
３およびキャパシタ１３４〜１３６によって構成されて
おり、ＰＳＤＥＺ信号を入力し、所定の時間だけ遅延
し、ＳＤＥＺ信号として出力する。
ｄの詳細な構成例を示す図である。この図に示すよう
に、ＳＤＥバッファ４１ｄは、インバータ１３０〜１３
３およびキャパシタ１３４〜１３６によって構成されて
おり、ＰＳＤＥＺ信号を入力し、所定の時間だけ遅延
し、ＳＤＥＺ信号として出力する。
【００６５】図１３は、図５に示すＳ／Ｄバッファ４３
の詳細な構成例を示す図である。この図に示すように、
Ｓ／Ｄバッファ４３は、ＮＡＮＤゲート１４０，１４
１、インバータ１４２〜１４５およびキャパシタ１４６
〜１４９によって構成されており、ＳＤＥＺ信号とＤＩ
Ｚ信号のＮＡＮＤを演算した結果と、この結果を遅延し
た結果とのＮＡＮＤを演算して得られた信号を、ＳＤ信
号として出力する。
の詳細な構成例を示す図である。この図に示すように、
Ｓ／Ｄバッファ４３は、ＮＡＮＤゲート１４０，１４
１、インバータ１４２〜１４５およびキャパシタ１４６
〜１４９によって構成されており、ＳＤＥＺ信号とＤＩ
Ｚ信号のＮＡＮＤを演算した結果と、この結果を遅延し
た結果とのＮＡＮＤを演算して得られた信号を、ＳＤ信
号として出力する。
【００６６】図１４は、図５に示すＭＳＥバッファ４１
ｅの詳細な構成例を示す図である。この図に示すよう
に、ＭＳＥバッファ４１ｅは、インバータ１５０〜１５
５およびキャパシタ１５６〜１６０によって構成されて
おり、入力されたＰＭＬＥＺ信号を遅延し、ＭＬＥＺ信
号として出力する。
ｅの詳細な構成例を示す図である。この図に示すよう
に、ＭＳＥバッファ４１ｅは、インバータ１５０〜１５
５およびキャパシタ１５６〜１６０によって構成されて
おり、入力されたＰＭＬＥＺ信号を遅延し、ＭＬＥＺ信
号として出力する。
【００６７】図１５は、図５に示すＭＬＳＡ４４の詳細
な構成例を示す図である。この図に示すように、ＭＬＳ
Ａ４４は、Ｐ−トランジスタ１７０およびインバータ１
７１によって構成されており、マッチ線に印加されてい
る電圧を反転してＯＵＴ信号として出力するとともに、
ＭＬＥＺ信号が“Ｌ”の状態になった場合には、マッチ
線ＭＬをプリチャージする。
な構成例を示す図である。この図に示すように、ＭＬＳ
Ａ４４は、Ｐ−トランジスタ１７０およびインバータ１
７１によって構成されており、マッチ線に印加されてい
る電圧を反転してＯＵＴ信号として出力するとともに、
ＭＬＥＺ信号が“Ｌ”の状態になった場合には、マッチ
線ＭＬをプリチャージする。
【００６８】図１６は、図５に示すデータ入力バッファ
４２の詳細な構成例を示す図である。この図に示すよう
に、データ入力バッファ４２は、インバータ１９０〜１
９９、トランスファー２００，２０１、Ｐ−トランジス
タ２０２，２０３、Ｎ−トランジスタ２０４，２０５、
および、キャパシタ２０６〜２０８によって構成されて
おり、入力されたＤＩＮ信号をＣＬＫ信号に同期してラ
ッチし、所定量だけ遅延した後、ＤＩＺ信号として出力
する。
４２の詳細な構成例を示す図である。この図に示すよう
に、データ入力バッファ４２は、インバータ１９０〜１
９９、トランスファー２００，２０１、Ｐ−トランジス
タ２０２，２０３、Ｎ−トランジスタ２０４，２０５、
および、キャパシタ２０６〜２０８によって構成されて
おり、入力されたＤＩＮ信号をＣＬＫ信号に同期してラ
ッチし、所定量だけ遅延した後、ＤＩＺ信号として出力
する。
【００６９】次に、以上の実施の形態の動作について説
明する。先ず、図７に示すＢＥレジスタ６４に対してデ
ータを書き込む際の動作について説明する。
明する。先ず、図７に示すＢＥレジスタ６４に対してデ
ータを書き込む際の動作について説明する。
【００７０】ＢＥレジスタ６４に対してデータを書き込
む場合には、先ず、インストラクションピン５０−１〜
５０−３に対して書き込みコマンドを入力し、インスト
ラクションピン５０−ｍ〜５０−ｎに対して書き込み対
象となるレジスタを選択するデータ（０〜１５）を入力
し、データ入力ピン５１−１〜５１−ｐに書き込もうと
するデータを入力する。
む場合には、先ず、インストラクションピン５０−１〜
５０−３に対して書き込みコマンドを入力し、インスト
ラクションピン５０−ｍ〜５０−ｎに対して書き込み対
象となるレジスタを選択するデータ（０〜１５）を入力
し、データ入力ピン５１−１〜５１−ｐに書き込もうと
するデータを入力する。
【００７１】なお、データ入力ピン５１−１〜５１−ｐ
に入力するデータは、３２ビットからなるデータであ
り、各ビットは図２に示すメモリワードブロックを活性
化するか否かを示しており、“１”の場合には活性化
を、“０”の場合には非活性化を示す。
に入力するデータは、３２ビットからなるデータであ
り、各ビットは図２に示すメモリワードブロックを活性
化するか否かを示しており、“１”の場合には活性化
を、“０”の場合には非活性化を示す。
【００７２】仮に、第１２ビット目が“１”であり、そ
の他は“０”であるデータをＢＥＲｅｇ．［２］に書き
込む場合を例に挙げて説明すると、インストラクション
ピン５０−１〜５０−３には書き込みコマンドが、イン
ストラクションピン５０−ｍ〜５０−ｎにはＢＥ Ｒｅ
ｇ．［２］を選択するための“２”が、また、データ入
力ピンには第１２ビット目が“１”であり、その他のビ
ットが全て“０”である３２ビットのデータ“００００
００００００００１・・・０”を生成するための所定の
ビット数のデータが入力される。
の他は“０”であるデータをＢＥＲｅｇ．［２］に書き
込む場合を例に挙げて説明すると、インストラクション
ピン５０−１〜５０−３には書き込みコマンドが、イン
ストラクションピン５０−ｍ〜５０−ｎにはＢＥ Ｒｅ
ｇ．［２］を選択するための“２”が、また、データ入
力ピンには第１２ビット目が“１”であり、その他のビ
ットが全て“０”である３２ビットのデータ“００００
００００００００１・・・０”を生成するための所定の
ビット数のデータが入力される。
【００７３】インストラクションピン５０−１〜５０−
３から入力された書き込みコマンドは、入力バッファ５
２−１〜５２−３を介してコマンドデコーダ５６に供給
される。コマンドデコーダ５６は、供給されたコマンド
をデコードすることにより、このコマンドが書き込みコ
マンドであることを認知し、ＷＲＥＧ信号をアクティブ
の状態にする。その結果、レジスタ活性化回路５７は、
ＷＥＮＺ信号およびＷＤＥＮＺ信号をアクティブの状態
にする。その結果、Ｗデコーダ６０およびＷアンプ６３
が活性化された状態になる。
３から入力された書き込みコマンドは、入力バッファ５
２−１〜５２−３を介してコマンドデコーダ５６に供給
される。コマンドデコーダ５６は、供給されたコマンド
をデコードすることにより、このコマンドが書き込みコ
マンドであることを認知し、ＷＲＥＧ信号をアクティブ
の状態にする。その結果、レジスタ活性化回路５７は、
ＷＥＮＺ信号およびＷＤＥＮＺ信号をアクティブの状態
にする。その結果、Ｗデコーダ６０およびＷアンプ６３
が活性化された状態になる。
【００７４】このとき、Ｗデコーダ６０には、インスト
ラクションピン５０−ｍ〜５０−ｎから入力され、入力
バッファ５２−ｍ〜５２−ｎおよびラッチ回路５４−ｍ
〜５４−ｎを経由し、アドレスデコーダ５８およびデコ
ーダ５９によりデコードされた信号が供給されているの
で、Ｗデコーダ６０はこの信号に応じてＢＥレジスタ６
４の所定のレジスタを活性化する。いまの例では、イン
ストラクションピン５０−ｍ〜５０−ｎには“２”が入
力されているので、ＢＥ Ｒｅｇ．［２］が活性化され
ることになる。
ラクションピン５０−ｍ〜５０−ｎから入力され、入力
バッファ５２−ｍ〜５２−ｎおよびラッチ回路５４−ｍ
〜５４−ｎを経由し、アドレスデコーダ５８およびデコ
ーダ５９によりデコードされた信号が供給されているの
で、Ｗデコーダ６０はこの信号に応じてＢＥレジスタ６
４の所定のレジスタを活性化する。いまの例では、イン
ストラクションピン５０−ｍ〜５０−ｎには“２”が入
力されているので、ＢＥ Ｒｅｇ．［２］が活性化され
ることになる。
【００７５】一方、Ｗアンプ６３には、データ入力ピン
５１−１〜５１−ｐから入力されたデータが、入力バッ
ファ５３−１〜５３−ｐおよびラッチ回路５５−１〜５
５−ｐを経由し、パターンジェネレータ６１およびデー
タパターン回路６２においてデコードされ、第１２ビッ
ト目が“１”であり、その他のビットが全て“０”であ
る３２ビットのデータ“００００００００００００１・
・・０”が生成されて供給される。
５１−１〜５１−ｐから入力されたデータが、入力バッ
ファ５３−１〜５３−ｐおよびラッチ回路５５−１〜５
５−ｐを経由し、パターンジェネレータ６１およびデー
タパターン回路６２においてデコードされ、第１２ビッ
ト目が“１”であり、その他のビットが全て“０”であ
る３２ビットのデータ“００００００００００００１・
・・０”が生成されて供給される。
【００７６】Ｗアンプ６３は、データパターン回路６２
から供給された前述のデータを、ＢＥレジスタ６４のＢ
Ｅ Ｒｅｇ．［２］に対して書き込む。以上がＢＥレジ
スタ６４への書き込み動作である。
から供給された前述のデータを、ＢＥレジスタ６４のＢ
Ｅ Ｒｅｇ．［２］に対して書き込む。以上がＢＥレジ
スタ６４への書き込み動作である。
【００７７】なお、以上の例では、一つのデータを書き
込む場合について説明したが、複数のデータを連続して
書き込むことも可能である。このように、複数のデータ
を連続して書き込んでおけば、個別にデータを書き込む
場合に比較して、書き込みに要する時間を短縮すること
が可能になる。
込む場合について説明したが、複数のデータを連続して
書き込むことも可能である。このように、複数のデータ
を連続して書き込んでおけば、個別にデータを書き込む
場合に比較して、書き込みに要する時間を短縮すること
が可能になる。
【００７８】次に、以上のようにしてＢＥレジスタ６４
に書き込まれたデータを用いて、図２に示すメモリワー
ドから所定のデータを検索する場合の動作について説明
する。
に書き込まれたデータを用いて、図２に示すメモリワー
ドから所定のデータを検索する場合の動作について説明
する。
【００７９】先ず、検索動作を実行する場合には、イン
ストラクションピン５０−１〜５０−３に対して検索コ
マンドが入力されるとともに、インストラクションピン
５０−ｍ〜５０−ｎに対して、ＢＥレジスタ６４の所定
のレジスタを特定するためのデータが入力される。
ストラクションピン５０−１〜５０−３に対して検索コ
マンドが入力されるとともに、インストラクションピン
５０−ｍ〜５０−ｎに対して、ＢＥレジスタ６４の所定
のレジスタを特定するためのデータが入力される。
【００８０】コマンドデコーダ５６は、インストラクシ
ョンピン５０−１〜５０−３に入力され、入力バッファ
５２−１〜５２−３を経由して供給されたコマンドを取
得し、このコマンドが検索コマンドであることを認識
し、レジスタ活性化回路５７に供給されているＲＲＥＧ
信号をアクティブにするとともに、レジスタ活性化回路
５７および図５に示す入力バッファ４１ｂに供給されて
いるＸＳＥＲ信号をアクティブにする。
ョンピン５０−１〜５０−３に入力され、入力バッファ
５２−１〜５２−３を経由して供給されたコマンドを取
得し、このコマンドが検索コマンドであることを認識
し、レジスタ活性化回路５７に供給されているＲＲＥＧ
信号をアクティブにするとともに、レジスタ活性化回路
５７および図５に示す入力バッファ４１ｂに供給されて
いるＸＳＥＲ信号をアクティブにする。
【００８１】レジスタ活性化回路５７は、ＥＮＺ信号を
アクティブにし、ＢＥレジスタ６５を活性化するととも
に、ＷＤＥＮＺ信号をアクティブにし、Ｗデコーダをア
クティブにする。
アクティブにし、ＢＥレジスタ６５を活性化するととも
に、ＷＤＥＮＺ信号をアクティブにし、Ｗデコーダをア
クティブにする。
【００８２】仮に、インストラクションピン５０−ｍ〜
５０−ｎに対して、ＢＥ Ｒｅｇ．［２］を選択するた
めの“２”が入力されたとすると、Ｗデコーダ６０は、
ＢＥＲｅｇ．［２］を活性化する。その結果、ＢＥ Ｒ
ｅｇ．［２］に格納されているデータが読み出され、Ｂ
Ｅレジスタ６５に供給される。
５０−ｎに対して、ＢＥ Ｒｅｇ．［２］を選択するた
めの“２”が入力されたとすると、Ｗデコーダ６０は、
ＢＥＲｅｇ．［２］を活性化する。その結果、ＢＥ Ｒ
ｅｇ．［２］に格納されているデータが読み出され、Ｂ
Ｅレジスタ６５に供給される。
【００８３】ＢＥレジスタ６５は、ＢＥレジスタ６４か
ら供給された信号を反転して出力する。その結果、ＢＥ
レジスタ６５から出力される信号はＢＥ１２が“Ｌ”の
状態になり、それ以外は“Ｈ”の状態になる。
ら供給された信号を反転して出力する。その結果、ＢＥ
レジスタ６５から出力される信号はＢＥ１２が“Ｌ”の
状態になり、それ以外は“Ｈ”の状態になる。
【００８４】図１７は、以上のようにしてＢＥレジスタ
６４から読み出されたデータによりメモリワードブロッ
クを活性化し、当該メモリワードブロックを検索する場
合の動作について説明するタイミングチャートである。
６４から読み出されたデータによりメモリワードブロッ
クを活性化し、当該メモリワードブロックを検索する場
合の動作について説明するタイミングチャートである。
【００８５】この図に示すように、コマンドデコーダ５
６から出力されるＸＳＥＲ信号がアクティブの状態
（“Ｌ”の状態）にされると（図１７（Ｂ）参照）、前
述のような動作により、ＢＥレジスタ６５の出力である
ＢＥ１２は“Ｌ”の状態に（図１７（Ｃ）参照）、それ
以外（ＢＥ０〜１１およびＢＥ１３〜ＢＥ３１）は
“Ｈ”の状態になる。
６から出力されるＸＳＥＲ信号がアクティブの状態
（“Ｌ”の状態）にされると（図１７（Ｂ）参照）、前
述のような動作により、ＢＥレジスタ６５の出力である
ＢＥ１２は“Ｌ”の状態に（図１７（Ｃ）参照）、それ
以外（ＢＥ０〜１１およびＢＥ１３〜ＢＥ３１）は
“Ｈ”の状態になる。
【００８６】入力バッファ４１ｂ（図１０参照）は、Ｘ
ＳＥＲ信号をクロック信号ＣＬＫでラッチし、ＳＥＺ信
号（図１７（Ｄ）参照）としてＭＳＥジェネレータ４１
ｃに供給する。
ＳＥＲ信号をクロック信号ＣＬＫでラッチし、ＳＥＺ信
号（図１７（Ｄ）参照）としてＭＳＥジェネレータ４１
ｃに供給する。
【００８７】一方、入力バッファ４１ａ（図１０参照）
は、ＢＥ１２信号をクロック信号ＣＬＫでラッチし、Ｂ
Ｅ１２Ｚ信号（図１７（Ｅ）参照）としてＭＳＥジェネ
レータ４１ｃに供給する。
は、ＢＥ１２信号をクロック信号ＣＬＫでラッチし、Ｂ
Ｅ１２Ｚ信号（図１７（Ｅ）参照）としてＭＳＥジェネ
レータ４１ｃに供給する。
【００８８】ＭＳＥジェネレータ４１ｃは、図１１に示
す論理回路により、ＳＥＺ信号とＢＥ１２Ｚ信号から、
ＰＭＬＥＺ信号（図１７（Ｆ）参照）とＰＳＤＥＺ信号
（図１７（Ｇ）参照）を生成し、ＭＳＥバッファ４１ｅ
とＳＤＥバッファ４１ｄにそれぞれ供給する。
す論理回路により、ＳＥＺ信号とＢＥ１２Ｚ信号から、
ＰＭＬＥＺ信号（図１７（Ｆ）参照）とＰＳＤＥＺ信号
（図１７（Ｇ）参照）を生成し、ＭＳＥバッファ４１ｅ
とＳＤＥバッファ４１ｄにそれぞれ供給する。
【００８９】ＳＤＥバッファ４１ｄは、図１２に示す回
路により、入力されたＰＳＤＥＺ信号を所定量だけ遅延
し、Ｓ／Ｄバッファ４３を活性化するためのＳＤＥＺ信
号（図１７（Ｈ）参照）として出力する。
路により、入力されたＰＳＤＥＺ信号を所定量だけ遅延
し、Ｓ／Ｄバッファ４３を活性化するためのＳＤＥＺ信
号（図１７（Ｈ）参照）として出力する。
【００９０】一方、データ入力バッファ４２は、入力デ
ータ（検索データ）ＤＩＮ（図１７（Ｉ）参照）とクロ
ック信号ＣＬＫとを入力し、図１６に示す回路により、
入力データＤＩＮをクロック信号ＣＬＫでラッチし、所
定量だけ遅延して得られたＤＩＺ信号（図１７（Ｊ）参
照）をＳ／Ｄバッファ４３に対して出力する。
ータ（検索データ）ＤＩＮ（図１７（Ｉ）参照）とクロ
ック信号ＣＬＫとを入力し、図１６に示す回路により、
入力データＤＩＮをクロック信号ＣＬＫでラッチし、所
定量だけ遅延して得られたＤＩＺ信号（図１７（Ｊ）参
照）をＳ／Ｄバッファ４３に対して出力する。
【００９１】Ｓ／Ｄバッファ４３は、図１３に示すよう
に、ＤＩＺ信号とＳＤＥＺ信号を入力し、これらのＮＡ
ＮＤを演算した信号と、この信号を所定量だけ遅延した
信号とのＮＡＮＤを演算した結果をＳＤ信号（図１７
（Ｋ）参照）として出力する。
に、ＤＩＺ信号とＳＤＥＺ信号を入力し、これらのＮＡ
ＮＤを演算した信号と、この信号を所定量だけ遅延した
信号とのＮＡＮＤを演算した結果をＳＤ信号（図１７
（Ｋ）参照）として出力する。
【００９２】ＭＳＥバッファ４１ｅは、図１４に示す回
路により、ＭＳＥジェネレータ４１ｃから供給されたＰ
ＭＬＥＺ信号を遅延し、ＭＬＳＡ４４を活性化するため
のＭＬＥＺ信号（図１７（Ｌ）参照）として出力する。
路により、ＭＳＥジェネレータ４１ｃから供給されたＰ
ＭＬＥＺ信号を遅延し、ＭＬＳＡ４４を活性化するため
のＭＬＥＺ信号（図１７（Ｌ）参照）として出力する。
【００９３】以上の動作により、図２に示すメモリワー
ドブロック＃１２のＳ／Ｄバッファ４３およびＭＬＳＡ
４４が活性化されることになる。なお、これ以外のブロ
ックでは、ＢＥ０〜ＢＥ１１およびＢＥ１３〜ＢＥ３１
信号が“Ｈ”の状態であることから、Ｓ／Ｄバッファ４
３およびＭＬＳＡは活性化されない。
ドブロック＃１２のＳ／Ｄバッファ４３およびＭＬＳＡ
４４が活性化されることになる。なお、これ以外のブロ
ックでは、ＢＥ０〜ＢＥ１１およびＢＥ１３〜ＢＥ３１
信号が“Ｈ”の状態であることから、Ｓ／Ｄバッファ４
３およびＭＬＳＡは活性化されない。
【００９４】ＭＬＳＡ４４が活性化されると、マッチ線
ＭＬがプリチャージされる。そして、活性化されている
Ｓ／Ｄバッファ４３からセル４０ａに対して検索データ
が供給され、検索動作が実行される。
ＭＬがプリチャージされる。そして、活性化されている
Ｓ／Ｄバッファ４３からセル４０ａに対して検索データ
が供給され、検索動作が実行される。
【００９５】検索動作は、活性化されているメモリワー
ドブロック＃１２のメモリワード毎に実行され、対象と
なっているメモリワードに格納されているデータが検索
データと不一致である場合には、図１５に示す、ワイヤ
ードオア接続されているマッチ線が“Ｌ”レベルとなる
（図１７（Ｍ）参照）。その結果、インバータ１７１の
出力が“Ｈ”の状態になる（図１７（Ｎ）参照）。一
方、対象となっているメモリワードに格納されているデ
ータが検索データと一致した場合には、そのマッチ線Ｍ
Ｌは“Ｈ”の状態を保持するので、インバータ１７１の
出力は“Ｌ”の状態になり、当該メモリワードにデータ
が格納されていることを示す。
ドブロック＃１２のメモリワード毎に実行され、対象と
なっているメモリワードに格納されているデータが検索
データと不一致である場合には、図１５に示す、ワイヤ
ードオア接続されているマッチ線が“Ｌ”レベルとなる
（図１７（Ｍ）参照）。その結果、インバータ１７１の
出力が“Ｈ”の状態になる（図１７（Ｎ）参照）。一
方、対象となっているメモリワードに格納されているデ
ータが検索データと一致した場合には、そのマッチ線Ｍ
Ｌは“Ｈ”の状態を保持するので、インバータ１７１の
出力は“Ｌ”の状態になり、当該メモリワードにデータ
が格納されていることを示す。
【００９６】このようにして該当するデータが見つかっ
た場合には、そのマッチ線に対応するアドレスデータが
半導体記憶装置の外部に出力され、検索動作を完了す
る。以上は、活性化されたメモリワードブロックについ
ての動作説明であるが、以下に活性化されない場合につ
いての動作説明を行う。
た場合には、そのマッチ線に対応するアドレスデータが
半導体記憶装置の外部に出力され、検索動作を完了す
る。以上は、活性化されたメモリワードブロックについ
ての動作説明であるが、以下に活性化されない場合につ
いての動作説明を行う。
【００９７】図１８は活性化の対象となっていないメモ
リワードブロックに関する動作を説明するためのタイミ
ングチャートである。なお、この図では、図１７の場合
と同様にメモリワードブロック＃１２を例に挙げてい
る。
リワードブロックに関する動作を説明するためのタイミ
ングチャートである。なお、この図では、図１７の場合
と同様にメモリワードブロック＃１２を例に挙げてい
る。
【００９８】メモリワードブロックが活性化の対象とな
っていない場合には、ＢＥレジスタ６５から出力される
ＢＥ１２信号（図１８（Ｃ）参照）は、ＸＳＥＲ信号
（図１８（Ｂ）参照）が“Ｌ”になるタイミングで
“Ｈ”の状態になる。
っていない場合には、ＢＥレジスタ６５から出力される
ＢＥ１２信号（図１８（Ｃ）参照）は、ＸＳＥＲ信号
（図１８（Ｂ）参照）が“Ｌ”になるタイミングで
“Ｈ”の状態になる。
【００９９】その結果、入力バッファ４１ａから出力さ
れるＢＥ１２Ｚ信号（図１８（Ｃ）参照）も“Ｈ”の状
態になるので、ＭＳＥジェネレータ４１ｃから出力され
るＰＭＬＥＺ信号（図１８（Ｆ）参照）およびＰＳＤＥ
Ｚ信号（図１８（Ｇ）参照）は、ともに“Ｌ”の状態を
保持する。
れるＢＥ１２Ｚ信号（図１８（Ｃ）参照）も“Ｈ”の状
態になるので、ＭＳＥジェネレータ４１ｃから出力され
るＰＭＬＥＺ信号（図１８（Ｆ）参照）およびＰＳＤＥ
Ｚ信号（図１８（Ｇ）参照）は、ともに“Ｌ”の状態を
保持する。
【０１００】従って、ＳＤＥバッファ４１ｄから出力さ
れるＳＤＥＺ信号（図１８（Ｈ）参照）およびＭＳＥバ
ッファ４１ｅから出力されるＭＬＥＺ信号（図１８
（Ｌ）参照）は、ともに“Ｌ”の状態を保持することか
ら、Ｓ／Ｄバッファ４３およびＭＬＳＡ４４はともに活
性化されない状態となる。
れるＳＤＥＺ信号（図１８（Ｈ）参照）およびＭＳＥバ
ッファ４１ｅから出力されるＭＬＥＺ信号（図１８
（Ｌ）参照）は、ともに“Ｌ”の状態を保持することか
ら、Ｓ／Ｄバッファ４３およびＭＬＳＡ４４はともに活
性化されない状態となる。
【０１０１】従って、当該メモリワードブロックでは、
検索動作が行われないことになる。以上に説明したよう
に、本発明の実施の形態によれば、複数のメモリワード
からなるメモリワードブロックを構成し、検索動作時に
は検索対象となるメモリワードブロックを指定し、当該
メモリワードブロックのみを活性化し、他のメモリワー
ドブロックについては活性化しないようにしたので、消
費電力を削減することが可能になる。
検索動作が行われないことになる。以上に説明したよう
に、本発明の実施の形態によれば、複数のメモリワード
からなるメモリワードブロックを構成し、検索動作時に
は検索対象となるメモリワードブロックを指定し、当該
メモリワードブロックのみを活性化し、他のメモリワー
ドブロックについては活性化しないようにしたので、消
費電力を削減することが可能になる。
【０１０２】また、ＢＥレジスタ６４に複数のレジスタ
を設け、検索対象にあわせた活性化パターンのデータを
格納しておき、検索動作時には複数のレジスタのいずれ
かを指定するようにしたので、少ない情報量で目的のメ
モリワードブロックを活性化することが可能になる。
を設け、検索対象にあわせた活性化パターンのデータを
格納しておき、検索動作時には複数のレジスタのいずれ
かを指定するようにしたので、少ない情報量で目的のメ
モリワードブロックを活性化することが可能になる。
【０１０３】また、目的にあわせたデータをＢＥレジス
タ６４に予め格納しておくことにより、検索対象となる
メモリワードブロックを検索の度に指定する場合に比べ
て、検索動作を迅速に実行することが可能になる。
タ６４に予め格納しておくことにより、検索対象となる
メモリワードブロックを検索の度に指定する場合に比べ
て、検索動作を迅速に実行することが可能になる。
【０１０４】なお、以上の実施の形態に示す回路は、ほ
んの一例であり、本発明がこのような場合にのみ限定さ
れるものではなく、種々の変形実施形態が存在すること
はいうまでもない。
んの一例であり、本発明がこのような場合にのみ限定さ
れるものではなく、種々の変形実施形態が存在すること
はいうまでもない。
【０１０５】
【発明の効果】以上説明したように本発明では、全ての
メモリワードを、複数の連想メモリワードからなるメモ
リワードブロックに分割し、検索動作時には、格納回路
に格納されている複数の活性化パターンから所定の活性
化パターンを選択し、この活性化パターンに従ってメモ
リワードブロックを活性化し、活性化された連想メモリ
ワードのみを検索の対象するようにしたので、消費電力
を削減することが可能になる。
メモリワードを、複数の連想メモリワードからなるメモ
リワードブロックに分割し、検索動作時には、格納回路
に格納されている複数の活性化パターンから所定の活性
化パターンを選択し、この活性化パターンに従ってメモ
リワードブロックを活性化し、活性化された連想メモリ
ワードのみを検索の対象するようにしたので、消費電力
を削減することが可能になる。
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示す実施の形態の更に詳細な構成例を示
す図である。
す図である。
【図４】図３に示す破線で囲繞された部分の詳細な構成
例を示す図である。
例を示す図である。
【図５】図４に示す破線で囲繞された部分の詳細な構成
例を示す図である。
例を示す図である。
【図６】活性化するメモリワードブロックを指定するた
めの情報を格納したレジスタの構成例を示す図である。
めの情報を格納したレジスタの構成例を示す図である。
【図７】ＢＥレジスタに関する回路の構成例を示す図で
ある。
ある。
【図８】図７に示すＢＥレジスタの詳細な構成例を示す
図である。
図である。
【図９】図８に示すＢＥレジスタの列方向のＢＥ０に関
係する部分の拡大図である。
係する部分の拡大図である。
【図１０】図５に示す入力バッファの詳細な構成例を示
す図である。
す図である。
【図１１】図５に示すＭＳＥジェネレータの詳細な構成
例を示す図である。
例を示す図である。
【図１２】図５に示すＳＤＥバッファの詳細な構成例を
示す図である。
示す図である。
【図１３】図５に示すＳ／Ｄバッファの詳細な構成例を
示す図である。
示す図である。
【図１４】図５に示すＭＳＥバッファの詳細な構成例を
示す図である。
示す図である。
【図１５】図５に示すＭＬＳＡバッファの詳細な構成例
を示す図である。
を示す図である。
【図１６】図５に示すデータ入力バッファの詳細な構成
例を示す図である。
例を示す図である。
【図１７】メモリワードブロック＃１２が活性化対象と
なった場合の動作を説明するタイミングチャートであ
る。
なった場合の動作を説明するタイミングチャートであ
る。
【図１８】メモリワードブロック＃１２が活性化対象と
なっていない場合の動作を説明するタイミングチャート
である。
なっていない場合の動作を説明するタイミングチャート
である。
【図１９】従来のＣＡＭのセルの構成を示す図である。
【図２０】図１９に示すセルの動作を説明するための真
理値表である。
理値表である。
【図２１】従来のメモリワードの構成例を示す図であ
る。
る。
【図２２】図２１に示すメモリワードの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
２０−１〜２０−Ｍ メモリワードブロック
２０−１−１〜２０−１−Ｎ メモリワード
２１ 活性化回路
２２ 特定回路
４０ セルアレイ
４１ 制御回路
４１ａ 入力バッファ
４１ｂ 入力バッファ
４１ｃ ＭＳＥジェネレータ
４１ｄ ＳＤＥバッファ
４１ｅ ＭＳＥバッファ
４２ データ入力バッファ
４３ Ｓ／Ｄバッファ
４４ ＭＬＳＡ
５０−１〜５０−ｎ インストラクションピン
５１−１〜５１−ｐ データ入力ピン
５２−１〜５２−ｎ 入力バッファ
５３−１〜５３−ｐ 入力バッファ
５４−１〜５４−ｎ ラッチ回路
５５−１〜５５−ｎ ラッチ回路
５６ コマンドデコーダ
５７ レジスタ活性化回路
５８ アドレスデコーダ
５９ デコーダ
６０ Ｗデコーダ
６１ パターンジェネレータ
６２ データパターン回路
６３ Ｗアンプ
６４ ＢＥレジスタ
６５ ＢＥレジスタ
７０〜８１ インバータ
８２，８３ トランスファー
８４〜８７ Ｐ−トランジスタ
８８〜９６ Ｎ−トランジスタ
１００，１０１ トランスファー
１０２〜１０７ インバータ
１０８，１０９ Ｐ−トランジスタ
１１０，１１１ Ｎ−トランジスタ
１２０，１２１ インバータ
１２２ ＮＡＮＤゲート
１３０〜１３３ インバータ
１３４〜１３６ キャパシタ
１４０，１４１ ＮＡＮＤゲート
１４２〜１４５ インバータ
１４６〜１４９ キャパシタ
１５０〜１５５ インバータ
１５６〜１６０ キャパシタ
１７０ Ｐ−トランジスタ
１７１ インバータ
１９０〜１９９ インバータ
２００，２０１ トランスファー
２０２，２０３ Ｐ−トランジスタ
２０４，２０５ Ｎ−トランジスタ
２０６〜２０８ キャパシタ
【手続補正書】
【提出日】平成１５年４月４日（２００３．４．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】図３は、図２の更に詳細な構成例を示す図
である。この図に示すように、半導体基板上には、４ｋ
ｗｌのメモリワードによって構成されるメモリワードブ
ロックが２分割されて配置されている。図４は、図３に
おいて破線により囲繞されているメモリワードブロック
＃１２を拡大して示した図である。この図に示すよう
に、メモリワードブロック＃１２は、中央部分にメモリ
セル群が配置され、各メモリセルにはマッチ線ＭＬおよ
び検索データ線ＳＤがそれぞれ接続されている。マッチ
線ＭＬからの出力はマッチ線センスアンプＭＬＳＡ（以
下、単にＭＬＳＡと称する）によって増幅されて出力さ
れる。一方、検索データ線ＳＤは、Ｓ／Ｄバッファによ
って制御される。また、図中破線で囲繞した部分には、
制御回路が配置されており、ＭＬＳＡおよびＳ／Ｄバッ
ファを制御する。
である。この図に示すように、半導体基板上には、４ｋ
ｗｌのメモリワードによって構成されるメモリワードブ
ロックが２分割されて配置されている。図４は、図３に
おいて破線により囲繞されているメモリワードブロック
＃１２を拡大して示した図である。この図に示すよう
に、メモリワードブロック＃１２は、中央部分にメモリ
セル群が配置され、各メモリセルにはマッチ線ＭＬおよ
び検索データ線ＳＤがそれぞれ接続されている。マッチ
線ＭＬからの出力はマッチ線センスアンプＭＬＳＡ（以
下、単にＭＬＳＡと称する）によって増幅されて出力さ
れる。一方、検索データ線ＳＤは、Ｓ／Ｄバッファによ
って制御される。また、図中破線で囲繞した部分には、
制御回路が配置されており、ＭＬＳＡおよびＳ／Ｄバッ
ファを制御する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】ここで、インストラクションピン５０−１
〜５０−ｎは、半導体記憶装置にコマンドを入力するた
めのピン（端子）であり、インストラクションピン５０
−１〜５０−３は、コマンド自体を、また、インストラ
クションピン５０−ｍ〜５０−ｎは、ＢＥレジスタの所
定のレジスタを指定するためのデータ（アドレス）が入
力される。
〜５０−ｎは、半導体記憶装置にコマンドを入力するた
めのピン（端子）であり、インストラクションピン５０
−１〜５０−３は、コマンド自体を、また、インストラ
クションピン５０−ｍ〜５０−ｎは、ＢＥレジスタの所
定のレジスタを指定するためのデータ（アドレス）が入
力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】レジスタ活性化回路５７は、コマンドデコ
ーダ５６から出力されたリードレジスタＲＲＥＧ、ライ
トレジスタＷＲＥＧおよび検索信号ＸＳＥＲを入力し、
Ｗデコーダ６０、ＢＥレジスタ６５およびＷアンプ６３
を活性化するためのＷＤＥＮＺ信号、ＥＮＺ信号および
ＷＥＮＺ信号をそれぞれ出力する。
ーダ５６から出力されたリードレジスタＲＲＥＧ、ライ
トレジスタＷＲＥＧおよび検索信号ＸＳＥＲを入力し、
Ｗデコーダ６０、ＢＥレジスタ６５およびＷアンプ６３
を活性化するためのＷＤＥＮＺ信号、ＥＮＺ信号および
ＷＥＮＺ信号をそれぞれ出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】このとき、Ｗデコーダ６０には、インスト
ラクションピン５０−ｍ〜５０−ｎから入力され、入力
バッファ５２−ｍ〜５２−ｎおよびラッチ回路５４−１
〜５４−ｎを経由し、アドレスデコーダ５８およびデコ
ーダ５９によりデコードされた信号が供給されているの
で、Ｗデコーダ６０はこの信号に応じてＢＥレジスタ６
４の所定のレジスタを活性化する。いまの例では、イン
ストラクションピン５０−ｍ〜５０−ｎには“２”が入
力されているので、ＢＥ Ｒｅｇ．［２］が活性化され
ることになる。
ラクションピン５０−ｍ〜５０−ｎから入力され、入力
バッファ５２−ｍ〜５２−ｎおよびラッチ回路５４−１
〜５４−ｎを経由し、アドレスデコーダ５８およびデコ
ーダ５９によりデコードされた信号が供給されているの
で、Ｗデコーダ６０はこの信号に応じてＢＥレジスタ６
４の所定のレジスタを活性化する。いまの例では、イン
ストラクションピン５０−ｍ〜５０−ｎには“２”が入
力されているので、ＢＥ Ｒｅｇ．［２］が活性化され
ることになる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】レジスタ活性化回路５７は、ＥＮＺ信号を
アクティブにし、ＢＥレジスタ６５を活性化するととも
に、ＷＤＥＮＺ信号をアクティブにし、Ｗデコーダ６０
をアクティブにする。
アクティブにし、ＢＥレジスタ６５を活性化するととも
に、ＷＤＥＮＺ信号をアクティブにし、Ｗデコーダ６０
をアクティブにする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】その結果、入力バッファ４１ａから出力さ
れるＢＥ１２Ｚ信号（図１８（Ｅ）参照）も“Ｈ”の状
態になるので、ＭＳＥジェネレータ４１ｃから出力され
るＰＭＬＥＺ信号（図１８（Ｆ）参照）およびＰＳＤＥ
Ｚ信号（図１８（Ｇ）参照）は、ともに“Ｌ”の状態を
保持する。
れるＢＥ１２Ｚ信号（図１８（Ｅ）参照）も“Ｈ”の状
態になるので、ＭＳＥジェネレータ４１ｃから出力され
るＰＭＬＥＺ信号（図１８（Ｆ）参照）およびＰＳＤＥ
Ｚ信号（図１８（Ｇ）参照）は、ともに“Ｌ”の状態を
保持する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】
２０−１〜２０−Ｍ メモリワードブロック
２０−１−１〜２０−１−Ｎ メモリワード
２１ 活性化回路
２２ 特定回路
４０ メモリワードブロック
４１ 制御回路
４１ａ 入力バッファ
４１ｂ 入力バッファ
４１ｃ ＭＳＥジェネレータ
４１ｄ ＳＤＥバッファ
４１ｅ ＭＳＥバッファ
４２ データ入力バッファ
４３ Ｓ／Ｄバッファ
４４ ＭＬＳＡ
５０−１〜５０−ｎ インストラクションピン
５１−１〜５１−ｐ データ入力ピン
５２−１〜５２−ｎ 入力バッファ
５３−１〜５３−ｐ 入力バッファ
５４−１〜５４−ｎ ラッチ回路
５５−１〜５５−ｎ ラッチ回路
５６ コマンドデコーダ
５７ レジスタ活性化回路
５８ アドレスデコーダ
５９ デコーダ
６０ Ｗデコーダ
６１ パターンジェネレータ
６２ データパターン回路
６３ Ｗアンプ
６４ ＢＥレジスタ
６５ ＢＥレジスタ
７０〜８１ インバータ
８２，８３ トランスファー
８４〜８７ Ｐ−トランジスタ
８８〜９６ Ｎ−トランジスタ
１００，１０１ トランスファー
１０２〜１０７ インバータ
１０８，１０９ Ｐ−トランジスタ
１１０，１１１ Ｎ−トランジスタ
１２０，１２１ インバータ
１２２ ＮＡＮＤゲート
１３０〜１３３ インバータ
１３４〜１３６ キャパシタ
１４０，１４１ ＮＡＮＤゲート
１４２〜１４５ インバータ
１４６〜１４９ キャパシタ
１５０〜１５５ インバータ
１５６〜１６０ キャパシタ
１７０ Ｐ−トランジスタ
１７１ インバータ
１９０〜１９９ インバータ
２００，２０１ トランスファー
２０２，２０３ Ｐ−トランジスタ
２０４，２０５ Ｎ−トランジスタ
２０６〜２０８ キャパシタ
Claims (8)
- 【請求項１】 複数の連想メモリワードと、 各連想メモリワードに接続された複数のメモリセルと、 Ｎ個の連想メモリワードによって構成されるメモリワー
ドブロックと、 各メモリワードブロックを活性化するか否かを示す情報
が複数パターン格納された格納回路と、 前記格納回路に格納されている複数のパターンの情報か
ら所定のパターンを指定するための指定情報が入力され
た場合には、指定されたパターンに応じて各連想メモリ
ワードブロックを活性化する活性化回路と、 検索データが入力された場合には、前記活性化回路によ
って活性化された連想メモリワード群のうち、当該検索
データに一致するデータが格納された連想メモリワード
を特定する特定回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記連想メモリワードブロックは、前記
検索データを各メモリセルに供給するためのドライバ
と、前記各連想メモリワードからのマッチ信号を増幅す
るためのセンスアンプとを有し、 前記活性化回路は所定の連想メモリワードブロックの前
記ドライバと前記センスアンプのみを活性化することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記ドライバと、前記センスアンプと
は、前記連想メモリワードブロックに隣接して配置され
ていることを特徴とする請求項２記載の半導体記憶装
置。 - 【請求項４】 前記格納回路に格納されている情報は、
各ビットがそれぞれの連想メモリワードブロックに対応
しており、 前記活性化回路は前記格納回路に格納されている前記情
報の各ビットの状態に応じてそれぞれの連想メモリワー
ドブロックを活性化することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項５】 前記活性化パターンは、検索対象となる
データに応じて決定されることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項６】 前記格納回路に格納されている複数のパ
ターンの情報は、複数個を一括して書き込むことが可能
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項７】 前記指定情報は、検索コマンドに付随し
て入力されることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項８】 前記格納回路に格納する情報は、検索デ
ータが入力されるピンを介して入力されることを特徴と
する付記１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002105898A JP2003303495A (ja) | 2002-04-09 | 2002-04-09 | 半導体記憶装置 |
| TW092104075A TW583671B (en) | 2002-04-09 | 2003-02-26 | Semiconductor memory |
| KR10-2003-0016751A KR20030081029A (ko) | 2002-04-09 | 2003-03-18 | 반도체 기억 장치 |
| US10/390,594 US6735101B2 (en) | 2002-04-09 | 2003-03-19 | Semiconductor memory |
| CN03107419A CN1450560A (zh) | 2002-04-09 | 2003-03-20 | 半导体存储器 |
| EP03251744A EP1353337A3 (en) | 2002-04-09 | 2003-03-20 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002105898A JP2003303495A (ja) | 2002-04-09 | 2002-04-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303495A true JP2003303495A (ja) | 2003-10-24 |
Family
ID=28449914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002105898A Withdrawn JP2003303495A (ja) | 2002-04-09 | 2002-04-09 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6735101B2 (ja) |
| EP (1) | EP1353337A3 (ja) |
| JP (1) | JP2003303495A (ja) |
| KR (1) | KR20030081029A (ja) |
| CN (1) | CN1450560A (ja) |
| TW (1) | TW583671B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005050663A1 (ja) * | 2003-11-21 | 2005-06-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2006120186A (ja) * | 2004-10-19 | 2006-05-11 | Hitachi Ltd | 半導体集積回路およびそれを用いた画像処理システム |
| US7469369B2 (en) | 2005-03-31 | 2008-12-23 | Renesas Technology Corp. | Low power content-addressable-memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7092270B2 (en) * | 2004-06-30 | 2006-08-15 | International Business Machines Corporation | Apparatus and method for detecting multiple hits in CAM arrays |
| TWI391946B (zh) * | 2008-09-18 | 2013-04-01 | Realtek Semiconductor Corp | 內容可定址記憶體 |
| US8868820B2 (en) * | 2011-10-31 | 2014-10-21 | Microsemi SoC Corporation | RAM block designed for efficient ganging |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212896A (ja) | 1990-01-16 | 1991-09-18 | Mitsubishi Electric Corp | 連想記憶装置 |
| JP2779114B2 (ja) | 1993-05-19 | 1998-07-23 | 川崎製鉄株式会社 | 連想メモリ |
| JP3703518B2 (ja) * | 1995-03-30 | 2005-10-05 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリシステム |
| JP3190868B2 (ja) * | 1997-11-21 | 2001-07-23 | エヌイーシーマイクロシステム株式会社 | 連想メモリ装置 |
| JP2000149573A (ja) | 1998-11-04 | 2000-05-30 | Internatl Business Mach Corp <Ibm> | 連想メモリ及び連想メモリのデータ検索方法 |
| US6339539B1 (en) * | 1999-09-10 | 2002-01-15 | Sibercore Technologies, Inc. | Content addressable memory having read/write capabilities that do not interrupt continuous search cycles |
| US6392910B1 (en) * | 1999-09-10 | 2002-05-21 | Sibercore Technologies, Inc. | Priority encoder with multiple match function for content addressable memories and methods for implementing the same |
| JP4343377B2 (ja) * | 2000-02-23 | 2009-10-14 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ |
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| US6252790B1 (en) * | 2000-10-16 | 2001-06-26 | Nicholas Shectman | Large-capacity content addressable memory with sorted insertion |
-
2002
- 2002-04-09 JP JP2002105898A patent/JP2003303495A/ja not_active Withdrawn
-
2003
- 2003-02-26 TW TW092104075A patent/TW583671B/zh not_active IP Right Cessation
- 2003-03-18 KR KR10-2003-0016751A patent/KR20030081029A/ko not_active Application Discontinuation
- 2003-03-19 US US10/390,594 patent/US6735101B2/en not_active Expired - Fee Related
- 2003-03-20 EP EP03251744A patent/EP1353337A3/en not_active Withdrawn
- 2003-03-20 CN CN03107419A patent/CN1450560A/zh active Pending
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| US7661042B2 (en) | 2005-03-31 | 2010-02-09 | Renesas Technology Corp. | Low-power content-addressable-memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6735101B2 (en) | 2004-05-11 |
| US20030189861A1 (en) | 2003-10-09 |
| TW200305164A (en) | 2003-10-16 |
| EP1353337A2 (en) | 2003-10-15 |
| CN1450560A (zh) | 2003-10-22 |
| EP1353337A3 (en) | 2004-12-15 |
| KR20030081029A (ko) | 2003-10-17 |
| TW583671B (en) | 2004-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050201 |