JPH0721785A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0721785A JPH0721785A JP15972793A JP15972793A JPH0721785A JP H0721785 A JPH0721785 A JP H0721785A JP 15972793 A JP15972793 A JP 15972793A JP 15972793 A JP15972793 A JP 15972793A JP H0721785 A JPH0721785 A JP H0721785A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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Abstract
(57)【要約】
【目的】本発明は、メモリを構成する多数のメモリ領域
それぞれに各格納データを記憶しておき、外部から検索
用データを入力し、その入力された検索用データと同一
の格納データに対応したメモリ領域の記憶内容やアドレ
スを読み出す半導体メモリに関し、消費電力を低減化す
る。 【構成】群データを記憶しておき、外部から分類データ
を入力してその分類データと各群データとを比較し、一
致する群データに対応する群に属するメモリ領域に格納
された格納データのみとの一致比較動作を行う。
それぞれに各格納データを記憶しておき、外部から検索
用データを入力し、その入力された検索用データと同一
の格納データに対応したメモリ領域の記憶内容やアドレ
スを読み出す半導体メモリに関し、消費電力を低減化す
る。 【構成】群データを記憶しておき、外部から分類データ
を入力してその分類データと各群データとを比較し、一
致する群データに対応する群に属するメモリ領域に格納
された格納データのみとの一致比較動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ部を構成する多
数のメモリ領域それぞれに各格納データを記憶してお
き、外部から検索用データを入力し、その入力された検
索用データと同一の格納データが格納されたメモリ領域
を検出し、例えばそのメモリ領域のアドレスを出力する
半導体メモリに関する。
数のメモリ領域それぞれに各格納データを記憶してお
き、外部から検索用データを入力し、その入力された検
索用データと同一の格納データが格納されたメモリ領域
を検出し、例えばそのメモリ領域のアドレスを出力する
半導体メモリに関する。
【０００２】
【従来の技術】従来より種々の構造の半導体メモリが提
案されており、また広く用いられているが、それらの半
導体メモリの１つとして、単にアドレスを入力してその
アドレスに対応するメモリ領域に記憶された内容を読み
出すのではなく、多数のメモリ領域それぞれに各格納デ
ータを記憶しておき、検索用データを入力し、その入力
された検索用データと一致する格納データが記憶された
メモリ領域のアドレスや、そのメモリ領域の内容を読み
出すタイプの半導体メモリが考えられている。
案されており、また広く用いられているが、それらの半
導体メモリの１つとして、単にアドレスを入力してその
アドレスに対応するメモリ領域に記憶された内容を読み
出すのではなく、多数のメモリ領域それぞれに各格納デ
ータを記憶しておき、検索用データを入力し、その入力
された検索用データと一致する格納データが記憶された
メモリ領域のアドレスや、そのメモリ領域の内容を読み
出すタイプの半導体メモリが考えられている。
【０００３】図４は、上記のタイプの半導体メモリのメ
モリ部の、１つの格納データが記憶された一つのメモリ
領域の構成を示す回路図である。この半導体メモリのデ
コーダ部には、図４に示すような構成のメモリ領域１０
が多数備えられており、またこの半導体メモリの図示し
ないメモリ部には、各メモリ領域１０それぞれに対応す
る、それぞれ１ワード分のメモリセルからなる多数のメ
モリ領域が形成されている。
モリ部の、１つの格納データが記憶された一つのメモリ
領域の構成を示す回路図である。この半導体メモリのデ
コーダ部には、図４に示すような構成のメモリ領域１０
が多数備えられており、またこの半導体メモリの図示し
ないメモリ部には、各メモリ領域１０それぞれに対応す
る、それぞれ１ワード分のメモリセルからなる多数のメ
モリ領域が形成されている。
【０００４】メモリ部を構成する、図４に示すメモリ領
域１０には、１ワード部のセルトランジスタ１１が２組
分備えられており、これらのセルトランジスタ１１のゲ
ートはデコーダ１２から延びるワード線１３に接続さ
れ、またこれらのセルトランジスタのソースは、一致検
出線１４に接続されている。またこれらのセルトランジ
スタ１１のうち、第１のグループ１１＿１に属するセル
トランジスタ１１のドレインは、検索用データＲＥＦ＿
ＤＡＴＡを入力するデータ入力線１５に、各セルトラン
ジスタ１１の記憶内容‘０’，‘１’に応じて、非接続
とされ、もしくは接続されている。これにより、１ワー
ドからなる１つの格納データがここに記憶されているこ
とになる。図４では、セルトランジスタ１１とデータ入
力線１５との接続点に示された、白丸は非接続，黒丸は
接続を表わしている。またセルトランジスタ１１のう
ち、第２のグループ１１＿２に属するセルトランジスタ
１１のドレインは、検索用データＲＥＦ＿ＤＡＴＡを入
力するデータ入力線１５に、インバータ１６を介して接
続、ないし非接続とされている。
域１０には、１ワード部のセルトランジスタ１１が２組
分備えられており、これらのセルトランジスタ１１のゲ
ートはデコーダ１２から延びるワード線１３に接続さ
れ、またこれらのセルトランジスタのソースは、一致検
出線１４に接続されている。またこれらのセルトランジ
スタ１１のうち、第１のグループ１１＿１に属するセル
トランジスタ１１のドレインは、検索用データＲＥＦ＿
ＤＡＴＡを入力するデータ入力線１５に、各セルトラン
ジスタ１１の記憶内容‘０’，‘１’に応じて、非接続
とされ、もしくは接続されている。これにより、１ワー
ドからなる１つの格納データがここに記憶されているこ
とになる。図４では、セルトランジスタ１１とデータ入
力線１５との接続点に示された、白丸は非接続，黒丸は
接続を表わしている。またセルトランジスタ１１のう
ち、第２のグループ１１＿２に属するセルトランジスタ
１１のドレインは、検索用データＲＥＦ＿ＤＡＴＡを入
力するデータ入力線１５に、インバータ１６を介して接
続、ないし非接続とされている。
【０００５】また、このメモリ領域１０には、センスア
ンプ１７が備えられており、一致検出線１４の充電，放
電の状態が検出される。さらにこの一致検出線１４に
は、電源ＶDDとの間にプリチャージトランジスタ１８が
接続されており、そのプリチャージトランジスタ１８の
ゲートはプリチャージ制御線１９に接続されている。ま
た、この一致検出線１４とグラウンドＧＮＤとの間には
２つのトランジスタ２０，２１が直列に接続されてお
り、トランジスタ２０のゲートはセンスアンプインバー
タ２２の出力と接続され、トランジスタ２１のゲートは
プリチャージ制御線１９と接続されている。
ンプ１７が備えられており、一致検出線１４の充電，放
電の状態が検出される。さらにこの一致検出線１４に
は、電源ＶDDとの間にプリチャージトランジスタ１８が
接続されており、そのプリチャージトランジスタ１８の
ゲートはプリチャージ制御線１９に接続されている。ま
た、この一致検出線１４とグラウンドＧＮＤとの間には
２つのトランジスタ２０，２１が直列に接続されてお
り、トランジスタ２０のゲートはセンスアンプインバー
タ２２の出力と接続され、トランジスタ２１のゲートは
プリチャージ制御線１９と接続されている。
【０００６】センスアンプインバータ２２の出力端から
延びる一致線２３は、図示しない内部ロジック回路領域
に延びている。この一致線‘０’，‘１’の出力は、内
部ロジック回路領域内でラッチされ、そのメモリ領域１
０の出力や複数の検索動作等に利用される。また、図４
に示すデコーダ１２は、アドレスＡＤを入力しそのアド
レスＡＤに対応するワード線１３を立ち上げる機能を有
し、この半導体メモリは、その立ち上げられたワード線
１３に対応するメモリ領域１０に格納された格納データ
を読み出す機能も備えている。また、デコーダ１２は、
データ入力線１５から検索用データＲＥＦ＿ＤＡＴＡが
入力される際は、全てのメモリ領域１０のワード線１３
を立ち上げる機能も有している。
延びる一致線２３は、図示しない内部ロジック回路領域
に延びている。この一致線‘０’，‘１’の出力は、内
部ロジック回路領域内でラッチされ、そのメモリ領域１
０の出力や複数の検索動作等に利用される。また、図４
に示すデコーダ１２は、アドレスＡＤを入力しそのアド
レスＡＤに対応するワード線１３を立ち上げる機能を有
し、この半導体メモリは、その立ち上げられたワード線
１３に対応するメモリ領域１０に格納された格納データ
を読み出す機能も備えている。また、デコーダ１２は、
データ入力線１５から検索用データＲＥＦ＿ＤＡＴＡが
入力される際は、全てのメモリ領域１０のワード線１３
を立ち上げる機能も有している。
【０００７】ここで、図４に示す回路において、先ずプ
リチャージ制御線１９を‘０’にする。すると、電源Ｖ
DDから、プリチャージトランジスタ１８を経由して一致
検出線１４に電荷が流れ込んでその一致検出線１４がプ
リチャージされ、インバータ２２の入力側が‘１’、出
力側の一致線２３が‘０’となる。このとき、トランジ
スタ２０，２１はいずれもオフとなる。
リチャージ制御線１９を‘０’にする。すると、電源Ｖ
DDから、プリチャージトランジスタ１８を経由して一致
検出線１４に電荷が流れ込んでその一致検出線１４がプ
リチャージされ、インバータ２２の入力側が‘１’、出
力側の一致線２３が‘０’となる。このとき、トランジ
スタ２０，２１はいずれもオフとなる。
【０００８】次に、全てのメモリ領域１０に延びる全て
のワード線１３を‘１’に立ち上げ、その状態で、検索
用データＲＥＦ＿ＤＡＴＡが入力される。またこれとと
もに、プリチャージ制御線１９が‘１’にされる。ここ
では、図４に示すメモリ領域１０の、第１のグループ１
１＿１に属するセルトランジスタ１１が保持する内容、
即ち「‘０’，‘１’，…，‘１’」と同一の検索用デ
ータが入力されたものとする。このときは、一致検出線
１４にプリチャージされた電荷はどのセルトランジスタ
１１を経由してもディスチャージされず、センスアンプ
インバータ２２の出力に接続された一致線２３は、一致
を表わす‘０’の状態のままにとどまる。
のワード線１３を‘１’に立ち上げ、その状態で、検索
用データＲＥＦ＿ＤＡＴＡが入力される。またこれとと
もに、プリチャージ制御線１９が‘１’にされる。ここ
では、図４に示すメモリ領域１０の、第１のグループ１
１＿１に属するセルトランジスタ１１が保持する内容、
即ち「‘０’，‘１’，…，‘１’」と同一の検索用デ
ータが入力されたものとする。このときは、一致検出線
１４にプリチャージされた電荷はどのセルトランジスタ
１１を経由してもディスチャージされず、センスアンプ
インバータ２２の出力に接続された一致線２３は、一致
を表わす‘０’の状態のままにとどまる。
【０００９】また、検索用データＲＥＦ＿ＤＡＴＡとし
て、図４に示すメモリ領域１０の内容「‘０’，
‘１’，…，‘１’」とは異なる「‘１’，‘１’，
…，‘１’」が入力されたものとすると、一致検出線１
４の電荷は、グループ１１＿１に属するセルトランジス
タ１１を経由してはディスチャージされないが、グルー
プ１１＿２の、図示の最左端のセルトランジスタ１１を
経由してディスチャージされ、これにより一致検出線１
４が‘０’、一致線２３が不一致を表わす‘１’の状態
となる。この状態の移行の途中でトランジスタ２０がオ
ンすると、トランジスタ２１は既にプリチャージ制御線
１９が‘１’となっていることから既にオンしているた
め、一致検出線１４の電荷がトランジスタ２０，２１を
経由してディスチャージされ、信号の状態が急激に変化
する。
て、図４に示すメモリ領域１０の内容「‘０’，
‘１’，…，‘１’」とは異なる「‘１’，‘１’，
…，‘１’」が入力されたものとすると、一致検出線１
４の電荷は、グループ１１＿１に属するセルトランジス
タ１１を経由してはディスチャージされないが、グルー
プ１１＿２の、図示の最左端のセルトランジスタ１１を
経由してディスチャージされ、これにより一致検出線１
４が‘０’、一致線２３が不一致を表わす‘１’の状態
となる。この状態の移行の途中でトランジスタ２０がオ
ンすると、トランジスタ２１は既にプリチャージ制御線
１９が‘１’となっていることから既にオンしているた
め、一致検出線１４の電荷がトランジスタ２０，２１を
経由してディスチャージされ、信号の状態が急激に変化
する。
【００１０】このようにして、入力される検索用データ
ＲＥＦ＿ＤＡＴＡと各メモリ領域１０に格納された格納
データとの一致不一致が検出され、その検出結果が一致
線２３に出力される。この一致線２３に出力された一
致，不一致の信号に基づいて、検索用データＲＥＦ＿Ｄ
ＡＴＡと一致した格納データが格納されたメモリ領域１
０のアドレスやそのメモリ領域１０の記憶内容が読み出
される。
ＲＥＦ＿ＤＡＴＡと各メモリ領域１０に格納された格納
データとの一致不一致が検出され、その検出結果が一致
線２３に出力される。この一致線２３に出力された一
致，不一致の信号に基づいて、検索用データＲＥＦ＿Ｄ
ＡＴＡと一致した格納データが格納されたメモリ領域１
０のアドレスやそのメモリ領域１０の記憶内容が読み出
される。
【００１１】
【発明が解決しようとする課題】上記の半導体メモリで
は、１回の検索動作において、メモリ部に備えられた多
数の一致検出線１４をプリチャージし、外部から入力さ
れた検索用データと一致する、通常は１つのみのメモリ
領域１０の一致検索線１４を除き、他の多数の一致検出
線１４がディスチャージされるため、この多数の一致検
索線１４のプリチャージ，ディスチャージにより消費さ
れる電力が非常に大きく、このため消費電力が非常に大
きい半導体メモリとなってしまうという問題がある。
は、１回の検索動作において、メモリ部に備えられた多
数の一致検出線１４をプリチャージし、外部から入力さ
れた検索用データと一致する、通常は１つのみのメモリ
領域１０の一致検索線１４を除き、他の多数の一致検出
線１４がディスチャージされるため、この多数の一致検
索線１４のプリチャージ，ディスチャージにより消費さ
れる電力が非常に大きく、このため消費電力が非常に大
きい半導体メモリとなってしまうという問題がある。
【００１２】本発明は、上記事情に鑑み、メモリ部を構
成する多数のメモリ領域それぞれに各格納データを記憶
しておき、外部から検索用データを入力し、その入力さ
れた検索用データと同一の格納データが格納されたメモ
リ領域を検出するタイプの半導体メモリにおいて、消費
電力が低減化された半導体メモリを提供することを目的
とする。
成する多数のメモリ領域それぞれに各格納データを記憶
しておき、外部から検索用データを入力し、その入力さ
れた検索用データと同一の格納データが格納されたメモ
リ領域を検出するタイプの半導体メモリにおいて、消費
電力が低減化された半導体メモリを提供することを目的
とする。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、 （１）検索用データが入力される検索用データ入力端子 （２）多数のメモリ領域それぞれに各格納データを記憶
し、上記検索用データ入力端子から入力された検索用デ
ータと上記格納データとの一致比較を行うことにより、
検索用データと一致する格納データに対応するメモリ領
域を選択する一致信号を出力するメモリ部 （３）上記メモリ領域が複数に分類されてなる各群のう
ちのいずれか１つの群を指標する分類データを入力する
分類データ入力端子 （４）上記群のそれぞれに対応する群データを記憶し、
上記分類データ入力端子から入力された分類データと上
記群データとの一致比較を行うことにより、上記メモリ
部における、上記検索用データと、上記分類データと一
致した群データに対応する群に属する上記メモリ領域に
対応する上記格納データのみとの一致比較動作を実行さ
せる制御部 を備えたことを特徴とするものである。
明の半導体メモリは、 （１）検索用データが入力される検索用データ入力端子 （２）多数のメモリ領域それぞれに各格納データを記憶
し、上記検索用データ入力端子から入力された検索用デ
ータと上記格納データとの一致比較を行うことにより、
検索用データと一致する格納データに対応するメモリ領
域を選択する一致信号を出力するメモリ部 （３）上記メモリ領域が複数に分類されてなる各群のう
ちのいずれか１つの群を指標する分類データを入力する
分類データ入力端子 （４）上記群のそれぞれに対応する群データを記憶し、
上記分類データ入力端子から入力された分類データと上
記群データとの一致比較を行うことにより、上記メモリ
部における、上記検索用データと、上記分類データと一
致した群データに対応する群に属する上記メモリ領域に
対応する上記格納データのみとの一致比較動作を実行さ
せる制御部 を備えたことを特徴とするものである。
【００１４】ここで、上記メモリ部を、上記メモリ領域
が上記群毎に分割されてなる複数のメモリブロックに分
けた構成とすることが好ましい。
が上記群毎に分割されてなる複数のメモリブロックに分
けた構成とすることが好ましい。
【００１５】
【作用】本発明の半導体メモリは、上記群データを記憶
しておき、外部から分類データを入力してその分類デー
タと各群データとを比較し、一致する群データに対応す
る群に属するメモリ領域に対応する格納データのみとの
一致比較動作、即ち、その群に属するメモリ領域１０
（図４参照）についてのみ、検索用データと、そのメモ
リ領域１０に格納された格納データとの一致比較動作を
実行させるように構成したため、一致検出線１４（図４
参照）のプリチャージ，ディスチャージによる電力消費
は、その群に属するメモリ領域１０の一致検出線１４の
みにとどまる。したがって消費電力の低減化が図られ
る。
しておき、外部から分類データを入力してその分類デー
タと各群データとを比較し、一致する群データに対応す
る群に属するメモリ領域に対応する格納データのみとの
一致比較動作、即ち、その群に属するメモリ領域１０
（図４参照）についてのみ、検索用データと、そのメモ
リ領域１０に格納された格納データとの一致比較動作を
実行させるように構成したため、一致検出線１４（図４
参照）のプリチャージ，ディスチャージによる電力消費
は、その群に属するメモリ領域１０の一致検出線１４の
みにとどまる。したがって消費電力の低減化が図られ
る。
【００１６】
【実施例】以下、本発明の一実施例について説明する。
図１は、本発明の一実施例の半導体メモリのメモリ部
の、１つの群データが記憶された、１つの群検出領域
と、１つの格納データが記憶された、１つのメモリ領域
の構成を示す回路図である。
図１は、本発明の一実施例の半導体メモリのメモリ部
の、１つの群データが記憶された、１つの群検出領域
と、１つの格納データが記憶された、１つのメモリ領域
の構成を示す回路図である。
【００１７】この図１に示すメモリ領域１０は、図４に
示したメモリ領域１０と同一の構造を有しており、した
がってここでは、同一の構成要素に同一の番号を付して
示し、詳細説明は省略する。図１に示す群検出領域３０
も、メモリ領域１０と似た構造を有している。この群検
出領域３０には、一例として２ビット分４個のセルトラ
ンジスタ３１が備えられており、これらのセルトランジ
スタ３１のゲートは、デコーダ１２から延びるワード線
３３に接続され、またこれらのセルトランジスタ３１の
ソースは、一致検出線３４に接続されている。またこれ
らのセルトランジスタ３１のうち、第１のグループ３１
＿１に属するセルトランジスタ３１のドレインは、分類
データＣＬＳ＿ＤＡＴＡを入力するデータ入力線３５
に、各セルトランジスタ３１の記憶内容‘０’，‘１’
に応じて非接続とされ、もしくは接続されている。これ
により、所定の群データがここに記憶されていることに
なる。図１では、セルトランジスタ３１とデータ入力線
３５との接続点に示された、白丸は非接続、黒丸は接続
を表わしている。また、セルトランジスタ３１のうち、
第２のグループ３１＿２に属するセルトランジスタ３１
のドレインは、分類データＣＬＳ_ ＤＡＴＡを入力する
データ入力線３５に、インバータ３６を介して接続、な
いし非接続とされている。
示したメモリ領域１０と同一の構造を有しており、した
がってここでは、同一の構成要素に同一の番号を付して
示し、詳細説明は省略する。図１に示す群検出領域３０
も、メモリ領域１０と似た構造を有している。この群検
出領域３０には、一例として２ビット分４個のセルトラ
ンジスタ３１が備えられており、これらのセルトランジ
スタ３１のゲートは、デコーダ１２から延びるワード線
３３に接続され、またこれらのセルトランジスタ３１の
ソースは、一致検出線３４に接続されている。またこれ
らのセルトランジスタ３１のうち、第１のグループ３１
＿１に属するセルトランジスタ３１のドレインは、分類
データＣＬＳ＿ＤＡＴＡを入力するデータ入力線３５
に、各セルトランジスタ３１の記憶内容‘０’，‘１’
に応じて非接続とされ、もしくは接続されている。これ
により、所定の群データがここに記憶されていることに
なる。図１では、セルトランジスタ３１とデータ入力線
３５との接続点に示された、白丸は非接続、黒丸は接続
を表わしている。また、セルトランジスタ３１のうち、
第２のグループ３１＿２に属するセルトランジスタ３１
のドレインは、分類データＣＬＳ_ ＤＡＴＡを入力する
データ入力線３５に、インバータ３６を介して接続、な
いし非接続とされている。
【００１８】また、この群検出領域３０には、センスア
ンプ３７が備えられており、一致検出線３４の充電，放
電の状態が検出される。さらにこの一致検出線３４に
は、電源ＶDDとの間にプリチャージトランジスタ３８が
接続されており、そのプリチャージトランジスタ３８の
ゲートはプリチャージ制御線３９に接続されている。ま
たこの一致検出線３４と、電源ＶDDとの間には、トラン
ジスタ３９が備えられており、そのトランジスタ３９の
ゲートは、センスアンプインバータ４１の出力側に接続
されている。
ンプ３７が備えられており、一致検出線３４の充電，放
電の状態が検出される。さらにこの一致検出線３４に
は、電源ＶDDとの間にプリチャージトランジスタ３８が
接続されており、そのプリチャージトランジスタ３８の
ゲートはプリチャージ制御線３９に接続されている。ま
たこの一致検出線３４と、電源ＶDDとの間には、トラン
ジスタ３９が備えられており、そのトランジスタ３９の
ゲートは、センスアンプインバータ４１の出力側に接続
されている。
【００１９】またメモリ領域１０に延びるプリチャージ
制御線１９と電源ＶDDとの間にはトランジスタ４３が備
えられており、そのトランジスタ４３のゲートは群検出
領域３０のプリチャージ制御線３９に接続されている。
さらに、センスアンプインバータ４１と、メモリ領域１
０に延びるプリチャージ制御線１９との間にはトランジ
スタ４４が備えられており、そのトランジスタ４４のゲ
ートは、インバータ４５の出力側と接続されている。そ
のインバータ４５の入力側は、群検出領域３０のプリチ
ャージ制御線３９に接続されている。
制御線１９と電源ＶDDとの間にはトランジスタ４３が備
えられており、そのトランジスタ４３のゲートは群検出
領域３０のプリチャージ制御線３９に接続されている。
さらに、センスアンプインバータ４１と、メモリ領域１
０に延びるプリチャージ制御線１９との間にはトランジ
スタ４４が備えられており、そのトランジスタ４４のゲ
ートは、インバータ４５の出力側と接続されている。そ
のインバータ４５の入力側は、群検出領域３０のプリチ
ャージ制御線３９に接続されている。
【００２０】以上のように構成された回路において、先
ずプリチャージ制御線３９を‘０’にする。すると、電
源ＶDDから、プリチャージトランジスタ３８を経由して
一致検出線３４に電荷が流れ込み、その一致検出線３４
がプリチャージされ、インバータ４１の入力側が
‘１’、出力側が‘０’となる。またプリチャージ制御
線３９が‘０’となった状態では、トランジスタ４３が
オンし、これによりプリチャージ制御線１９が‘１’と
なり、プリチャージトランジスタ１８がオフとなり、し
たがってメモリ領域１０に備えられた一致検出線１４は
プリチャージされない。
ずプリチャージ制御線３９を‘０’にする。すると、電
源ＶDDから、プリチャージトランジスタ３８を経由して
一致検出線３４に電荷が流れ込み、その一致検出線３４
がプリチャージされ、インバータ４１の入力側が
‘１’、出力側が‘０’となる。またプリチャージ制御
線３９が‘０’となった状態では、トランジスタ４３が
オンし、これによりプリチャージ制御線１９が‘１’と
なり、プリチャージトランジスタ１８がオフとなり、し
たがってメモリ領域１０に備えられた一致検出線１４は
プリチャージされない。
【００２１】群検出領域３０の一致検出線３４がプリチ
ャージされると、全ての群検出領域３０のワード線３３
を‘１’にした状態で分類データＣＬＳ_ ＤＡＴＡが入
力される。またこれとともにプリチャージ制御線３９が
‘１’とされる。入力された分類データＣＬＳ_ ＤＡＴ
Ａと、セルトランジスタ３１が保持する群データ（図１
に示す群検出領域３０には群データ「‘０’，‘１’」
が保持されている）との一致不一致が判定される。この
際の動作については、図４を参照して説明したメモリ領
域１０における検索用データと格納データとの一致不一
致の比較動作と同一であるため、ここでは詳細説明は省
略する。
ャージされると、全ての群検出領域３０のワード線３３
を‘１’にした状態で分類データＣＬＳ_ ＤＡＴＡが入
力される。またこれとともにプリチャージ制御線３９が
‘１’とされる。入力された分類データＣＬＳ_ ＤＡＴ
Ａと、セルトランジスタ３１が保持する群データ（図１
に示す群検出領域３０には群データ「‘０’，‘１’」
が保持されている）との一致不一致が判定される。この
際の動作については、図４を参照して説明したメモリ領
域１０における検索用データと格納データとの一致不一
致の比較動作と同一であるため、ここでは詳細説明は省
略する。
【００２２】この比較動作により、センスアンプインバ
ータ４１の出力側は、一致する場合に‘０’，不一致の
場合に‘１’となる。またこのときには、プリチャージ
制御線３９は‘１’となり、これによりトランジスタ４
４のゲートには‘０’が印加されてこのトランジスタ４
４がオンとなり、群検出領域３０から一致‘０’が出力
された場合は、メモリ領域１０側のプリチャージ制御線
１９が‘０’に変化して一致検出線１４がプリチャージ
される。一致検出線１４がプリチャージされた後のメモ
リ領域１０の動作は、前述したとおりである。一方、群
検出領域３０から不一致‘１’が出力された場合は、プ
リチャージ制御線１９は‘１’にとどまり一致検出線１
４はプリチャージされない。
ータ４１の出力側は、一致する場合に‘０’，不一致の
場合に‘１’となる。またこのときには、プリチャージ
制御線３９は‘１’となり、これによりトランジスタ４
４のゲートには‘０’が印加されてこのトランジスタ４
４がオンとなり、群検出領域３０から一致‘０’が出力
された場合は、メモリ領域１０側のプリチャージ制御線
１９が‘０’に変化して一致検出線１４がプリチャージ
される。一致検出線１４がプリチャージされた後のメモ
リ領域１０の動作は、前述したとおりである。一方、群
検出領域３０から不一致‘１’が出力された場合は、プ
リチャージ制御線１９は‘１’にとどまり一致検出線１
４はプリチャージされない。
【００２３】即ち、図１に示す回路において、複数の群
検出領域３０のそれぞれに対応して、１つもしくは複数
のメモリ領域１０を備えておくと、入力された分類デー
タＣＬＳ_ ＤＡＴＡと一致する群データが記憶された群
検出領域３０に対応するメモリ領域１０のみにおいて、
外部から入力された検索用データＲＥＦ_ ＤＡＴＡと、
そのメモリ領域１０に記憶された格納データとの一致検
出動作が行われ、その他の不一致の群検出領域３０に対
応するメモリ領域１０では一致検出動作は行われず、そ
れらのメモリ領域１０の一致線２３は不一致を表わす
‘１’にとどまることになる。
検出領域３０のそれぞれに対応して、１つもしくは複数
のメモリ領域１０を備えておくと、入力された分類デー
タＣＬＳ_ ＤＡＴＡと一致する群データが記憶された群
検出領域３０に対応するメモリ領域１０のみにおいて、
外部から入力された検索用データＲＥＦ_ ＤＡＴＡと、
そのメモリ領域１０に記憶された格納データとの一致検
出動作が行われ、その他の不一致の群検出領域３０に対
応するメモリ領域１０では一致検出動作は行われず、そ
れらのメモリ領域１０の一致線２３は不一致を表わす
‘１’にとどまることになる。
【００２４】このように１回の比較動作においては、一
部のメモリ領域１０のみを一致比較の対象をすることか
ら、その一部を除く他のメモリ領域１０の一致検出線１
４はプリチャージ−ディスチャージの過程を経ることが
防止され、したがって全体としての電力消費が押さえら
れる。図２，図３は群検出領域３０とメモリ領域１０と
の対応づけの各例を表わした模式図である。
部のメモリ領域１０のみを一致比較の対象をすることか
ら、その一部を除く他のメモリ領域１０の一致検出線１
４はプリチャージ−ディスチャージの過程を経ることが
防止され、したがって全体としての電力消費が押さえら
れる。図２，図３は群検出領域３０とメモリ領域１０と
の対応づけの各例を表わした模式図である。
【００２５】図２は、群検出領域３０とメモリ領域１０
とが一対一に対応づけられていることを表わしている。
通常、分類データ，群データは、例えば４群に分類する
場合は２ビットで済む等ビット数が少なく、一方検索用
データ，格納データは、例えば８ビット，１６ビット等
そのビット数が多い。したがって一致検出線３４，１４
（図１参照）に関しても、一致検出線３４は短く、一致
検出線１４は長い。従って短い一致検出線３４はプリチ
ャージ−ディスチャージを繰り返すが、長い一致検出線
１４は、一回の比較動作ではその一部しかプリチャージ
−ディスチャージのサイクルを経ないこととなり、図２
に示すように一対一に対応づけた場合であっても、全体
として消費電力の低減化を図ることができる。
とが一対一に対応づけられていることを表わしている。
通常、分類データ，群データは、例えば４群に分類する
場合は２ビットで済む等ビット数が少なく、一方検索用
データ，格納データは、例えば８ビット，１６ビット等
そのビット数が多い。したがって一致検出線３４，１４
（図１参照）に関しても、一致検出線３４は短く、一致
検出線１４は長い。従って短い一致検出線３４はプリチ
ャージ−ディスチャージを繰り返すが、長い一致検出線
１４は、一回の比較動作ではその一部しかプリチャージ
−ディスチャージのサイクルを経ないこととなり、図２
に示すように一対一に対応づけた場合であっても、全体
として消費電力の低減化を図ることができる。
【００２６】図３は、多数のメモリ領域１０を各群毎に
ブロックに分け、各ブロックと、そのブロックを指示す
る群検出領域３０とを対応づけたことを表わしている。
多数のメモリ領域１０をこのようにブロック化すると、
消費電力の一層の低減化が図られる。
ブロックに分け、各ブロックと、そのブロックを指示す
る群検出領域３０とを対応づけたことを表わしている。
多数のメモリ領域１０をこのようにブロック化すると、
消費電力の一層の低減化が図られる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、メモリ部を構成する多数のメモリ領域それぞれ
に各格納データを記憶しておき、外部から検索用データ
を入力し、その入力された検索用データと同一の格納デ
ータに対応したメモリ領域を検出するタイプの半導体メ
モリにおいて、群データを記憶しておき、外部から分類
データを入力してその分類データと各群データとを比較
し、一致する群データに対応する群に属するメモリ領域
に対応する格納データのみとの一致比較動作を行うよう
に構成したため、消費電力の低減化が図られる。
モリは、メモリ部を構成する多数のメモリ領域それぞれ
に各格納データを記憶しておき、外部から検索用データ
を入力し、その入力された検索用データと同一の格納デ
ータに対応したメモリ領域を検出するタイプの半導体メ
モリにおいて、群データを記憶しておき、外部から分類
データを入力してその分類データと各群データとを比較
し、一致する群データに対応する群に属するメモリ領域
に対応する格納データのみとの一致比較動作を行うよう
に構成したため、消費電力の低減化が図られる。
【図１】本発明の一実施例の半導体メモリのメモリ部
の、１つの群データが記憶された、１つの群検出領域
と、１つの格納データが記憶された、１つのメモリ領域
の構成を示す回路図である。
の、１つの群データが記憶された、１つの群検出領域
と、１つの格納データが記憶された、１つのメモリ領域
の構成を示す回路図である。
【図２】群検出領域とメモリ領域との対応づけの一例を
表わした模式図である。
表わした模式図である。
【図３】群検出領域とメモリ領域との対応づけの他の例
を表わした模式図である。
を表わした模式図である。
【図４】半導体メモリのメモリ部の、１つの格納データ
が記憶された１つのメモリ領域の構成を示す回路図であ
る。
が記憶された１つのメモリ領域の構成を示す回路図であ
る。
１０ メモリ領域 １１ セルトランジスタ １３ ワード線 １４ 一致検出線 １５ データ入力線 １７ センスアンプ ２３ 一致線 ３０ 群検出領域 ３１ セルトランジスタ ３３ ワード線 ３４ 一致検出線 ３５ データ入力線 ３７ センスアンプ
Claims (2)
- 【請求項１】 検索用データが入力される検索用データ
入力端子と、 多数のメモリ領域それぞれに各格納データを記憶し、前
記検索用データ入力端子から入力された検索用データと
前記各格納データとの一致比較を行うことにより、該検
索用データと一致する格納データに対応する前記メモリ
領域を選択する一致信号を出力するメモリ部と、 前記メモリ領域が複数に分類されてなる各群のうちのい
ずれか１つの群を指標する分類データを入力する分類デ
ータ入力端子と、 前記群のそれぞれに対応する群データを記憶し、前記分
類データ入力端子から入力された分類データと前記群デ
ータとの一致比較を行うことにより、前記メモリ部にお
ける、前記検索用データと、前記分類データと一致した
群データに対応する群に属する前記メモリ領域に対応す
る前記格納データのみとの一致比較動作を実行させる制
御部とを備えたことを特徴とする半導体メモリ。 - 【請求項２】 前記メモリ部が、前記メモリ領域が前記
群毎に分割されてなる複数のメモリブロックからなるこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15972793A JPH0721785A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15972793A JPH0721785A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721785A true JPH0721785A (ja) | 1995-01-24 |
Family
ID=15699962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15972793A Withdrawn JPH0721785A (ja) | 1993-06-29 | 1993-06-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721785A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918335A2 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Content-addressable memory |
| WO2001095336A3 (en) * | 2000-06-08 | 2002-07-25 | Netlogic Microsystems Inc | Partitioned content addressable memory device |
| WO2003019566A1 (en) | 2001-08-27 | 2003-03-06 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| JP2003519835A (ja) * | 2000-01-03 | 2003-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ウェイ予測がミスした時にサーチを方向付けるための、予測されないウェイからの部分的なタグを提供するキャッシュ |
| US6681312B1 (en) | 1998-12-01 | 2004-01-20 | Nec Electronics Corporation | Power saving address translation buffer |
| US6795892B1 (en) | 2000-06-14 | 2004-09-21 | Netlogic Microsystems, Inc. | Method and apparatus for determining a match address in an intra-row configurable cam device |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| US7920399B1 (en) | 2010-10-21 | 2011-04-05 | Netlogic Microsystems, Inc. | Low power content addressable memory device having selectable cascaded array segments |
| US8467213B1 (en) | 2011-03-22 | 2013-06-18 | Netlogic Microsystems, Inc. | Power limiting in a content search system |
-
1993
- 1993-06-29 JP JP15972793A patent/JPH0721785A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0918335A3 (en) * | 1997-11-21 | 1999-08-11 | Nec Corporation | Content-addressable memory |
| EP0918335A2 (en) * | 1997-11-21 | 1999-05-26 | Nec Corporation | Content-addressable memory |
| US6681312B1 (en) | 1998-12-01 | 2004-01-20 | Nec Electronics Corporation | Power saving address translation buffer |
| JP2003519835A (ja) * | 2000-01-03 | 2003-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ウェイ予測がミスした時にサーチを方向付けるための、予測されないウェイからの部分的なタグを提供するキャッシュ |
| US7230840B2 (en) | 2000-06-08 | 2007-06-12 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6542391B2 (en) | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6711041B2 (en) | 2000-06-08 | 2004-03-23 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6831850B2 (en) | 2000-06-08 | 2004-12-14 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| WO2001095336A3 (en) * | 2000-06-08 | 2002-07-25 | Netlogic Microsystems Inc | Partitioned content addressable memory device |
| US6795892B1 (en) | 2000-06-14 | 2004-09-21 | Netlogic Microsystems, Inc. | Method and apparatus for determining a match address in an intra-row configurable cam device |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| WO2003019566A1 (en) | 2001-08-27 | 2003-03-06 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| EP1428219A1 (en) * | 2001-08-27 | 2004-06-16 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US7920399B1 (en) | 2010-10-21 | 2011-04-05 | Netlogic Microsystems, Inc. | Low power content addressable memory device having selectable cascaded array segments |
| US8467213B1 (en) | 2011-03-22 | 2013-06-18 | Netlogic Microsystems, Inc. | Power limiting in a content search system |
| US9025354B2 (en) | 2011-03-22 | 2015-05-05 | Broadcom Corporation | Power limiting in a content search system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |