KR100362977B1 - 연상 메모리(ｃａｍ)의 워드 매칭 라인의 프리차지 회로 및 방법 - Google Patents

연상 메모리(ｃａｍ)의 워드 매칭 라인의 프리차지 회로 및 방법 Download PDF

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Abstract

CAM의 성능에 영향을 미치게 하지 않고, CAM의 탐색 동작에서의 평균적 소비 전력의 저감을 도모한다.
CAM이 각 워드에 그 워드의 데이타가 유효한지의 여부를 나타내는 비트(밸리드 비트라고 함)를 수반한다. 밸리드 비트가 그 워드가 무효인 것을 나타내고 있는 경우에, 그 워드의 매칭 라인의 프리차지를 금지하도록 프리차지를 제어하고 또한 매칭 라인을 강제적으로 "불일치 상태" 로 놓아두도록 회로를 구성함으로써, 검색 대상이 되지 않은 데이타 워드에서의 검색(탐색) 동작에 따르는 전력 소비를 없앤다. 이에 따라 CAM 전체의 탐색 동작의 전력 소비를 저감한다.

Description

연상 메모리(ＣＡＭ)의 워드 매칭 라인의 프리차지 회로 및 방법{PRE-CHARGING CIRCUIT AND METHOD FOR A WORD MATCH LINE OF A CONTENT ADDRESSABLE MEMORY(CAM)}
본 발명은, 반도체 회로에 의한 연상 메모리(CAM:content addressable memory)의 워드 매칭 라인(word match line)(매칭 라인(match line)이라고도 함)의 프리차지 회로 및 방법, 또한 그 프리차지 회로(precharging circuit)를 포함하는 CAM 워드 회로에 관한 것이다.
CAM은 검색 데이타와 일치하는 기억 데이타를 검색하고, 일치된 데이타를 기억하고 있는 장소를 나타내는 어드레스등의 일치 데이타와 관련된 정보를 판독할 수 있는 메모리이다. 반도체 기술의 진보와 함께, CAM도 보다 고속으로 동작하고, 또한 저소비 전력인 것이 요구되고 있다.
CAM의 각 워드(어드레스에 의해 지정되고 복수 비트로 이루어지는 기억 장소)에는, 그 워드가 검색(탐색) 대상으로서 유효한지의 여부를 나타내는 비트가 수반된 경우가 많다. 이 비트는 "밸리드 비트(valid bit)" 라고 하고, 통상 CAM 내에 제공되는 "밸리드 셀(valid cell)" 이라고 하는 메모리 셀에 기억된다.
통상, 어느 한 워드에 유효한 데이타를 기록했을 때에 그 워드에 수반하는 밸리드 비트는 "참" 값으로 셋트되도록 제어된다. 바꿔 말하면, 밸리드 셀에 밸리드 비트의 "참" 값(예를 들면 비트 "1")이 기억된다. 또한, "거짓" 값으로의 리셋트는, 모든 워드의 밸리드 비트를 한번에 리셋트하거나, 또는 워드마다 밸리드 비트를 리셋트함으로써 행한다. 바꿔 말하면, 밸리드 셀 내의 밸리드 비트는 "거짓" 값(예를 들면 비트 "0")으로 설정된다.
도 1은 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면이다. 도 1의 CAM 에서는, 탐색 동작시에, 워드의 일치 또는 불일치를 나타내는 워드 매칭 라인(1)의 신호와 밸리드 셀(2)에 보유된 밸리드 비트의 출력인 양 신호가 NAND 게이트(3)에 입력되고, 이들의 논리곱(AND)을 취하고 있다.
도 2는 다른 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타낸 도면이다. 도 2의 CAM은, 밸리드 셀(2)을 워드 내의 다른 CAM 셀과 마찬가지로 워드 매칭 라인에 병렬로 접속한 구성을 갖고 있다. 이 경우, 밸리드 비트의 "참" 값은 워드 내의 다른 비트에서의 "일치"와 동등시되고, 밸리드 비트의 "거짓"값은 워드 내의 다른 비트에서의 "불일치"와 동등시된다.
도 1 및 도 2의 종래의 방법에 따르면, 유효한 워드 중에서 입력 데이타와 일치하는 워드를 찾는 탐색 동작의 기능적인 목적을 달성할 수 있다. 그러나, 무효한 워드에 대해서도 탐색 동작이 행해지고, 여기서도 매칭 라인이 충방전되므로, 전력이 쓸데 없이 소비된다는 결점이 있다. 매칭 라인은 어드레스의 수만큼 있어, 예를 들면 워드 폭이 64비트 등으로 넓은 경우에는 기생 용량도 커지므로, 무효 워드가 많아질수록, 전력 소비가 크고 또한 쓸데 없는 열을 발생하게 된다.
본 발명은 상기된 종래 기술의 문제점을 해소하기 위해 행해진 것으로서, 그 목적은, CAM의 성능에 영향을 미치게 하지 않고, CAM의 탐색 동작에서의 평균적 소비 전력의 저감을 도모하는 것이다.
또한, 본 발명의 목적은, 밸리드 비트를 이용하여 CAM의 워드 매칭 라인의 프리차지 제어를 행하는 회로 및 방법을 제공하는 것이다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매칭 라인의 프리차지 회로로서, 밸리드 셀에 기억된 밸리드 비트에 따라 워드 매칭 라인의 프리차지를 제어하는 것을 특징으로 하는 프리차지 회로가 제공된다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM) 워드 회로로서, 워드 매칭 라인과, 워드 매칭 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀과, 워드 매칭 라인과 밸리드 셀에 접속된 워드 매칭 라인의 프리차지 회로로서, 밸리드 셀에 기억된 밸리드 비트에 따라 워드 매칭 라인의 프리차지를 제어하는 것을 특징으로 하는 프리차지 회로를 포함하는 CAM 워드 회로가 제공된다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매칭 라인의 프리차지 방법으로서, 밸리드 셀에 밸리드 비트를 기억하는 스텝과, 밸리드 셀에 기억된 밸리드 비트에 따라 워드 매칭 라인의 프리차지를 행하는 스텝을 포함하는 워드 매칭 라인의 프리차지 방법이 제공된다.
도 1은 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면.
도 2는 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면.
도 3은 본 발명의 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
도 4는 본 발명의 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
도 5는 본 발명의 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 10 : 워드 매칭 라인
2 : 밸리드 셀
3 : NAND 게이트
4, 15, 16, 18 : 인버터
11 : 제1 스위치(P형 FET)
12, 19, 20 : P형 FET
13 : 제2 스위치(N형 FET)
14 : 트랜스퍼 게이트
21 : 제어 회로
도 3은 본 발명의 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타낸 도면이다. 또, 도 3의 프리차지 회로는, CAM 워드 회로의 셀 구성이 도 1의 밸리드 셀이 CAM 셀과는 독립하여 설치된 구성이거나, 또는 도 2의 밸리드 셀이 CAM 셀과 병렬로 워드 매칭 라인에 접속된 구성일 때의 어느 한 구성에서도 적용 가능하다. 또한, 도 3에서는, 워드가 입력 데이타와 일치했을 때에 매칭 라인은 "H" 레벨로 머물고, 일치하지 않았을 때에 매칭 라인은 "L"로 방전되는 일반적인 CAM 워드의 구성법을 가정하고 있다.
도 3의 본 발명의 프리차지 회로는, 워드 매칭 라인(10)과 프리차지용의 제1 전압원 VD1에 접속된 P 형 FET로 이루어지는 제1 스위치(11)와, 파선으로 둘러싸이고 제1 스위치를 온/오프하는 제어 회로(21)와, 워드 매칭 라인(10)과 제2 전압원 VD2(통상 접지)에 접속된 N형 FET로 이루어지는 제2 스위치(13)로 구성된다. 제어 회로(21)는, P 형 FET(12), 트랜스퍼 게이트(14), 및 인버터(15)로 구성된다. 또한, 도 3의 프리차지 회로에서는, 워드 매칭 라인(10)의 출력은 2개의 인버터(16)를 통해 MATCH 신호로서 출력되는 구성으로 되어 있다.
도 3의 본 발명의 프리차지 회로의 특징으로는, 밸리드 비트(VALIDBIT)가 "참" 값을 나타내는 경우에는, 매칭 라인 프라차지 신호(WMNPCN)가 그 워드의 프리차지 회로에 대해 유효하게 작동하도록 한다. 또한, 밸리드 비트(VALIDBIT)가 "거짓" 값을 나타내는 경우에는, 그 워드의 매칭 라인(10)과 프리차지원(VD1) 사이가 차단되어 매칭 라인(10)이 프리차지되지 않도록 회로를 구성한 것이다.
도 3의 본 발명의 프리차지 회로의 또 다른 특징으로는, 밸리드 비트 (VALIDBIT)가 "거짓"값을 나타내는 경우에는, 그 워드의 다른 비트의 일치 불일치에 관계없이 그 워드의 매칭 라인(10)은 "불일치" 상태가 되는 것이다. 또한, 밸리드 비트(VALIDBIT)가 "참" 값을 나타내고 있는 경우에는, 그 워드의 일치 불일치의 판정에 밸리드 비트(VALIDBIT)가 관여하지 않게 매칭 라인(10)이 제어되도록 회로를 구성한 것이다.
기본적인 논리 게이트인 NAND나 인버터를 이용해도, 상기 논리 기능은 실현할 수 있다. 도 3의 회로는, 매칭 라인의 프리차지를 밸리드 비트로 제어해도 매칭 라인의 프리차지 해제나 프리차지 개시의 지연이 거의 없는(실제로는 무시할 수 있음) 회로로서, 사실상 탐색 동작의 속도에 대한 영향은 없다.
이어서, 도 3의 본 발명의 프리차지 회로의 동작에 대해 설명한다.
P형 FET로 이루어지는 제1 스위치(11)가 온이 되면 워드 매칭 라인(10)이 충전된다. 밸리드 비트(VALIDBIT)가 "참"인 경우(여기서는 "H"), 트랜스퍼 게이트(14)는 도통 상태가 된다. 동시에, P 형 FET(12)는 오프하고, N 형 FET(13)도 오프가 되고, 매칭 라인(10)은 프리차지 신호(WMLPCN)와 매칭 라인에 연결되는 셀에 의해 제어된다. 프리차지 기간에, 매칭 라인 프리차지 신호(WMLPCN)는 "L"이 되고, 또한 각 셀은 매칭 라인을 일체 구동하지 않기 때문에, 매칭 라인(10)은 P 형 FET11을 통해 충전된다.
탐색 동작에 들어가면, 프리차지 신호(WMLPCN)는 "H"가 되어 P형 FET(11)은 오프가 되고, 입력 데이타와 일치하지 않은 비트의 셀은 매칭 라인을 "L"로 구동한다. 따라서 워드 중에 1비트라도 일치하지 않은 셀이 있으면 매칭 라인(10)은 "L"을 향해 움직인다. 입력 데이타와 일치한 비트의 셀은 매칭 라인(10)을 구동하지 않는다. 따라서 전비트가 일치한 워드의 매칭 라인은 프리차지 상태인 "H"에 머문다.
밸리드 비트(VALIDBIT)가 "거짓"인 경우(여기서는 "L"), 트랜스퍼 게이트(14)는 비도통 상태가 되고, P 형 FET(12)는 턴 온한다. 이 때, 노드(WMLPCNG)는 "H"가 되므로, P 형 FET(11)은 턴 오프한다. 또한, 노드(VALIDN)가 "H"이므로, N형 FET(13)은 턴 온이 되고, 매칭 라인(10)은 "L"로 고정되어 "불일치"를 나타낸다. 워드가 입력 워드와 일치하는 것이 밸리드 비트에 의해 거부되므로, 검색 대상으로부터 벗어난다. 밸리드 비트 (VALIDBIT)가 "거짓" 인 한, 매칭 라인(10)은 "L"로 고정되고 또한 전원선과의 경로가 차단되므로, 매칭 라인(10)에서의 전력 소비는 없다.
도 4는 본 발명의 다른 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타낸 도면이다. 또, 도 4의 프리차지 회로는, CAM 워드 회로의 셀 구성이 도 1의 밸리드 셀이 CAM 셀과는 독립하여 설치된 구성이거나 또는 도 2의 밸리드 셀가 CAM 셀과 병렬로 워드 매칭 라인에 접속된 구성일 때의 어느 한 구성이라도 적용 가능하다. 또한, 도 4에서는, 워드가 입력 데이타와 일치했을 때 매칭 라인은 "H" 레벨에 머물고, 일치하지 않았을 때에 매칭 라인은 "L"로 방전되는 일반적인 CAM 워드의 구성법을 가정하고 있다.
도 4의 회로는, 제어 회로(21)를 기본적인 논리 게이트(15, 17, 18)만을 이용하여 구성하는 점이 도 3의 회로와 다른 점이다. 도 4의 회로에서는, 매칭 라인(10)의 프리차지의 제어가, 프리차지 신호(WMLPCN)가 구동되고나서 NOR 게이트(17)와 인버터(18)의 지연분만큼 지연되지만 그 지연이 문제가 되지 않은 경우나, 지연을 예측하여 프리차지 신호(WMLPCN)를 일찌감치 구동할 수 있는 경우에는 기능 상에는 큰 문제가 없다. 단, 사용하는 트랜지스터(FET) 수는 많아지고 회로를 실현하기 위해 필요한 면적은 커진다.
도 5는 본 발명의 다른 CAM 워드 회로 내의 워드 매칭 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면이다. 도 5의 회로는, 워드 매칭 라인(10)과 프리차지용의 제1 전압원 VD1에 접속된 제1 스위치(11)를 2개의 직렬 접속된 P 형 FET (19, 20)으로 구성하고 있는 점과, 제어 회로(21)를 하나의 논리 게이트(인버터 : 15)만을 이용하여 구성하는 점이 도 3, 도 4의 회로와 다른 점이다. 도 5의 회로에서는, 도 3의 회로와 동일한 속도로 매칭 라인(10)을 프리차지하기 위해서는, P 형 FET (19, 20)의 구동력을 (용이한 방법으로는 채널 폭을) 도 3의 회로의 P 형 FET(11)의 두배 정도로 할 필요가 있다.
본 발명의 밸리드 비트에 의한 매칭 라인과 그 프리차지의 제어법을 이용하는 것의 효과는, CAM의 탐색 동작의 평균적 소비 전력을 저감시킬 수 있는 것이다. 각 워드에 밸리드 비트를 갖는 CAM에서, 우선 모든 밸리드 비트를 리셋트한 후에, 유효한 데이타가 기록된다. 필요에 따라 데이타를 기록해가지만 항상 모든 어드레스에 데이타를 기록한다고는 할 수 없다. 소정의 작업이 종료하면 모든 밸리드 비트를 리셋트하고, 다시 유효한 데이타를 기록해간다. 따라서, CAM 의 사용 방법에 좌우되기는 하나, 시간 평균을 취하면 절반 정도의 어드레스가 유효 데이타를 가지고 있다고 기대할 수 있고(즉, 밸리드 비트가 약 절반 정도의 메모리 로케이션에서 참임), 그 경우 탐색 동작에 필요한 전력량 중 매칭 라인의 충방전에 관한 전력량이 평균적으로 거의 절반이 된다.
예를 들면, 0.35 ㎛ 의 CMOS 기술에서 2048워드×64비트의 CAM을 구성하면, 워드 매칭 라인의 부하는 1개당 0.2㎊ 정도이다. 66㎒에서 탐색 동작을 했을 때에 평균적으로 2000워드가 불일치했다고 하면, 워드 매칭 라인의 충방전에 필요한 전력은, 종래 기술의 경우,
66㎒ ×(0.2㎊ ×2000) ×(3.3V)2= 287.5㎽
이다. 따라서, 본 발명의 회로에 따르면 이 절반인 약 145㎽로 감할 수 있다. 또한, 모든 어드레스에 유효 데이타가 존재하는 경우의 전력 즉, 피크시의 전력은 감할 수 없지만, 평균적인 전력은 감할 수 있으므로 발열이 억제된다. 그 결과, 열설계와 피크 전력을 기준으로 여유가 있는 경우에는, CAM의 동작 속도를 향상시킬 수 있다.

Claims (10)

  1. 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매칭 라인을 위한 프리차지 회로에 있어서,
    제1 프리 차지 전원과 워드 매칭 라인 사이에 제공된 제1 스위치; 및
    밸리드 비트 신호 및 프리차지 신호를 수신하고 상기 신호들에 따라 상기 제1 스위치를 턴온(turn on) 또는 턴오프(turn off)하는 제어 회로
    를 포함하며,
    상기 제어 회로는
    (ⅰ) 밸리드 비트 신호를 수신하는 인버터;
    (ⅱ) 밸리드 비트 신호, 반전된 밸리드 비트 신호 및 프리차지 신호를 수신하는 트랜스퍼 게이트; 및
    (ⅲ) 상기 밸리드 비트 신호를 수신하는 게이트와 상기 트랜스퍼 게이트의 출력에 접속된 소스/드레인을 갖는 p-형 FET
    를 포함하는 프리차지 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 워드 매칭 라인과 제2 전압원 사이에 제공된 제2 스위치를 더 포함하고, 상기 제2 스위치는 밸리드 비트에 따라 턴온 / 턴오프되는 프리차지 회로.
  4. 밸리드 셀을 갖는 연상 메모리(CAM) 워드 회로에 있어서,
    워드 매칭 라인;
    상기 워드 매칭 라인에 각각 병렬 접속된 복수의 CAM 셀; 및
    상기 워드 매칭 라인에 접속된 프리차지 회로를 포함하며,
    상기 프리차지 회로는
    제1 프리 차지 전원과 워드 매칭 라인 사이에 제공된 제1 스위치; 및
    밸리드 비트 신호 및 프리차지 신호를 수신하고 상기 신호들에 따라 상기 제1 스위치를 턴온(turn on) 또는 턴오프(turn off)하는 제어 회로
    를 포함하며,
    상기 제어 회로는
    (ⅰ) 밸리드 비트 신호를 수신하는 인버터;
    (ⅱ) 밸리드 비트 신호, 반전된 밸리드 비트 신호 및 프리차지 신호를 수신하는 트랜스퍼 게이트; 및
    (ⅲ) 상기 밸리드 비트 신호를 수신하는 게이트와 상기 트랜스퍼 게이트의 출력에 접속된 소스/드레인을 갖는 p-형 FET 를 포함하는
    연상 메모리(CAM) 워드 회로.
  5. 삭제
  6. 제4항에 있어서,
    상기 프리차지 회로가, 상기 워드 매칭 라인과 제2 전압원 사이에 제공된 제2 스위치를 더 포함하고, 상기 제2 스위치는 밸리드 비트에 따라 턴온/턴오프되는 CAM 워드 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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