KR100479538B1 - 저전력 cam 장치 - Google Patents

저전력 cam 장치 Download PDF

Info

Publication number
KR100479538B1
KR100479538B1 KR20010071330A KR20010071330A KR100479538B1 KR 100479538 B1 KR100479538 B1 KR 100479538B1 KR 20010071330 A KR20010071330 A KR 20010071330A KR 20010071330 A KR20010071330 A KR 20010071330A KR 100479538 B1 KR100479538 B1 KR 100479538B1
Authority
KR
South Korea
Prior art keywords
match
voltage
match line
entry
cam
Prior art date
Application number
KR20010071330A
Other languages
English (en)
Other versions
KR20020042757A (ko
Inventor
토울러프레드제이
휘스톨트레이드에이
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US09/716,511 priority Critical
Priority to US09/716,511 priority patent/US6373738B1/en
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20020042757A publication Critical patent/KR20020042757A/ko
Application granted granted Critical
Publication of KR100479538B1 publication Critical patent/KR100479538B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C15/00Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Abstract

본 발명은 연상 메모리(Content Addressable Memory: CAM)에서 저전력 소비 검색을 위한 매치 검출 회로 및 매치 검출 방법에 관한 것이다. 상기 매치 라인이 저전압 레벨로부터 높은 매치 검출 전압으로 상승할 때 히트가 출력된다. 상기 매치 검출 전압은 N 채널 전계 효과 트랜지스터(FET)의 대략적인 전도 임계 전압이고, 통상 상기 전원 전압의 1/2 이하이다. 단기간의 매치 검출 주기의 끝에서 정기 제어 신호에 의해 적시에 각 미싱 엔트리에서 관통 전류를 바꾸는 회로 및 방법이 개시된다.

Description

저전력 CAM 장치{LOW POWER CONTENT ADDRESSABLE MEMORY DEVICE}

본 발명은 일반적으로 연상 메모리(content addressable memory : CAM) 소자에 관한 것으로써, 특히 연상 메모리 소자용 매치 검출 매치 라인 제어기 회로의 설계 및 사용에 관한 것이다.

연상 메모리(CAM)는 엔트리로 불리는 복수의 위치에 기억된 목록 기반 데이터를 고속으로(예컨대, 하나의 클록 주기) 검색하기 위하여 적용되는 소자이다.

도 1에 도시된 연상 메모리 셀(101)은 랜덤 엑세스 메모리(RAM) 기억 셀과 다른데, 즉 연상 메모리 셀에는 비교 논리 회로를 모든 메모리 셀에 부가하여 내용 참조 기능(content-addressable functionality)을 제공한다는 점이다. RAM 어레이와 다르게, CAM 어레이의 워드 기억 위치에 있는 모든 데이터 워드(즉, 엔트리)는 피비교수 버퍼(comparand buffer)에 기억된 검색어(즉, 피비교수)와 동시에 비교될 수 있다. 이렇게 부가된 기능에 의해 일반적으로 상기 비교 기능을 실행하는데 필요한 트랜지스터 또는 다른 부품/회로 소자의 개수 만큼 각 셀의 구성 부품 수가 증가하지만, "병렬 처리" 특성을 상기 CAM 메모리 어레이에 부가하게 된다. 많은 CAM 어레이는 병렬로 접속되고 매치 라인(Match Line)과 접지사이에 접속되는 복수의 전달 트랜지스터(예컨대, 도 1a의 PTj, 여기서, j=1, 2, ...X)를 포함하여 분산 매치 라인 전달 게이트를 형성한다.

상기 CAM 매치 라인 전달 게이트는 복수의 병렬 전달 트랜지스터 또는 상기 매치 라인에 접속되는 복수의 병렬 전달 트랜지스터 스택(stack)으로 이루어진 분산 전달 게이트이다. CAM 셀에는 상기 CAM 셀 내에서 논리 XNOR 비교 기능을 함께 실행하는 한 쌍의 전달 트랜지스터 스택이 있다. 전달 트랜지스터 스택은 상기 매치 라인과 접지 사이에 직렬로 접속된 2개 이상의 트랜지스터로 구성되어 상기 매치 라인 전달 게이트의 레그(leg)를 형성한다. 상기 매치 라인 전달 게이트의 각 레그는 NFETs, PFETs 또는 이러한 종류의 전계 효과 트랜지스터(FET)의 결합으로 이루어질 수 있다.

도 1의 종래 기술의 대부분의 CAM 회로에 있어서, 상기 매치 라인은 각 검색 전에 논리 하이 전압(예컨대, vdd)으로 프리챠지(pre-charge)[예컨대, 사전 충전 트랜지스터(Tpc)]되는 정전 용량(CML)을 갖는 커패시터로 작용하고, 각 매치 라인 상에서 관찰할 수 있는 이벤트는 상기 매치 라인 전압을 상기 매치 라인 전달 게이트를 통하여 프리챠지 하이 전압에서 로우 전압으로 떨어뜨리는(접지 전압 쪽으로 방전) 미스(MISS)[히트(HIT)로 불리는 매치(MATCH)와 논리적으로 반대]가 될 것이다.

매칭 엔트리의 경우에, 상기 매칭 엔트리의 매치 라인 전달 게이트(즉, 상기 매치 라인에 병렬로 접속된 모든 전달 트랜지스터 스택으로 구성된)는 오프(즉, 비전도)가 될 것이다. 그러므로, 매칭 엔트리의 프리챠지된 매치 라인은 상기 종래 기술의 미스 검출 CAM 회로(예컨대, 도1의 102)에서 하이로 남을 것이다. 따라서, 관련 기술의 매치 감지 하드웨어 설계자는 신뢰할 수 있는 스트로빙 프로토콜 (strobing protocols)을 형성하고 신뢰할 수 있는 매치 또는 히트 출력 신호를 활성화시키는데 필요한 마진을 감지할 때의 문제를 포함하여 매치 라인 전압 변화의 결핍을 검출하기 위한 문제에 직면하게 된다.

상기 종래 기술의 매치 라인 시스템에 있어서, 각 엔트리에 기억할 수 있는 2진 워드의 크기(즉, 폭 X)가 증가함에 따라, 각 매치 라인의 정전 용량은 일반적으로 비례하여 증가한다. 커패시터(예컨대, 매치 라인)의 완전한 방전으로 소비되는 에너지가 1/2CVcap 2(여기서, C는 정전 용량, Vcap는 커패시터 양단의 전압)와 같기 때문에, 이러한 매치 라인 시스템으로 각 미스(예컨대, EMISS = ECAP)에 의한 검색시 소비되는 에너지는 상기 CAM 엔트리에 기억할 수 있는 워드의 크기(X)의 증가에 거의 비례하여 증가할 수 있다. 부가적으로, 상기 종래 기술의 대부분의 CAM 회로에 의해 소비되는 에너지는 그 검색 주파수에 정비례하기 때문에, 그 관련 기술의 미스 검출 CAM 회로(예컨대, 도 1a의 102)가 동작하는 동안 발생되는 열 및 소비 전력은 일반적으로 검색 주파수가 증가함으로써 증가한다.

매 검색시 예컨대, 매치 라인 정전 용량(CML)을 최소화하거나, 상기 매치 라인이 전체 프리챠지 전압(예컨대, Vcap)의 완전한 방전을 방지하는 것에 의해 각 미스 이벤트가 일어날 때 손실되는 에너지를 최소화하기 위한 몇가지 시도가 종래 기술에서 행해졌지만, 이러한 방법들은 각 엔트리에서 워드의 크기(즉, 폭 X)가 증가하고 검색 주파수가 증가하는 것에 비례하여 각 미스에서 소비되는 에너지가 증가하는 것을 일반적으로 막지 못한다.

다른 기법, 즉 매치 이벤트 검출 기법은 요시아끼의 1999년 일본 특허 번호 제 JP11073783호에 개시되어 있는데, 여기에 개시된 CAM의 각 매치 라인은 프리챠지된 로우(예컨대, 접지 근처)이고, 상기 매치 라인과 관련된 전체 엔트리에서 모든 비트의 매치 출현시에만 매치 검출 전압(VMD) 이상으로 상승한다. 상기 요시아끼 특허는 상기 매치 라인 전압(VML)에 의해서만 직접 구동되는 CMOS 인버터(19)(NFET 트랜지스터 상에 스택되는 PFET 트랜지스터를 포함한다는 가정하에)가 매칭 엔트리의 매치 라인 상에서 매치 이벤트가 발생하는 것을 검출하는데 이용될 것이고, 상기 CMOS 인버터(19)가 상기 매치 검출 전압(VMD) 또는 그 이상으로 상승하는 매치 라인 전압(VML)에 응답하여 전환할 때 상기 CMOS 인버터(19)로부터 히트 신호가 출력될 것이라고 교시하고 있다. 결과적으로, 요시아끼의 매치 검출 전압(VMD)은 상기 전원 전압(VCC/2)의 1/2을 초과하거나 같게하여 확실하게 히트를 등록시킬 수 있는 상기 CMOS 인버터(19)의 CMOS 인버터 스위칭 전압(VCMOSIS)보다 작아질 수 없다. 요시아끼 특허의 상기 매치 이벤트 검출 회로 및 방법은 (예컨대, 모든 미싱 엔트리를 통한 관통 전류에 의해) 매치 이벤트 후에 과도한 주기 동안 에너지를 소비한다.

인트라넷 및 인터넷의 폭발적인 성장 및 속도 증가는 대용량이고, 고속이며, 더욱 에너지 효율이 높은 CAM 회로에 대한 요구를 가속화시켰다. 상기 종래 기술의 대용량 CAM 메모리 어레이는 검색 동작의 실행동안 많은 전력을 소비할 수 있다. CAM 어레이의 길이(N) 및 엔트리 폭(X)이 지속적으로 증가하고 더욱 빈번히 검색됨으로서, CAM 검색 동작 동안 소비되는 소비 전력도 증가한다.

CAMs 설계시, 바람직하게는 CAM이 검색을 실행할 때 가능한 최소의 에너지를 이용하고, 검색시 마다 상기 CAM의 엔트리에 매칭 워드를 기억하는 경우에 확실하게 검출 가능한 매치/히트 이벤트를 발생하는 것이다. 따라서, 본 발명은 CAM을 검색하는 진일보한 매치 검색 회로 및 매치 검색 방법을 제공한다. 본 발명의 일 실시예는 상기 종래 기술에 비하여 다른 장점을 제공하고 에너지 소비를 줄이면서 많은 공지된 CAM 기억 셀 회로 기술(예컨대, Binary/Ternary/Global Masking CAM 셀, SRAM/DRAM CAM 셀, NFET/PFET CAM 셀)을 지원할 수 있는 동작 방법 및 매치 검출 회로를 제공한다.

본 발명의 CAM 시스템은 상기 CAM 메모리의 모든 엔트리와 외부에서 제공되는 "피비교수"를 동시에 비교함으로써 검색을 실행한다. 상기 피비교수를 매치하는 CAM 어레이의 엔트리에 기억된 워드들은 상기 매치 라인 상에 고전압을 일으킴으로써, 상기 히트 라인 전압(VHL)은 논리 하이 전압 레벨로 상승하는 반면, 상기 피비교수의 해당 비트를 미스매치(mismatch)하는(즉, 매치하지 않는) 하나의 비트를 포함하는 모든 기억 워드들은 매치 라인 로우 전압(오류)[히트 라인 전압 (VHL)이 로우에 있다]이 된다. 본 발명의 매치 검출 전압(VMD)은 상기 매치 라인에서 이전에 언급한 "높은 매치 라인 전압 레벨"의 하한이다. 본 발명의 실시예에 대한 매치 검출 전압(VMD)은 통상 전원 전압의 1/2 이하이다(즉, VCC/2 이하).

각 미싱 엔트리에서 관통 전류는 매치 검출 기간의 끝에서 및 매칭 엔트리를 검출하거나 확실하게 검출한 직후에 제어 신호에 의해 적시에 완전히 턴오프된다. 미싱 엔트리의 관통 전류를 턴오프하기 위하여 특별히 위와 같이 적시에 제어 신호를 발생하는 회로들이 개시된다.

따라서, 본 발명의 제1 특징은 매치 라인 전달 게이트의 복수의 레그 중 하나의 레그 및 매치 라인 전압을 갖는 매치 라인의 복수의 레그 중 하나의 레그에 각각 결합되고, 매치 라인 전달 게이트에 결합되는 복수의 CAM 셀로 구성되어, 상기 매치 라인 전달 게이트의 특정 레그가 전도 상태 일 때, 그 매치 라인이 로우 전압 레벨에 결합되도록 하는 엔트리를 포함하고, 상기 매치 라인에 결합되어 매칭 엔트리를 검출하는데 적용되는 전계 효과 트랜지스터(FET)를 구비하는 매치 검출 회로를 더 포함하는 CAM 소자를 제공하는데,

여기서, 상기 매칭 엔트리는 매치 검출 주기 내에서 로우 전압 레벨로부터 매치 검출 전압으로 매치 라인 전압을 상승시키는데 특징이 있다.

본 발명의 제2 특징은 전계 효과 트랜지스터(FET)를 포함하는 CAM 엔트리용으로 개선된 매치 검출 회로를 제공하는데, 상기 전계 효과 트랜지스터의 게이트는 상기 매치 라인에 결합되고, 상기 FET는 상기 매치 라인상의 전압이 상기 FET의 전도 임계 전압으로 상승할 때 하이 전압 강하에서 로우 전압 쪽으로의 하이 전압 강하시 노드 플로팅(node FLOATing)을 풀다운하기 위하여 적용된다.

본 발명의 제3 특징은 CAM 어레이에 동작 가능하게 결합되는 디지털 프로세서를 포함하는 컴퓨터 또는 네트워크 라우터 등의 디지털 시스템을 제공하고, 상기 CAM 어레이에는 본 발명의 이전 특징과 같이 FET를 갖춘 매치 검출 회로들이 있다.

본 발명은 연상 메모리 어레이에서 매칭 엔트리를 검출하는 개선된 매치 검출 회로를 포함하는 일명 매치 라인 제어기를 제공한다. 도 2b에 도시된 바와 같이, N 데이터 워드(즉, N "엔트리"를 갖는)를 기억하는 CAM 어레이(221)에는 N 매치 라인(예컨대, ML0, ML1, ML2, . . .MLN -1이 있고, 여기서, N= Y x L이고, Y는 매치 라인 제어기 회로 마다 제어되는 엔트리의 개수를 나타내는 정수이며, L은 CAM 어레이 마다 매치 라인 제어기 회로의 개수를 나타내는 정수이다)이 있고, 각 엔트리에는 한 개의 매치 라인이 있고, 각 엔트리는 상기 CAM 내에 유일한 n 비트(n=BASE2LogN)를 갖는다. 본 발명의 일 실시예에 있어서, 각 엔트리와 매치 라인의 결합은 도 2a에 도시된 바와 같이 매치 검출 회로(210)를 포함하는 매치 라인 제어기(MLC)에 결합된다.

도 2a는 매치 라인에 결합되는, 즉 예시적인(예컨대, 3진법) CAM 셀(201)에 결합되는 개선된 매치 검출 회로(210)를 갖춘 본 발명의 매치 라인 제어기(MLC)에 대한 일 실시예를 도시한다. 상기 CAM 셀은 2개의 2진 기억 소자[예컨대, 메모리 기억 셀(CELLC 및 CELLT)로 구성되고, 2개의 NFET 트랜지스터 스택(T0-T2 및 T4-T6)으로 구현되는 XNOR 기능을 갖는다. CAM 검색 동작 전에, 제어 신호 [MATCHDETECTION-ENABLE- NOT(MEN_)]는 하이 이기 때문에, 상기 매치 라인이 로우 전압으로 프리챠지된다. 또한, 이러한 제어 신호(MEN_)의 이러한 사전 검색(즉, 초기)전 하이 상태에 의해 플로트는 하이로 프리차지되고, 따라서, 히트는 CAM 검색 전에 로우이다(즉, 히트가 아니다). 제어 신호(MEN_)가 로우인 동안에 매치 검출 주기 내에서 발생하는 CAM 검색 동작 동안, 매칭 엔트리에 결합되는 상기 매치 라인 제어기의 매치 검출 회로(210)는 상기 매치를 검출할 것이고, 히트는 단지 논리 하이(즉, 참) 전압 레벨로 진행할 것이다. 상기 매치 라인 제어기로 입력된 제어 신호(MEN_)는 도 2b, 4a, 4b, 4d 및 4e에 도시된 본 발명의 타이밍 제어 신호 발생 회로에 의해 발생될 수 있다.

도 2a의 본 발명의 매치 검출 매치 라인 제어기(MLC)의 기능은 도 2b의 대용량 회로의 부품으로서 폭넓은 내용으로 이해할 수 있을 것이다. 도 2b는 상기 MEN_ 제어 신호를 발생하여 본 발명의 매치 라인 제어기(MLC)로 표명하는 타이밍 제어 신호 발생 회로[즉, 타이밍 제어기(224)]를 포함하는 CAM 제어기(224)를 구비한 CAM 어레이(221)와 결합한 본 발명의 매치 라인 제어기(MLC)의 예시적인 배치를 도시한다. 상기 타이밍 제어기(226)의 출력은 각각의 Y 매치 라인 제어기(MLC0 내지 MLCY-1)에 전달되는데, 그 각각의 제어기에는 본 발명의 방법에 따라 상기 CAM 어레이 (221)의 Y 엔트리에 기억되는 매칭 워드를 검출하는 매치 검출 회로(210)가 있다. 상기 매치 라인 제어기(MLC0 내지 MLCY -1)는 상기 매치 라인(MLC0 내지 MLCY -1)에 각각 접속되고, 서로 구조적으로 동일하며, 본원에서는 통합하여 MLC로써 언급된다. 상기 매치 라인 제어기(MLC0 내지 MLCY -1) 각각에는 CAM 검색 동작이 실행될 때 타이밍 제어기(예컨대, 226)에 의해 발생되는 타이밍 제어 신호(MEN_)가 입력된다. CAM 셀의 각각의 수직 컬럼에는 상기 피비교수 버퍼(228)에 결합되는 차동 검색 라인 입력쌍(예컨대, SL0 및 그 보수 SLO_)이 있다. 각각의 수평 CAM 엔트리는 도 2a 및 2b에 도시된 바와 같이 매치 라인 제어기에 차례로 결합되는 매치 라인(예컨대, ML0)에 결합된다. "워드 라인" 입력은 각 엔트리의 모든 메모리 셀에 결합될 수 있고, 비트 라인들은 상기 엔트리의 각 셀에 결합되어, 상기 엔트리의 각 메모리 셀에 데이터의 기록을 지원한다.

도 2b에 도시된 바와 같이, 상기 복수의(즉, Y) 매치 라인 제어기(MLC0 내지 MLCY-1)의 각 출력은 어드레스 출력 회로(AOC)에 접속될 수 있다. 상기 어드레스 출력 회로(AOC)는 각 MLC의 출력에 접속되어 상기 CAM 검색 동작에 의해 매칭 엔트리를 검출하는 한 개 이상의 매치 라인 제어기(MLC0 내지 MLCY -1)로부터 출력되는 "히트" 하이 신호를 래치할 수 있다. 상기 히트 신호는 세트/리셋 래치에 세트 입력으로서 히트 신호를 입력함으로써 하이로 래치될 수 있다. 상기 MLC는 그 MLC의 매치 검출 회로(210)가 CAM 엔트리에 기억된 데이터 워드와 상기 피비교수 버퍼(228)에 기억된 피비교수와 일치한다고(즉, 매치) 검출할 때 논리 하이 "히트" 신호를 출력한다. 상기 AOC는 매치 어드레스 매치 어드레스(MATCH-ADDRESS)로서 상기 매칭 CAM 셀 엔트리의 어드레스를 출력한다.

CAM 검색은 상기 매치 검출 주기 동안 실행된다. 상기 매치 검출 주기는 상기 MLC에 입력된 제어 신호(MEN_)가 로우로 떨어질 때 개시된다. 상기 매치 검출 주기 동안 확실한 히트가 출력되기 전에, 검색될 데이터는 상기 CAM 어레이(221)의 복수의 엔트리에 있는 각 연상 메모리(CAM) 셀(201)에 기억되고, 피비교수는 상기 피비교수 버퍼(228)에 기억되어 2X 차동 검색 라인(예컨대, SL0, SLO_, SL1, SL1_, SL2, SL2_, ....SLX, SLX_; 여기서, X = X-1)이 상기 매치 검출주기 내에서 표명되는 것으로 가정한다. 상기 매치 검출 주기는 상기 제어 신호 (MEN_)가 로우(검색 인에이블링) 전압(즉, 논리 로우 전압)으로부터 상기 초기(사전 검색) 하이 전압으로 전이할 때 끝난다. 상기 매치 검출 주기의 처음과 끝사이의 시간(t2)의 최적화는 다른 개시부에서 토론된다.

도 2a에 도시된 본 발명의 매치 라인 제어기의 실시예를 다시 참조하면, 상기 MEN_ 라인 상에 초기(사전 검색) 논리 하이 전압은 2개의 스택 트랜지스터(PFET T1 및 NFET T8)의 게이트에서 및 인버터(I1)의 입력에서 논리 하이 전압을 나타냄으로써, PFET T1이 초기에 오프(즉, 비전도)되고, NFET T8이 초기에 온(즉, 전도)이 되며, 풀업 트랜지스터(T3)가 초기에 온되는 반면, T10은 초기에 오프된다(온이 되는 T8에 의한 매치 라인의 로우 프리챠지 전압 때문에).

인버터(I1)는 스택 NFET-PFET 쌍 또는 당업자에게 공지된 다른 동등한 반전 회로에 의해 형성될 수 있다. 이와는 달리, 인버터(I1)는 대안의 실시예에서 제거될 수 있다[예컨대, 상기 전원 전압(VCC)이 소오스 기판 전압의 작용으로 NFET T3의 커다란 유효 스위칭 임계 전압(VT)을 충분히 보상할 수 있을 정도로 고전압인 경우에 확실하게 동작할 T3를 NFET로서 구현함으로써]. PFET T3를 포함하는 도 2a의 회로는 1.0 볼트의 전원 인가 전압(VCC)으로 시뮬레이션할 때 확실하게 동작한다.

각 CAM 엔트리의 전기 전도성 매치 라인은 고유의 정전 용량(CML)을 갖고, 각각의 스택 제어 트랜지스터[즉, 풀업 트랜지스터(T1) 및 풀다운 트랜지스터(T8)]에 접속되고, 상기 매치 라인에 분산된 전달 게이트의 복수의 레그에 접속된다[예컨대, 전달 트랜지스터(T0-T2) 및 전달 트랜지스터 스택(T4-T6)]. 상기 매치 라인 전달 게이트는 상기 매치 검출 주기 동안 논리 NOR 게이트로서 동작하여 그 매치 라인 전달 게이트(NOR 게이트)를 전도함으로써, 상기 CAM 엔트리에 기억된 워드가 상기 피비교수와 미스매치할 때 등의 상기 매치 라인 전달 게이트의 한 개의 레그가 전도(ON) 상태인 경우에 상기 매치 라인(상기 유효 NOR 게이트 출력)을 논리 로우 전압 레벨(미스 또는 미스매치을 지시)로 유지한다. 각 XNOR 게이트(예컨대, XNOR1)의 각 레그[예컨대, 상기 CAM 셀의(201)의 T0-T2 및 T4-T6] 및 CAM 엔트리에서 각 CAM 셀의 각 레그는 상기 매치 라인 전달 게이트(즉, NOR 게이트)의 하나의 레그와 같이 동작한다.

앞서 언급된 바와 같이, 검색 전에(즉, MEN_이 로우인 매치 검출 주기 전에), 상기 매치 라인은 PFET T1이 오프인 동안에 NFET T8을 통하여 로우 전압 레벨(예컨대, 접지)로 프리챠지된다(즉, 풀다운). (상기 미싱 엔트리의 매치 라인은 상기 매치 라인 전달 게이트의 하나 이상의 레그에 의해 검색되기 전에 논리 로우 전압으로 풀다운될 수 있는데, 그 이유는 그 검색 라인이 로우로 프리챠지될 필요가 없기 때문이다). 상기 매치 라인이 NFET 트랜지스터(T10)의 게이트에 결합되기 때문에, 상기 매치 라인 상의 초기 로우 전압 레벨에 의해 T10이 검색 전에 비전도 상태(오프)가 된다. 한편, 상기 검색 전에, 인버터(I1)의 출력은 PFET T3의 게이트에서 로우 전압 레벨을 표명함으로서, T3가 전도 상태(즉, 온)가 된다. 온(즉, 전도 상태)이 되는 T3 및 오프되는 T10(즉, 비전도 상태)의 초기 결합은 상기 플로트 노드(FLOAT node)를 초기의 논리 하이 전압 레벨로 프리챠지하며, 이것에 의해 차례로 인버터(12)의 출력(플로트 노드에 접속된 입력을 가진)을 논리 로우 전압으로 되게 하는데, 이것은 매치 검출 주기 전에 상기 히트 라인을 로우 전압 레벨이 되게 함으로서 논리 히트 참 조건(즉, 히트=오류)의 부재를 표시하는 것이다. 상기 플로트 라인이 유한 정전 용량을 가짐으로써, 초기의 하이 전압 프리챠지 조건을 설정한 후에, T3가 턴오프되는 경우(T10이 오프인 경우), 상기 플로트 라인에 하이 프라챠지 전압은 지속적으로 유지될 것이고, 플로트 라인에 결합된 인버터(I2)의 출력은 상기 히트 라인 상에 로우 전압 레벨을 나타냄으로서 논리 히트 참 조건의 부재를 지시할 것이다.

상기 매치 검출 주기 동안 및 초기에, 상기 매치 라인의 엔트리에 있는 메모리 셀(예컨대, CELLT 및 CELLC) 및 검색 라인(예컨대, SLC, SLT)은 확실한 검색을 인에이블할 수 있게 적절하게 전원을 인가하여 안정시킴으로써, 상기 전달 게이트(예컨대, XNOR 트랜지스터 스택)의 각 레그는 상기 메모리 셀에 기억되는 데이터 비트의 논리 값 및 상기 검색 라인에 나타난 피비교수 비트의 논리 값에 따라 전도 상태(온) 또는 비전도 상태(오프)가 될 것이다.

상기 엔트리가 상기 검색 데이터(즉, 피비교수)에 대하여 비교된 매치를 포함하는 경우, 상기 매치 라인에 병렬로 접속된 CAM 셀에 전달 트랜지스터 스택(예컨대, XNOR1 NFET 스택)은 온(즉, 전도 상태)이 되지 않고, 상기 매치 검출 주기 동안 상기 매치 라인에 흐르는 전류는 상기 매치 라인 전압(VML)을 풀업할 것이다. 결국, 상기 매치 라인 전압(VML)은 NFET T10의 임계 전압(VT)를 초과하고, NFET T10은 전도를 시작할 것이다. 플로트는 NFET T10을 통하여 로우로 방전될 것이고, 상기 MLC의 히트 출력은 플로트의 하강 전압이 인버터(I2)에 의해 반전됨으로써 참(즉, 하이 논리 전압)으로 상승할 것이다. CAM 엔트리가 상기 검색 데이터(즉, 피비교수)와 비교된 미스매치를 포함하면, 상기 매치 라인에 병렬로 접속된 CAM 셀에서 적어도 하나의 상기 전달 트랜지스터 스택(예컨대, XNOR NFET 스택)은 온이 될 것이고(예컨대, TO-T2 또는 T4-T6), 상기 매치 라인 전압은 상기 전달 트랜지스터 스택 중 적어도 하나를 통하여 로우로 유지될 것이다.

상기 매치 검출 주기의 초기에, 상기 제어 신호 전압(MEN_)은 초기의 하이 전압 레벨로부터 검색 인에이블링 로우 전압 레벨로 떨어져서, 상기 매치 검출 주기 동안 로우 상태를 유지한다. 상기 MEN_ 라인 상에 전압이 검색의 초기에 하이에서 로우로 떨어지는 경우, 트랜지스터(T1 및 T8)의 게이트가 로우로 됨에 따라, PFET T1을 턴온(즉, 전도 상태)하고, NFET T8을 턴오프(즉, 비전도 상태)함으로써, 상기 매치 라인이 상기 인가 전압에 전기적으로 접속되고, 전류는 T1을 통하여 낮은 전압 레벨로 프리챠지되는 상기 매치 라인으로 흐를 것이다. T1을 통하여 전류가 상기 매치 라인으로 흐르기 시작하는 시간에, 상기 플로트 노드 풀업 트랜지스터(PFET T3)는 턴오프(비전도 상태)된다. 도 2a의 회로에 있어서, 이것은 상기 인버터(I1)가 상기 MEN_ 라인에 나타난 로우 전압 검색 인에이블링 제어 신호를 반전시키고, 상기 게이트(T3)에 결합되는 단락 라인(short line)의 작은 정전 용량이 T3의 스위칭(오프)을 충분히 지연시키지 않기 때문이다. 그러나, 상기 플로트 노드 풀다운 트랜지스터(NFET T10)는 상기 매치 라인 전달 게이트의 모든 레그를 오프시키는 엔트리에서 매치인 경우에도 즉시 턴온되지 않을 것이다(즉, 상기 매치 검출 주기의 처음이 아닌). 그 이유는 상기 매치 라인의 정전 용량(CML)이 충분히 크기 때문이다. 상기 엔트리가 미스인 경우, 상기 매치 라인 전달 게이트의 적어도 하나의 레그는 전도 상태가 됨으로써, 상기 매치 라인을 상기 논리 로우 전압 레벨(점근선 레벨 또는 이하)로 유지할 것이다. 따라서, 모든 매치 검출 주기의 처음에 유한 시간 주기 동안, 트랜지스터(T3 및 T10)은 오프(비전도 상태)될 것이고, 상기 플로트 노드는 처음의 논리 하이 프리챠지 전압에서 소형 커패시터로서 플로팅될 것이고, 플로팅 노드에 결합된 인버터(I2)의 히트 출력은 히트의 부재(즉, 논리 로우 전압)를 지속적으로 나타낼 것이다. 상기 매치 검출 주기 내에서 상기 플로트 노드의 예비적인 논리 하이 전압 플로팅 상태를 가짐으로서 상기 인가 전압의 1/2 이하의 매치 검출 전압을 갖는 NFET 트랜지스터(T10)에 의해 상기 매치 라인 상에서 매치 이벤트의 검출이 용이해지며, 종래 기술에서와 같이 매치 이벤트를 검출하기 위해 제공된 상기 스택된 NFET-PFET형 인버터를 적용할 필요성을 배제한다.

단지 하나의 트랜지스터(즉, NFET T10)가 오프에서 온으로 전이한 결과로 본 발명의 회로에 의해 매칭 엔트리를 검출(히트로서 출력)할 수 있기 때문에, 상기 하나의 트랜지스터의 고유의 임계 전압(VT)은 본 발명의 매치 검출 전압(VMD)의 하한이다.

상기 매치 이벤트를 검출하기 위하여 CMOS 인버터(PFET 에 직렬로 스택되는 NFET를 포함)에 의존하는 종래의 회로에 있어서, 상기 매치 검출 전압의 하한은 인가 전압과 접지사이의 거의 중간 전압으로, NFET 전도 임계 전압(VT)보다 몇 배수 커질 수 있다. 따라서, 본 발명은 매칭 엔트리를 검출하여 종래보다 빠른 미싱 엔트리의 매치 라인에 관통 전류를 턴오프시킴으로써, 최소의 필요한 매치 검출 주기를 줄이고, CAM 검색 동작 동안 각 미싱 엔트리의 관통 전류에 의해 소비되는 에너지(EMISS)를 줄인다.

본 발명의 일 실시예에 있어서 매칭 및 미싱 엔트리의 매치 라인 전류(IML)의 타이밍, 극성 및 상대적인 크기는 도 3ci 및 3cii에 도시된다. 도 3ci 및 3cii에 도시된 바와 같이, 본 발명은 매치 검출 주기의 처음에 매치 검출 회로를 인에이블하기 위하여 적용되고, 또한 상기 매치 검출 주기의 끝에 미싱 엔트리에서 매치 라인 관통 전류(IML)를 턴오프시키는데 적용되는 제어신호를 제공한다.

상기 매치 라인 전류(IML)는 상기 매치 검출 주기 동안 매칭 및 미싱 엔트리에서 실행시 풀업 트랜지스터(T1)를 통과한다. 상기 매치 검출 기간의 처음에, 상기 매칭 및 미싱 엔트리의 매치 라인 전류(IML)는 거의 동일해질 것이다. 그 후에, 매칭 엔트리의 매치 라인 전류(IML)는 상기 상승 매치 라인 전압(VML)의 작용으로 상기 매치 검출 주기 동안 감소할 것이다. 그 이유는 상기 매치 라인이 커패시터로서 충전중이기 때문이다. 미싱 엔트리의 매치 라인 전류(IML)는 그 후에 레벨 오프하고, 상기 IML 전류 경로의 총저항을 상기 인가 전압으로 분할한 대략적인 점근선 크기에서 매치 검출 기간 동안 지속할 것이다. 상기 IML 전류 경로의 총 저항은 트랜지스터(T1)의 온 저항 및 매치 라인 전달 게이트의 온 저항(예컨대, 레그들이 전달 트랜지스터/스택으로 이루어지는 상기 매치 라인에 결합된 CAM 셀의 XNOR 게이트의 전도성 병렬 저항 레그의 온 저항)을 포함한다.

T1이 매칭 엔트리의 매치 라인 전압이 플로트를 상승 및 방전시키기에 충분한 시간이 있는 순간에 턴오프되어, 히트가 참(즉, 논리 하이 전압)으로 상승하여 래치되는 경우에, 미싱 매치 라인마다 소비되는 관통 전류(IML)의 총량(즉, 충전)이 최소화된다. 따라서, 각 검색 동안에 에너지 소비는 매치 검출 주기를 최소화함으로써 줄여질 수 있다(따라서, 트랜지스터(T10)의 폭 및 길이는 T10의 온 저항을 최소화하는 것에 의해 플로팅이 고속으로 방전할 수 있게 선택됨으로써, 매치 검출 주기를 보다 짧게하여 차례로 상기 CAM의 각 검색 동작에 대한 전력 소비를 줄인다. 또한, 트랜지스터(T10)는 상기 기술적인 규칙에 의해 허용되는 최소의 장치보다 폭이 넓고 길이가 길게 선택되어 광학 효과, 도핑 미스 매치 등에 의한 정상적인 변화의 효과를 줄일 수 있다).

전압 분배기 네트워크(T1 및 상기 매치 라인에 결합되는 복수의 전달 트랜지스터 스택 중 최소한 하나로 구성)는 인가 전압(예컨대, Vdd)과 접지사이에 형성된다. 따라서, 미싱 엔트리의 매치 라인 상의 전압은 상기 전압 분배기의 하부의 저항[즉, 상기 매치 라인과 접지(예컨대, XNOR1의 NFET-스택) 사이에 결합되는 한 개 이상의 전달 트랜지스터 스택의 온 저항)을 상기 전압 분배기의 상부의 저항(예컨대, T1의 온 저항)으로 나눈 비율만큼 조절된 일부 최대의 점근 레벨로만 상승할 수 있다. 이상적으로, 미싱 엔트리의 최개의 점근 레벨은 상기 매치 검출 회로(210)의 NFET T10의 스위칭 임계 전압(VT) 이하로 될 것이다. 그러나, 그러한 조건은 본 발명의 모든 실시예를 효율적으로 동작시키는데 필요하지 않다. 왜냐하면, 매칭 엔트리는 미싱 엔트리보다 고속으로(VML이 고속으로 T10의 스위칭 임계 전압에 도달하게 한다) 상기 매치 라인 전압(VML)을 상승시키기 때문이다.

도 3a는 본 발명의 실시예의 매칭 및 미싱 엔트리에서 VML의 상승 시간 및 예시적인 타이밍 관계를 도시한다. 도 3a에 도시된 바와 같이, 상기 매치 검출 주기가 시작할 때, 매칭 및 미싱 엔트리 모두의 매치 라인 전압(VML)은 초기에 상승한다. 그러나, 매칭 엔트리의 VML은 고속으로 상승하여, 미싱 엔트리의 VML이 그 점근선 레벨에 도달하기 전에 일반적으로 VT에 도달할 것이다. 따라서, 확실한 하이 히트 출력은 상기 MLC에 의해 표명될 수 있고, 미싱 엔트리의 VML이 그 점근선 레벨에 도달하기 전에 AOC 또는 다른 회로에 의해 하이로 래치될 것이다. 따라서, 미싱 엔트리의 점근선 VML 레벨이 VT를 초과하는 경우에, 상기 매치 검출 주기는 미싱 엔트리의 VML이 VT에 도달하기 전에 종료될 것이다. 물론, 미싱 엔트리의 점근선 VML 레벨에 VT 이하의 안전한 마진이 있는 경우, 상기 매치 검출 주기는 미싱 엔트리가 (불량) 히트 출력을 발생할 확률 없이 연장될 수 있다. (앞서 설명된 바와 같이, 상기 매치 검출 주기를 최소화함으로써 에너지는 보존된다)

도 3b는 상기 매치 검출 주기를 최소화하여 하이 히트 출력을 확실하게 하이로 표명하여 래치한 후에 즉시 매치 검출 주기가 종료하도록 하는 본 발명의 일 실시예에 있어서 매칭과 미싱 엔트리에서 VML의 상승과 히트 출력 사이에 예시적인 타이밍 관계를 도시한다. 상기 매치 검출 주기는 상기 매치 라인에 결합되는 CAM 엔트리에 기억된 매치가 하이로 래치될 수 있는 논리 참 히트 신호(예컨데, MLC의 히트 출력상에 논리 하이 전압)로서 확실하게 검출되어 보고될 수 있도록 충분히 길어질 필요가 있다. 상기 히트 출력 신호는 상기 중간 플로트 노드가 상기 CMOS 인버터(12)의 CMOS 인버터 스위칭 전압(VCMOSIS) 이하로 떨어질 때 하이로 표명될 것이다. 매칭 엔트리의 VML이 트랜지스터(T10)의 VT로 상승하자마자(즉, 매칭 엔트리의 VML이 VCC/2로 상승하기 전에 및 미싱 엔트리의 VML이 VT로 상승하기 전에) 로우로 떨어지기 시작할 것이기 때문에, 하이 히트 출력은 임의 엔트리의 VML이 VCC/2에 도달하기 전에 확실하게 하이로 표명되어 래치될 수 있다(상기 매치 검출 주기는 종료될 수 있다). 도 3b의 타이밍 신호를 발생시켜 본 발명을 구현하는 회로의 인가 전압(VCC)은 1.0 볼트이고, 최악의 경우는 정상적으로 1.2 볼트 인가 전압이다.

시간 대 전압 정보를 도 3b에 도시한 바와 같이, 본 발명의 실시예는 상기 매치 라인 전압이 상기 전원 전압의 1/2로 결코 상승할 수 없는 경우에도 매칭 엔트리를 검출할 수 있고, 상기 매치 라인 전압이 전계 효과 트랜지스터(예컨대, NFET T10)의 전도 임계 전압으로 상승할 때 매칭 엔트리를 검출할 수 있고, 상기 매치 라인 전압(VML)이 상기 전계 효과 트랜지스터(예컨대, NFET T10)의 전도성 임계 전압 이상 및 상기 인가 전압의 1/2 이하인 경우에 히트 신호를 출력할 수 있고, 상기 매치 라인 전압(VML)이 상기 FET(예컨대, NFET T10)의 전도성 임계 전압의 약 100%(예컨대, 1.3V)와 약 166%(예컨대 0.50V) 사이에 있는 경우에 히트 신호를 출력할 수 있고, 매칭 엔트리의 매치 라인 전압이 상기 인가 전압의 로우 전압 레벨로부터 1/2로 상승하는데 걸리는 고유의 시간 주기의 2배 이하인 매치 검출 주기 내에서 CAM 검색을 실행할 수 있고, 메칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 인가 전압의 약 90%인 하이 전압 레벨로 상승하는데 걸리는 고유의 시간 주기보다 작은 매치 검출 주기 내에서 CAM 검색을 실행할 수 있고(즉, 상기 제어 신호 (MEN_)가 하이로 상승되지 않는 경우에 0.9V를 나타내는 수평선을 가로지르는 점으로 상기 매치 검출 주기 내에서 상기 매칭 엔트리의 상승(VML) 전방 경사선을 외삽에 의해 제공하여 VML이 0.9V에 도달하기 전에 상기 매치 검출 주기를 종료한다), 매칭 엔트리의 매치 라인 전압이 로우 전압 레벨로부터 상기 인가 전압의 대략 90%인 하이 전압 레벨로 상승시키는데 걸리는 고유의 시간 주기의 4배 이하인 매치 검출 주기 내에서 CAM 검색을 수행할 수 있고(앞선 외삽에 의해 명백해 짐), 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 FET의 전도 임계 전압의 약 166%인 전압 레벨로 상승시키는데 걸리는 고유의 시간 주기 이하의 매치 검출 주기(예컨대, 매칭 엔트리의 VML이 VT의 대략 166%인 0.5V에 도달하는 시간 전에 종료한다) 내에서 CAM 검색을 수행할 수 있고, 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 FET의 전도성 임계 전압의 대략 120%인 전압 레벨로 상승시키는데 걸리는 고유의 시간 주기 이하의 매치 검출 주기 내에서 CAM 검색을 수행할 수 있고[이러한 능력은 매칭 엔트리의 VML이 VT에 도달하자 플로트가 방전을 시작한다는 사실과 적은 수(예컨대, 4)의 CAM 엔트리에 결합되는 매치 라인이 플로우트가 급속히 떨어질 수 있게 충분히 작은 정전 용량을 가질 것이라는 기대를 나타내는 것이다), 상기 히트 출력이 하이로 래치되는데 걸리는 고유의 시간 주기 이하의 매치 검출 주기의 끝에서 미싱 엔트리의 에너지 소비를 종료할 수 있고, 미싱 엔트리의 매치 라인 전압이 상기 FET의 로우 전압 레벨로부터 전도 임계 전압으로 상승하는데 걸리는 고유의 시간 주기 미만인 매치 검색 주기 내에서 CAM 검색을 수행할 수 있다(예컨대, 도 3b에 도시된 바와 같이, 상기 매치 검색 주기는 미싱 엔트리의 VML이 VT 이하의 점근선으로 상승하기 전에 종료하여, 상기 VML이 VT로 높아지기 전에 상승하기 전에 발생할 것이다).

도 3b에 도시된 바와 같이, 최소의 매치 검색 주기의 끝은 로우로 중간 노드, 즉, 플로트 노드 상에 전압 강하와 거의 일치할 것이다. 따라서, 상기 매치 검색 주기의 기간은 상기 플로트 노드의 하이 대 로우 전이 속도를 증가시킴으로써 감소될 수 있다.

상기 중간 노드(플로트) 상에 전압은 매칭 엔트리의 매치 라인에 상당한 정전 용량이 T1의 온 저항을 통하여 충전되기 때문에 상대적으로 천천히 하이에서 로우로 전이한다. 따라서, 매치 검색 주기는 상기 매치 라인의 정전 용량 및/또는 T1의 온 저항을 줄임으로써 더욱 줄여들 수 있다. (아래에 토론된 바와 같이, 상기 매치 라인의 정전 용량 감소 및 상기 매치 검출 주기의 감소는 프리 매치 라인(PRE-MATCHLINE)에 결합되는 엔트리에서 제한된 수의 사전 선택 CAM 셀의 매치를 검출한 다음, 포스트 매치 라인(POST-MATCHLINE)에 결합되는 엔트리에 CAM 셀의 나머지를 검색하는 회로를 제공함으로써 수행될 수 있다. T1의 온 저항 감소는 미싱 매치 라인 상에 점근선 레벨과 트랜지스터(T10)의 VT 사이의 안전한 마진을 줄일 것이다. 따라서, T1의 온 저항은 상기 CAM 검색 동작의 원하는 속도와 안전한 마진 의 필요성에 대하여 설계자가 균형을 맞춰 상기 CAM 회로를 기반으로 선택된다. 도 3b에 도시된 바와 같이, 상기 점근선(VML) 레벨은 트랜지스터(T10)의 최대치(VT) 이하의 안전한 마진에 고정되어, 그 점근선 전압 레벨이 VT-"안전한 마진"과 같게 될 수 있다.

소정의 미싱 엔트리에서 상기 매치 라인 전안(VML)의 실제 점근선 레벨은 얼마나 많은 비트가 상기 피비교수에 비하여 미스 매치(mis-match)하는지 따라 변할 것이다. 소정의 미싱 엔트리에서 미스 매치하는 비트가 많을수록, 상기 매치 라인 전압의 점근선 레벨이 그 검색 주기 동안에 낮아질 것이다. 따라서, 매치를 미스로부터 구별하는 "최악의 경우"는 상기 미싱 엔트리가 상기 매치 라인 전압(VML)을 NFET T10의 임계 전압에 가장 근접한 점근선 레벨로 올리는 것이 될 것이다. 이러한 "최악의 경우"는 상기 엔트리에서 단일 비트 미스 매치를 발생한다. 따라서, 상기 전압 분배기의 하부 저항이 상기 매치 라인 전달 게이트(예컨대, XNOR-게이트)의 논리적인 성능 요건에 따라 제한된다고 가정하면, 미싱 엔트리에 대한 최대의 점근선 매치 라인 전압 레벨은 상기 전압 분배기의 상부 저항(예컨대, PFET 풀업 T1의 온 저항)을 선택하는 것에 의해 설정된다.

풀업 T1의 크기는 1 비트 미스 매치의 최악의 경우에, 상기 매치 라인의 점근선 값이 NFET T10의 임계 전압(VT) 근처 또는 이하에 있도록 선택될 수 있다. T1의 크기는 상기 매치 라인의 상기 금속 저항을 통하여 상기 매치 라인을 유지하는 하나의 비트 미스 매치(예컨대, T0-T2 또는 T4+T6)의 셀 스택으로 DC 시뮬레이션 모델링(T1 ON)을 실행하여 측정될 수 있다. 한 객체는 T10이 상기 매치 검출 주기 동안 상기 매치 검출 전압[예컨대, NFET T10 - 일부의 안전한 마진의 전도 임계 전압(VT)] 이하로 상기 매치 라인의 레벨을 지속적으로 유지함으로써 미싱 엔트리의 플로트 노드에 전도 및 방전하는 것을 예방한다. 풀업 트랜지스터(T1)는 기술의 기본 법칙에 의해 허용되는 최소의 장치보다 폭이 넓고 길이를 길게 설계하여 광학 효과, 도핑 미스 매치 등에 의한 정상적인 변화를 최소화할 수 있다.

트랜지스터(T1)의 크기가 적당히 선택될 때, 미싱 엔트리의 매치 라인 전압은 NFET T10의 임계 전압 이상으로 올라 갈 수 없고, 플로트 노드는 상기 매치 검출 주기 동안에 방전하지 않기 때문에, 히트는 미싱 엔트리의 경우에 로우에 머물 것이다. 그러나, 상기 매치 라인 전압의 최대 점근선 값이 NFET T10의 임계 전압 (VT)을 초과할 때라도, 본 발명의 실시예는 매칭 엔트리와 미싱 엔트리를 쉽게 구별할 수 있는데, 그 이유는 매칭 엔트리의 매치 라인이 미싱 엔트리보다 고속으로 상승할 것이기 때문이다. 그 타이밍 제어 신호(MEN_)는 미싱 엔트리가 상기 매치 라인 전압을 상기 매치 검출 전압(예컨대, NFET T10의 VT)까지 상승시키는데 많은 시간이 경과하기 전에 상기 매치 검출 주기를 종료할 수 있다. 따라서, 상기 회로는 미싱 엔트리의 매치 라인 전압이 상기 매치 검출 주기 내에서 매치 검출 전압(예컨대, VT)으로 올라가지 않도록 설계된다. 매칭 엔트리의 매치 라인의 상승 시간은 차례로 풀업 트랜지스터(PFET T1)의 온 저항으로 작용하는 매치 라인 정전 용량(CML) 및 매치 라인 전류(IML)의 작용을 한다. 따라서, 본 발명의 회로의 성능은 상기 매치 라인 정전 용량을 줄이는 것에 의해 최적화 될 수 있고, 상기 풀업 트랜지스터(PFET T1)의 온 저항을 최적화하는 것에 의해 최적화 될 수 있다.

풀업 트랜지스터(T1)의 턴오프 타이밍을 포함하는 상기 매치 라인 제어기의 타이밍을 제어하기 위해, 타이밍 제어 신호 발생 회로(예컨대, 226)를 제공하여 상기 매치 검출 주기 기간을 최적으로 제한한다. 본 발명의 타이밍 신호 발생 회로의 복수의 실시예는 더미 히트 신호를 발생시켜 상기 매치 검출 주기의 끝을 정의할 수 있도록 더미 매치 라인 제어기에 결합될 수 있는 더미 매치 라인 상에서 매칭 엔트리를 에뮬레이트하는 더미 CAM 엔트리 회로를 이용한다.

타이밍 제어 신호 발생 회로

상기 타이밍 제어 신호(MEN_)는 매치 라인 제어기(MLC0 내지 MLCY -1)의 복수의 위치(Y)(여기서, Y는 양의 정수이다)에 입력된다(이러한 매치 라인 제어기는 그 동작이 동일하기 때문에 매치 라인 제어기로서 이후에 기술될 것이다). 상기 CAM 제어기(224)는 검색 인에이블 제어 신호(MEN_)(Matchline Enable-Not)를 발생시켜 상기 신호(MEN_)를 각각의 Y 매치 라인 제어기(MLC)에 출력하는 회로(226)를 포함할 수 있다.

상기 타이밍 제어 신호 발생 회로(도 4a의 401, 도 4b의 411, 도 4d 및 4e의 226)는 상기 매치 라인 제어기(MLC)의 동작을 제어하는 타이밍 제어 신호(MEN_)를 발생한다. 그 타이밍 제어 신호(MEN_)는 도 4b 및 4d에 도시된 회로(411 또는 226)에 의해 시스템 클록(CLOCK)(MEN_보다 큰 듀티 싸이클을 갖는)으로부터 발생될 수 있다. 대안으로, 상기 타이밍 제어 신호(MEN_)는 도 4a에 도시되는 회로(401)에 의해 펄스 진행(GO) 신호(MEN_보다 짧은 듀티 싸이클을 갖는)로부터 발생될 수 있다. 상기 타이밍 제어 신호(MEN_)를 발생하는 신호 발생 회로(예컨대, 도 4a, 4b 또는 4d에 도시)는 상기 CAM 제어기(224)로부터 분리될 수 있고, 상기 CAM 집적 회로 상에서 복제되어 분배될 수 있다. 또한, 상기 중심에 발생된 MEN_ 신호는 국부적으로 발생되는 강력한 로우 스큐 MEN_ 신호를 큰 CAM 어레이 회로에 다수의 매치 라인 제어기 사이의 Y 매치 라인 제어기(L 만큼 곱한 Y는 N이고, 여기서, L은 1보다 큰 정수이다)의 각각에 제공하기 위하여 버퍼링되고 팬 아웃(fanned out)될 수 있다.

도 4b에 도시되는 제어 신호 발생 회로(411)는 그 입력에서 시스템 클록 신호(CLOCK)에 의해 구동되고, NAND 게이트(NAND1)는 상기 타이밍 제어 신호(MEN_) (Match-Line Enable-Not)를 출력한다. 도 4b의 회로 동작은 도 4c의 타이밍도에 더욱 상세히 도시된다. 도 4c에 도시된 바와 같이, 도 4b의 회로에 의해 클록 신호로부터 발생된 제어 신호(MEN_)는 상기 클록 신호(CLOCK)의 하이 대 로우 전이에 따라[시간 주기(t1) 후] 논리 로우 레벨로 떨어지는 반면, 그 다음의 클록 신호 전이에 따라 MEN_이 로우로 떨어진 후에 유한 시간(t2) 주기에서 하이 전압으로 복귀한다. 시간 주기(t1)는 인버터(I11)를 통한 전파 지연이다. 시간 주기(t2)는 직렬로 접속되는 인버터(예컨대, 인버터 I12-I13-I14)의 복수의 i(여기서, i는 1보다 큰 홀 수 정수이다)의 전파 지연 배수의 합이다. 상기 시간 주기(t2)는 상기 CAM 검색이 로우인 MEN_에 의해 인에이블되는 매치 라인 제어기로 실행되는 동안의 효율적인 매치 검출 주기이다. 따라서, 인버터(예컨대, I12-I13-I14)의 전파 지연 배수 및/또는 복수개의 인버터의 개수는 매치 검출 기간의 최적의 기간, 즉 본 발명의 실시예에 따라 매칭 엔트리를 확실하게 검출하여 래치 가능한 히트 신호를 출력하는데 충분히 긴 기간 및 미싱 엔트리에서 불피요한 관통 전류를 줄이는데 충분히 짧은 기간을 확보하기 위하여 회로 설계자에 의해 선택되어야 한다.

인버터(I11)는 전파 지연(t1)을 유도하여 반전 클록 신호를 상기 신호 발생 회로(411)의 다른 단계에 제공하기 위하여 도 4b의 회로(411)에 선택적으로 포함될 수 있다. 상기 반전 클록 신호[인버터(I11)로부터 출력]는 2개의 라인으로 분기되는데, 한 개의 라인은 일련의 인버터(I12, I13, I14)의 입력에 직접 접속되고, 다른 라인은 NAND 게이트(NAND1)의 2개의 입력 단자 중 하나에 접속된다. 상기 일련의 인버터(I12, I13, I14)의 마지막 인버터(114)의 출력은 상기 NAND 게이트(NAND1)의 2개의 입력 단자 중 다른 입력 단자에 접속된다. 상기 신호 발생 회로(411)는 각 클록 신호의 각 클록 싸이클 내에서 상기 일련의 인버터(I12, I13, I14)의 전파 시간 지연(t2) 기간에 거의 같은 매치 검출 주기 동안 로우(검출 인에이블링) 타이밍 제어 신호(MEN_)를 출력하는 것에 의해, 상기 CAM 검색은 상기 시스템 클록 주파수에서 동시에 실행될 수 있다. 따라서, 상기 타이밍 제어 신호(MEN_)는 인버터(I11)의 전파 지연 시간(t1)(도 4b)이 하이에서 로우로 클록 신호(CLOCK)의 레벨 전이 후에 경과하는 시간까지 각 검색전에 하이 레벨에 있고, MEN_는 로우(검색 인에이블링) 레벨로 진행한 후에, 상기 일련의 인버터(I12, I13, I14)의 전파 시간과 대략적으로 같은 매치 검출 주기(t2) 동안 로우에 있다.

또한, 도 4c는 미싱 및 매칭 검색 결과의 경우에 매치 라인 제어기의 히트 라인에서 출력과 제어 신호(MEN_) 사이의 타이밍 관계를 예시적으로 도시한다. 도 4c에 도시된 바와 같이, 매칭 검색 결과의 경우에 하이(즉, 참) 히트 신호 출력은 상기 매치 검출 주기 동안 통상적으로 먼저 표명되고, 래치되는 경우 매치 검출 주기의 종료 후에 표명될 수 있다. 상기 매치 검출 주기는 상기 MLC의 히트(참) 출력이 래치되도록 충분히 길게 표명되는 것을 확인하기 위하여 연장될 수 있다. 상기 히트 출력 신호는 당업자에게 공지된 회로에 의해 매치 검출 주기의 끝을 지나서 래치될 수 있다.

도 4b, 4c, 4d 및 4e에 도시되는 상기 제어 신호 발생 회로에 입력된 클록 신호는 물론 오프로 게이트되어 CAM 검색이 필요없는 휴지 기간 동안 검색 전력 소비를 줄일 수 있다. 또한, 주목할 점은 도 4b, 4c, 4d 및 4e의 회로 및 회로 동작이 상기 시스템 클록 신호(CLOCK)에 의해서 그리고 이 신호와 동기하여 구동되는 것을 도시하고 있지만, 상기 CAM 어레이에 검색 가능한 데이터가 있고, 피비교수가 상기 검색 라인을 경유하여 표명되는 경우에, 상기 시스템 클록에 대하여 동기되는지 비동기 되든지 간에 상기 회로에 검색 트리거링 입력으로서 적합한 듀티 싸이클의 다른 전이 신호가 이용될 수 있다.

도 4d 및 4e에 도시된 바와 같이, 상기 제어 신호(MEN_)는 용량성 더미 매치 라인(DML)을 포함하는 대안의 NAND 게이트 기반 제어 신호 발생 회로(226)에 의해 시스템 클록 신호로부터 발생될 수 있다. 도 4d의 회로는 매치 검출 주기의 기간[즉, 도 4c의 지연 주기(t2)]이 용량성 더미 매치 라인 프리챠지 로우(T8D에 의해)의 상승 시간 대신에, 풀업 트랜지스터(T1D)에 의해 풀업되는 것을 특징으로 하고, 각각의 트랜지스터(즉, T1D 및 T8D)는 실제 매치 라인 제어기(MCL)의 해당하는 트랜지스터(T1 및 T8)와 같거나 비슷한 크기가 된다. 상기 더미 매치 라인은 복수의 더미 CAM 셀(201D)에 결합되는데, 그 각각의 셀은 실제 매칭 CAM 엔트리의 CAM 셀[즉, 실제 CAM 셀(201)로 구성]이 실제 매치 라인에 기여하는 것과 동일한 정전 용량으로 상기 더미 매치 라인에 기여하게 채택된다. 다르게 말하면, 상기 더미 매치 라인(DML)에 결합되는 복수의 더미 CAM 셀(201D)은 상기 검색 라인을 통하여 상기 CAM 엔트리에 표명된 피비교수를 매치하는 데이터 워드를 갖는 실제 CAM 엔트리를 에뮬레이트한다.

상기 DML이 X 더미 CAM 셀에 결합되는 본 발명의 실시예에 있어서, 각 더미 CAM 셀의 내부 XNOR 게이트는 매치하는 데이터 패턴을 갖는 CAM 어레이의 최악의 경우(즉, 가능한 최고 높이) 용량성 노드를 제공하는 방법으로 결합된다. 따라서, 상기 DML은 매칭 엔트리의 가능한 가장 느린 매치 라인과 같은 속도를 상승할 것이다. 따라서, 상기 매치 검출 주기는 실제 매치 라인 상에 매칭 엔트리가 상기 실제 MLC로부터 히트 출력으로 실제 검출되어 보고될 수 있게 충분히 긴 것이 확실하다. 상기 실제 및 더미 매치 라인 회로들이 동일한 반도체 칩 상에 만들어 질 수 있기 때문에, 그 회로들은 추측컨대 동일한 제조 및 환경 조건에 제공됨으로써, 상기 더미 매치 라인은 동일한 정전 용량을 갖고 실제 매칭 엔트리의 매치 라인과 실제로 동일한 방법으로 실행하는 것을 예상할 수 있다.

도 4d의 회로(226)에 있어서, 상기 타이밍 제어 신호(MEN_)는 상기 시스템 클록 신호(CLOCK)가 떨어지고 시간(t1)이 경과할 때 로우 레벨로 가며, 여기서, t1은 인버터(I11)를 통한 전파 지연 시간이다. MEN_의 로우 전압 레벨 상태는 시간 주기(t2)가 경과할 때까지 지속한다. 상기 타이밍 제어 신호(MEN_)가 논리 로우 레벨로 간 후에 시간 주기(t2)가 경과할 때, MEN_는 논리 하이 레벨로 복귀할 것이다. 도 4d의 회로에 의해 제어되는 시간 주기(t2)는 상기 용량성 더미 매치 라인(DML)이 그 프리챠지 로우 전압 레벨로부터 소정의 더미 매치 검출 전압으로 올라가는데 본래 걸리는 시간에 의해 특징된다. 도 4d 및 4e의 회로에 의해 제어되는 매치 검출 주기는, 1) 상기 더미 매치 라인의 정전 용량을 변경하고, 2) 상기 풀업 트랜지스터(T1D)의 변수를 변경하고, 3) 상기 더미 매치 라인의 프리챠지(사전검색) 전압을 변경하며, 4) 상기 더미 매치 라인에 결합되는 NAND 게이트(NAND1)로 상기 입력을 스위치하는 유효 매치 검출 전압을 변경하는 방법, 및/또는 당업자의 역량 내에 있을 다른 방법에 의해 본 발명의 대안의 실시예에서 의도적으로 수정될 수 있다(즉, 짧아지거나 길어질 수 있다). 상기 더미 매치 라인의 정전 용량은 상기 더미 매치 라인 자체의 구조를 수정하고, 상기 더미 매치 라인에 결합되는 한 개 이상의 더미 CAM 셀의 구조를 수정하고, 한 개 이상의 더미 CAM 셀을 부가 또는 생략하며, 상기 더미 매치 라인에 결합되는 한 개의 전달 트랜지스터 스택(즉, 상기 매치 라인 전달 게이트의 하나의 레그)을 부가 또는 생략하는 것에 의해 수정될 수 있다.

주목한 바와 같이, 부가적인 시간(지연)은 더미 CAM 셀을 상기 더미 매치 라인에 부가(예컨대, 더미 CAM 셀 X+1)하여 상기 더미 매치 라인의 정전 용량( 및 상승 시간)을 증가시키고, 트랜지스터(T1 및 T8)에 의해 형성된 인버터와 직렬로 버퍼를 부가(예컨대, 짝수의 인버터를 부가)하는 것에 의해 상기 매치 검출 주기(t2)에 부가될 수 있다. 유사하게, 상기 매치 검출 주기(t2)는 상기 더미 매치 라인으로부터 하나 이상의 x 더미 CAM 셀을 생략 또는 수정하는 것에 의해(상기 더미 매치 라인에 결합되는 XNOR 게이트의 하나 이상의 2X 병렬 레그를 생략하는 것에 의해) 효율적으로 줄어들 수 있고, 결론적으로, 상기 더미 매치 라인의 정전 용량(상승 시간)을 줄일 수 있다.

상기 매치 검출 주기(t2)의 기간을 제어 및 수정하는 다른 방법은 도 4d의 회로(226)에서 트랜지스터(T1D)의 크기를 조정하는 것과 같이 당업자의 능력 내에서 이루어질 수 있다. 앞서 주목한 바와 같이, 도 4d의 회로(226)에 의해 발생되는 제어 신호(MEN_)의 매치 검출 주기는 상기 더미 매치 검출 전압을 변경함으로써 수정될 수 있다. 상기 더미 매치 검출 전압은 상기 실제 매치 라인 제어기(MLC) 회로의 실제 매치 검출 회로(T3, T8 및 I2를 포함하는 210)의 기능을 상기 NAND 게이트(NAND1)에 포함시킴으로써 실제 매치 검출 전압(예컨대, VMD=VT)과 같게 될 수 있다. 대안으로, 상기 더미 매치 검출 전압은 상기 실제 매치 검출 전압(VMD)보다 높게 설정되어 상기 인가 전압의 1/2과 대략적으로 같게 설정됨으로써, 상기 NAND 게이트 회로를 간소화시키고, 긴 시간 마진(지연)에 의해 확실한 매치 검출 및 하이 히트 신호의 래칭을 확인할 수 있다.

도 4a는 클록 비동기 CAM 검색을 제공하는데 이용되는 타이밍 제어 신호 발생 회로(401)를 도시한다. 상기 신호 발생 회로(401)는 상기 펄스 하이"진행" 신호가 입력되는 입력 단자를 구비한다. 상기 펄스 하이 진행(GO) 신호는 상기 지연 라인(402)[일련의 홀수개의 인버터(I3, I4, I5, I6, I7)로 구성] 및 3 입력의 교차 배선 트랜지스터 래칭 회로(three-input cross-wired-transistor latching circuit)(403)[트랜지스터 스택(T9-T18-T16), 트랜지스터 스택(T11-T22-T20) 및 NFET 상에 스택된 PFET로 구성되는 CMOS 인버터(I8)로 구성]의 결합 동작에 의해 출력 라인/노드(EN)에서 하이로 래치된다. [ 상기 펄스 하이 진행 입력은 상기 지연 라인(인버터 I3-I7)의 총 전파 지연보다 길게 활성되지만, 진행 상승에서 중지(STOP) 하강까지의 시간 지연보다 짧다]. 상기 3개 입력 교차 배선 트랜지스터 래칭 회로(403)의 상기 래칭 하이 출력(EN)은 인버터(I9)에 의해 반전되어 복수의 매치 라인 제어기(MLC) 및 더미 매치 라인 제어기(DMLC)에 분배되는 검색 인에이블링 로우 MEN_ 제어 신호를 발생한다. 본 발명의 일 실시예에 있어서, 상기 더미 매치 라인 제어기(DMLC)의 모든 구성 요소 및 구조는 동일한 반도체 칩 상에서 제조되는 실제 매치 라인 제어기의 해당 소자 및 구조와 실제로 동일하다. 상기 더미 매치 라인 제어기는 상기 교차 배선 트랜지스터 래칭 회로(403) 내에 래치 중단 트랜지스터(PFET T9) 및 인버터(I12)의 동작을 통하여 제어 신호(MEN_)를 하이로 끌어올리는 하이 더미 히트 신호(DHIT)(High Dummy Hit signal)를 발생할 것이다(그 결과, 상기 실제 MLCs의 매치 검출 회로(210)를 디저블하는 것에 의해 상기 매치 검출 주기를 종료).

상기 교차 배선 트랜지스터 래칭 회로(403)의 3개 입력은 다음과 같이 순차적으로 활성화된다. 첫째, 상기 펄스 하이 진행 신호는 T16이 온하는 동안 T18이 턴온하는 트랜지스터(T18)의 게이트에 입력되어, 래치 출력 노드(EN)에서 래치된 하이 진행 신호를 표명하고, 둘째, 반전 시간 지연 진행 신호는 진행이 래치 출력 노드(EN)에서 하이로 래치된 후에 비교적 짧은 시간에 T16을 턴오프하고 T16-T18을 턴오프하는 트랜지스터(T16)의 게이트에 입력되며, 마지막으로, 중지 신호[더미 히트(DHIT), 상기 더미 매치 라인 제어기(DMLC)로부터 신호 출력]는 상기 교차 배선 트랜지스터 래칭 회로(403) 내의 래치 중단 트랜지스터(PFET T9 및 NFET T22)의 게이트에 입력됨으로써, 상기 래치 출력 노드(EN)를 로우로 되게하여, 인버터(I9)를 통하여 차례로 제어 신호(MEN_)를 하이로 만든다[실제 MLCs의 매치 검출 회로(210)를 디저블하는 것에 의해 매치 검출 주기를 인에이블]. 따라서, 도 4a의 회로(401)는 진행 신호가 하이 펄스로 된 후에 상기 시스템 클록으로 동기될 수 있는 검색 인에이블링 로우 제어 신호(MEN_)를 발생하기 위하여 적용된다. 도 4a의 회로(402)에 의해 발생되는 상기 MEN_ 제어 신호의 ACL 검출 주기 기간에는 노드(EN)가 하이로 래치하는 시간과 그 다음에 노드(EN)가 로우로 복귀되는 시간 사이에 간격이 있다. 이러한 노드(EN)의 하이 상태의 시간 간격이 상기 더미 매치 라인 제어기 내의 유효한 시간 지연(즉, 상기 검색 인에이블링 로우 MEN_ 신호의 표명과 상기 더미 히트 신호의 출력 사이의 지연)에 의해 제어되기 때문에 및 상기 더미 매치 라인의 정전 용량( 및 상승 시간)이 실제 매칭 엔트리의 매치 라인의 정전 용량( 및 상승 시간)과 실제로 같게 제공되기 때문에, 상기 회로(401)는 실제 매칭 엔트리의 매치 라인이 상기 매치 검출 전압으로 상승하는데 필요한 시간(예컨대, T8 및 T8D) 이상으로 되고, 상기 상승 시간보다 불필요하게 길지 않을 매치 검출 주기 동안 검색 인에이블링 로우 MEN_ 제어 신호를 제공하기 위하여 적용된다. 도 4a의 회로(401)에 의해 제어되는 매치 검출 주기는 도 4c의 회로(226)에 의해 제어되는 매치 검출 주기를 수정하는 방법과 동일한 전술한 방법을 포함한 방법에 의해 본 발명의 대안 실시예에서 의도적으로 수정된다(즉, 짧아지거나 길어진다). 도 4a의 회로(401)에 의해 제어되는 매치 검출 주기는 상기 신호(MEN_) 전달 라인의 정전 용량 및 인버터(I9)를 통하여 그리고 인버터에 역으로 신호(DHIT)의 피드백 경로의 전파 지연에 의해 부가적으로 영향을 미친다.

도 5는 매치 라인 제어기가 상기 CAM 엔트리의 CAM 셀의 부분집합을 제어하는 반면, 다른 매치 라인 제어기는 상기 CAM 엔트리의 CAM 셀의 나머지를 제어한다. 예컨대, 64 비트 워드 폭(X=64) CAM 엔트리를 제공하면, 4개의 사전 선택 비트(즉, 4 CAM 셀)는 개별 프리 매치 라인에 결합되는 반면, 다른 60 비트(즉, 60 CAM 셀)는 포스트 매치 라인에 결합된다. 이러한 실시예에 있어서, 상기 모든 엔트리의 4 프리 선택 비트는 상기 피비교수의 해당하는 4 비트와 비교되고, 매칭 사전 선택 비트를 갖는 상기 엔트리만이 상기 피비교수와 더욱 비교하기 위하여 제공될 것이다. 통계적으로, 4개의 사전 선택 비트를 이용하면, 상기 평균 CAM 검색시 1/16 엔트리에서 비교를 실행할 필요가 있다. 따라서, 통계적으로, 상기 어레이의 모든 CAM 엔트리의 나머지 60 비트를 검색하는데 소비되는 에너지의 15/16는 상기 CAM 어레이의 존속 기간 동안 보존될 수 있다.

동작시, MEN_는 하이로 시작하고, MDIS는 로우로 시작한다. 따라서, 프리 매치 라인 및 포스트 매치 라인은 로우이고, 플로트는 하이로 프리챠지되며, 출력 히트는 로우이다. 상기 CAM 검색 주기의 처음에, MEN_는 로우로 떨어지며, 상기 실행시 PFET 스택(STACK1)(예컨데, T13+ T55+T48)은 프리 매치 라인을 VDD 쪽으로 풀업하기 시작한다.

엔트리의 4개의 사전 선택 비트가 상기 피비교수의 해당 비트에 대하여 미스매치하는 경우, 프리 매치 라인은 상기 NFET VT 아래에 있고[상기 PFET 스택 (STACK1)의 세심한 크기에 의해), 상기 CAM 엔트리에서 더 이상 비교를 수행하지 않는 최대의 점근선 전압 레벨 이하로 상승한다. 한 에트리의 4개의 사전 선택 비트가 상기 피비교수의 해당 비트와 매치하는 경우, 프리 매치 라인은 빠르게 상승하고(상기 프리 매치 라인을 로딩하는 적은 수의 CAM 셀에 의한 상기 프리 매치 라인의 적은 정전 용량 때문에), 노드(MACHN) 상의 전압은 떨어지며, 키퍼 트랜지스터(keeper-transistor) (T25)는 온으로 고정된다. (그 동안, 더미 프리 매치 라인에 결합되는 더미 CAM 어레이의 사전 선택부는 동일한 결과를 발생하고, 상기 더미 MATCHN 신호는 MEN_로 떨어저 버퍼링됨으로서, T82를 오프로 고정해서 전원을 절약하기 위해 상기 미스 매치된 프리 매치 라인 상에 관통 전류를 중지한다.). 그 동안, 상기 매칭 엔트리에 떨어지는 MATCHN은 실행시 PFET 풀업 T1을 턴온하여(상기 포스트 매치 라인을 제어하는 매치 라인 제어기 MLC의), 도 2a에 도시된 회로의 매치 라인에 관하여 기술된 바와 동일한 방법으로 정확하게 포스트 매치 라인을 풀업한다. 따라서, 상기 전체의 CAM 엔트리가 매치하는 경우, 플로트 노드는 로우를 방전하여, 히트가 하이로 상승할 것이다.

본 발명이 특히 실시예를 참조로 도시되고 기술될지라도, 당업자라면 본원에 개시된 발명의 범위 및 정신에 벗어남이 없이 다른 다양한 형태의 변형 실시예가 가능하다는 것을 이해할 것이다.

CAM 설계시, CAM이 검색을 실행할 때 가능한 최소의 에너지를 이용하고, 검색시 마다 상기 CAM의 엔트리에 매치 워드를 기억하는 경우에 확실하게 검출 가능한 매치/히트 이벤트를 발생하는 것이다.

도 1은 매치 라인을 통해 종래의 미스 검출 회로 및 복수의 다른 CAM 셀에 하나의 전달 트랜지스터를 결합시킨 연상 메모리(SCAM) 셀의 회로도.

도 2a는 본 발명의 실시예에 따라 매치 라인 및 2-Hi NFET XNOR 비교기에 결합되는 본 발명의 매치 라인 제어기도.

도 2b는 본 발명의 실시예에 따라 복수의 본 발명의 매치 라인 제어기에 결합되는 복수의 엔트리 및 매치 라인으로 이루어지는 CAM 어레이도.

도 3a는 제어 신호의 매치(MATCH), 미스(MISS) 및 히트(HIT) 출력의 예시적인 타이밍 관계를 도시하는 본 발명의 매치 라인 제어기의 실시예에 대한 타이밍도.

도 3b는 예시적인 제어 신호 매치, 미스 및 히트 타이밍을 도시하는 본 발명의 매치 라인 제어기의 일 실시예에 대한 타이밍도.

도 3ci는 본 발명의 매치 라인 제어기의 일 실시예에 의해 제어되는 매칭 엔트리에서 CAM 검색 동안 매치 라인 전압 및 전류 크기의 다이어그램도.

도 3cii는 본 발명의 매치 라인 제어기의 일 실시예에 의해 제어되는 미싱 엔트리에서 CAM 검색 동안 매치 라인 전압 및 전류 크기의 다이어그램도.

도 4a는 본 발명의 실시예에 따른 더미 매치 라인 제어기를 포함하고 복수의 진일보한 매치 라인 제어기에 연결된 본 발명의 타이밍 제어 신호 발생 회로의 회로도.

도 4b는 본 발명의 실시예에 따른 복수의 본 발명의 매치 라인 제어기를 제어하는 NAND 게이트 및 버퍼 지연 라인을 포함하는 대안의 타이밍 제어 신호 발생 회로의 회로도.

도 4c는 본 발명의 실시예에 따른 복수의 본 발명의 매치 라인 제어기를 제어하는 도 4b 및 4d의 타이밍 제어 신호 발생 회로에 의해 발생된 타이밍 제어 신호의 타이밍도.

도 4d는 본 발명의 실시예에 따른 복수의 본 발명의 매치 라인 제어기를 제어하는 NAND 게이트 및 더미 매치 라인을 포함하는 다른 타이밍 제어 신호 발생 회로의 회로도.

도 4e는 본 발명의 실시예에 따른 복수의 본 발명의 매치 라인 제어기에 결합되는 도 4d의 타이밍 제어 신호 발생 회로의 회로도.

도 5는 본 발명의 프리 매치 라인(PRE-MATCH LINE) 회로가 상기 CAM 엔트리의 포스트 라인부(POST-MATCH LINE portion)의 CAM 검색을 인에이블하는 도 2a의 본 발명의 매치 라인 제어기의 대안 실시예에 대한 회로도.

도 6은 본 발명의 실시예에 따라 동작되는 CAM 어레이를 포함하는 대표적인 디지털 시스템도.

Claims (20)

  1. 엔트리를 포함하는 CAM 장치에 있어서,
    상기 엔트리는,
    복수의 레그를 갖는 매치 라인 전달 게이트(Match Line Pass-Gate)에 각각 결합되는 복수의 CAM 셀과,
    매치 라인 전압(Match Line Voltage)을 갖고, 상기 매치 라인 전달 게이트에 결합되어, 상기 매치 라인 전달 게이트의 임의의 레그가 전도 상태일 때, 로우 전압 레벨에 결합되는 매치 라인(Match Line)과,
    상기 매치 라인에 결합된 전계 효과 트랜지스터를 포함하고 매칭 엔트리를 검출하도록 적응된 매치 검출 회로(Match-Detection Circuit)를 구비하고,
    상기 매칭 엔트리(MATCH-ing entry)는,
    매치 검출 주기 내에서 로우 전압 레벨로부터 매치 검출 전압까지 상기 매치 라인 전압이 상승되는 것을 특징으로 하며,
    미싱 엔트리(MISS-ing entry)는,
    상기 매치 검출 주기 동안 상기 매치 라인 전달 게이트의 한 개 이상의 레그가 전도되는 것을 특징으로 하는 CAM 장치.
  2. 제1항에 있어서, 상기 매치 검출 회로는 상기 매치 라인 전압이 전원 전압의 1/2까지 상승하지 않는 경우에도 매칭 엔트리를 검출하도록 적응된 것인 CAM 장치.
  3. 제1항에 있어서, 상기 매치 검출 회로는 상기 매치 라인 전압이 전계 효과 트랜지스터(FET)의 전도 임계 전압까지 상승할 때 매칭 엔트리를 검출하도록 적응된 것인 CAM 장치.
  4. 제1항에 있어서, 상기 매치 검출 회로는, 상기 매치 라인 전압(VML)이 상기 전계 효과 트랜지스터(FET)의 상기 전도 임계 전압 이상이고 상기 전원 전압의 1/2 미만일 때, 히트(HIT) 신호를 출력하도록 적응된 것인 CAM 장치.
  5. 제4항에 있어서, 상기 전계 효과 트랜지스터는 NFET인 것인 CAM 장치.
  6. 제1항에 있어서, 상기 매치 검출 회로는 상기 매치 라인 전압(VML)이 상기 전계 효과 트랜지스터(FET)의 상기 전도 임계 전압과 같을 때 매칭 엔트리를 검출하도록 적응되고, 상기 FET가 NFET인 것인 CAM 장치.
  7. 제3항에 있어서, 상기 매치 검출 회로는 상기 매치 라인 전압(VML)이 상기 FET의 상기 전도 임계 전압의 약 100%와 약 166% 사이에 있을 때 히트 신호를 출력하도록 적응된 것인 CAM 장치.
  8. 제1항에 있어서, 상기 매치 검출 회로는 제어 신호를 발생하는 제어 신호 발생 회로에 결합되고, 상기 제어 신호는 상기 매치 검출 주기의 시작시에 상기 매치 검출 회로를 인에이블하도록 적응되고, 상기 매치 검출 주기의 끝에서 미싱 엔트리 내의 관통 전류(through-current)를 턴오프하도록 적응된 것인 CAM 장치.
  9. 제8항에 있어서, 상기 매치 검출 주기는, 매칭 엔트리의 매치 라인 전압이 로우 전압 레벨로부터 상기 전원 전압의 1/2까지 상승하는데 걸리는 고유의 시간 주기의 2배보다 작은 것인 CAM 장치.
  10. 제8항에 있어서, 상기 매치 검출 주기는, 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 전원 전압의 약 90%인 하이 전압 레벨까지 상승하는데 걸리는 고유의 시간 주기보다 작은 것인 CAM 장치.
  11. 제8항에 있어서, 상기 매치 검출 주기는, 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 전원 전압의 약 90%인 하이 전압 레벨까지 상승시키는데 걸리는 고유의 시간 주기의 4배보다 작은 것인 CAM 장치.
  12. 제8항에 있어서, 상기 매치 검출 주기는, 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 FET의 전도 임계 전압의 약 150%인 전압 레벨까지 상승하는데 걸리는 고유의 시간 주기 이하인 것인 CAM 장치.
  13. 제8항에 있어서, 상기 매치 검출 주기는, 매칭 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 FET의 상기 전도 임계 전압의 약 120%인 전압 레벨까지 상승하는데 걸리는 고유의 시간 주기 이하인 것인 CAM 장치.
  14. 제8항에 있어서, 상기 매치 검출 주기는, 상기 히트 출력이 하이로 래치되는데 걸리는 고유의 시간 주기 이하인 것인 CAM 장치.
  15. 제8항에 있어서, 상기 매치 검출 주기는, 미싱 엔트리의 매치 라인 전압이 상기 로우 전압 레벨로부터 상기 FET의 전도 임계 전압까지 상승하는데 걸리는 고유의 시간 주기보다 작은 것인 CAM 장치.
  16. 제9항에 있어서, 상기 매치 검출 주기의 끝에서 더미 매치 라인(Dummy Match Line) 전압이 상기 매치 검출 전압으로 상승되는 것을 특징으로 하는 CAM 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR20010071330A 2000-11-20 2001-11-16 저전력 cam 장치 KR100479538B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US09/716,511 2000-11-20
US09/716,511 US6373738B1 (en) 2000-11-20 2000-11-20 Low power CAM match line circuit

Publications (2)

Publication Number Publication Date
KR20020042757A KR20020042757A (ko) 2002-06-07
KR100479538B1 true KR100479538B1 (ko) 2005-04-06

Family

ID=24878285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20010071330A KR100479538B1 (ko) 2000-11-20 2001-11-16 저전력 cam 장치

Country Status (6)

Country Link
US (1) US6373738B1 (ko)
JP (1) JP4222751B2 (ko)
KR (1) KR100479538B1 (ko)
CN (1) CN1176468C (ko)
SG (1) SG96256A1 (ko)
TW (1) TW536703B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787877B1 (ko) 2016-03-15 2017-11-15 한양대학교 에리카산학협력단 램을 이용하여 캠의 매치 라인과 비교 셀 아키텍처 에뮬레이팅 방법 및 장치

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6128207A (en) 1998-11-02 2000-10-03 Integrated Device Technology, Inc. Low-power content addressable memory cell
CA2307240C (en) * 2000-05-01 2011-04-12 Mosaid Technologies Incorporated Matchline sense circuit and method
US6262907B1 (en) 2000-05-18 2001-07-17 Integrated Device Technology, Inc. Ternary CAM array
US6618279B2 (en) 2001-08-06 2003-09-09 International Business Machines Corporation Method and apparatus for adjusting control circuit pull-up margin for content addressable memory (CAM)
US6744653B1 (en) * 2001-10-04 2004-06-01 Xiaohua Huang CAM cells and differential sense circuits for content addressable memory (CAM)
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US6751110B2 (en) * 2002-03-08 2004-06-15 Micron Technology, Inc. Static content addressable memory cell
US6839256B1 (en) 2002-03-15 2005-01-04 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having dedicated mask cell sub-arrays therein and methods of operating same
US7050317B1 (en) 2002-03-15 2006-05-23 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that support power saving longest prefix match operations and methods of operating same
US7230841B1 (en) 2002-03-29 2007-06-12 Netlogic Microsystems, Inc. Content addressable memory having dynamic match resolution
US6879532B1 (en) 2002-04-10 2005-04-12 Integrated Device Technology, Inc. Content addressable and random access memory devices having high-speed sense amplifiers therein with low power consumption requirements
US6967856B1 (en) 2002-04-10 2005-11-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize segmented match lines and word lines to support pipelined search and write operations and methods of operating same
US6760242B1 (en) 2002-04-10 2004-07-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein
US6771525B2 (en) * 2002-05-31 2004-08-03 Mosaid Technologies Incorporated Method and apparatus for performing variable word width searches in a content addressable memory
US6842358B2 (en) * 2002-08-01 2005-01-11 Netlogic Microsystems, Inc. Content addressable memory with cascaded array
US7006368B2 (en) * 2002-11-07 2006-02-28 Mosaid Technologies Incorporated Mismatch-dependent power allocation technique for match-line sensing in content-addressable memories
US7187570B2 (en) * 2003-03-20 2007-03-06 Stmicroelectronics Pvt. Ltd. Content addressable memory architecture providing improved speed
US7024516B2 (en) * 2003-03-31 2006-04-04 Zarlink Semiconductor Limited Configurable ternary content addressable memory
US6965519B1 (en) 2003-06-18 2005-11-15 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize dual-capture match line signal repeaters to achieve desired speed/power tradeoff and methods of operating same
US7102904B1 (en) * 2004-09-02 2006-09-05 Sun Microsystems, Inc. System and method for minimizing noise on a dynamic node
US7006400B1 (en) 2004-10-12 2006-02-28 Tellabs Petaluma, Inc. Content addressable memory with reduced instantaneous current and power consumption during a search
JP4343859B2 (ja) * 2005-02-17 2009-10-14 エルピーダメモリ株式会社 半導体装置
US7339810B1 (en) * 2005-03-24 2008-03-04 Netlogic Microsystems, Inc. Device and method for ensuring current consumption in search engine system
US7200019B1 (en) * 2005-05-31 2007-04-03 Sun Microsystems, Inc. Dual match line architecture for content addressable memories and other data structures
TWI295802B (ko) * 2005-10-28 2008-04-11 Univ Nat Chiao Tung
US7928991B2 (en) * 2006-01-31 2011-04-19 Microsoft Corporation Color scheme-compatible color selection with hue preservation
US7471537B1 (en) * 2006-06-23 2008-12-30 Integrated Device Technology, Ltd. Content addressable memories (CAM) having low power dynamic match line sensing circuits therein
US7724559B2 (en) * 2006-07-14 2010-05-25 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7751218B2 (en) * 2006-07-14 2010-07-06 International Business Machines Corporation Self-referenced match-line sense amplifier for content addressable memories
US7515449B2 (en) * 2006-09-15 2009-04-07 International Business Machines Corporation CAM asynchronous search-line switching
KR100900199B1 (ko) * 2006-09-19 2009-06-02 삼성전자주식회사 상변화 메모리를 이용하는 캠(ContentAddressable Memory ; CAM) 셀 및 캠
US7474546B2 (en) * 2007-04-02 2009-01-06 Sun Microsystems, Inc. Hybrid dual match line architecture for content addressable memories and other data structures
US7673195B2 (en) * 2007-10-03 2010-03-02 International Business Machines Corporation Circuits and methods for characterizing device variation in electronic memory circuits
US7733714B2 (en) * 2008-06-16 2010-06-08 Nscore Inc. MIS-transistor-based nonvolatile memory for multilevel data storage
JP2009117031A (ja) * 2009-01-26 2009-05-28 Elpida Memory Inc 半導体装置
US7944724B2 (en) 2009-04-28 2011-05-17 Netlogic Microsystems, Inc. Ternary content addressable memory having reduced leakage effects
KR101066738B1 (ko) * 2009-12-21 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 동작 방법
US7920397B1 (en) 2010-04-30 2011-04-05 Netlogic Microsystems, Inc. Memory device having bit line leakage compensation
US8570783B2 (en) * 2010-10-28 2013-10-29 Advanced Micro Devices, Inc. Low power content-addressable memory and method
US8687398B2 (en) * 2012-02-29 2014-04-01 International Business Machines Corporation Sense scheme for phase change material content addressable memory
US9384835B2 (en) * 2012-05-29 2016-07-05 Globalfoundries Inc. Content addressable memory early-predict late-correct single ended sensing
CN103325416B (zh) * 2013-07-11 2016-03-09 平湖凌云信息科技有限公司 一种减少内容可寻址存储器功耗的装置和方法
US9088277B2 (en) 2013-11-08 2015-07-21 International Business Machines Corporation Leakage reduction in output driver circuits
GB2529221A (en) * 2014-08-14 2016-02-17 Ibm Content addressable memory cell and array
CN104463187B (zh) * 2014-10-22 2018-11-16 宁波力芯科信息科技有限公司 综合隶属函数发生器阵列及模糊识别器
US9620179B2 (en) * 2014-11-26 2017-04-11 Invecas, Inc. Sense amplifier and methods thereof for single ended line sensing
US9396794B1 (en) 2015-08-14 2016-07-19 Qualcomm Incorporated Matchline retention for mitigating search and write conflict
FR3043488B1 (fr) * 2015-11-05 2018-04-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cam reconfigurable
US9583192B1 (en) * 2016-05-25 2017-02-28 Globalfoundries Inc. Matchline precharge architecture for self-reference matchline sensing
JP6659486B2 (ja) * 2016-07-20 2020-03-04 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4694425A (en) 1986-07-10 1987-09-15 Intel Corporation Seven transistor content addressable memory (CAM) cell
JP2566067B2 (ja) 1991-04-26 1996-12-25 株式会社東芝 論理回路
US5267213A (en) 1992-03-31 1993-11-30 Intel Corporation Bias circuitry for content addressable memory cells of a floating gate nonvolatile memory
US5396449A (en) 1993-12-21 1995-03-07 International Business Machines Corporation Fast content addressable memory with reduced power consumption
US5452243A (en) 1994-07-27 1995-09-19 Cypress Semiconductor Corporation Fully static CAM cells with low write power and methods of matching and writing to the same
JP3117375B2 (ja) 1994-11-28 2000-12-11 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 連想メモリの制御回路及び連想メモリ装置
US5617348A (en) 1995-07-24 1997-04-01 Motorola Low power data translation circuit and method of operation
US5689454A (en) 1996-01-11 1997-11-18 Cyrix Corporation Circuitry and methodology for pulse capture
JP3632113B2 (ja) 1997-08-28 2005-03-23 日立エンジニアリング株式会社 連想メモリ装置
US6128207A (en) * 1998-11-02 2000-10-03 Integrated Device Technology, Inc. Low-power content addressable memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101787877B1 (ko) 2016-03-15 2017-11-15 한양대학교 에리카산학협력단 램을 이용하여 캠의 매치 라인과 비교 셀 아키텍처 에뮬레이팅 방법 및 장치

Also Published As

Publication number Publication date
TW536703B (en) 2003-06-11
CN1176468C (zh) 2004-11-17
US6373738B1 (en) 2002-04-16
JP2002163891A (ja) 2002-06-07
SG96256A1 (en) 2003-05-23
KR20020042757A (ko) 2002-06-07
CN1355537A (zh) 2002-06-26
JP4222751B2 (ja) 2009-02-12

Similar Documents

Publication Publication Date Title
US9437281B2 (en) Negative bitline boost scheme for SRAM write-assist
US9672901B2 (en) Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US10008258B2 (en) Method and circuit to enable wide supply voltage difference in multi-supply memory
US9214208B2 (en) NOR-OR Decoder
JP5598876B2 (ja) 低電圧で読出/書込動作を行うメモリを有する集積回路
CN103229242B (zh) 具有泄漏抑制和电平控制的静态随机存取存储器(sram)写入辅助电路
KR100546415B1 (ko) 메모리 장치의 파워 노이즈를 방지하는 직렬 웨이크 업 회로
USRE41351E1 (en) CAM arrays having CAM cells therein with match line and low match line connections and methods of operating same
US4355377A (en) Asynchronously equillibrated and pre-charged static ram
US7986571B2 (en) Low power, single-ended sensing in a multi-port SRAM using pre-discharged bit lines
DE602004008456T2 (de) Integrierte ladungsleseschaltung für resistive speicher
EP0871956B1 (en) Method and apparatus for a low power self-timed memory control system
US5481500A (en) Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
KR100964266B1 (ko) 저전력 고성능의 메모리셀 및 관련방법
US7688610B2 (en) Low power match-line sensing circuit
DE4238636C2 (de) Vorrichtung zur Reduzierung des Leistungsverbrauchs während des Selbstauffrischbetriebes in einer Halbleiterspeichereinrichtung
US8164362B2 (en) Single-ended sense amplifier with sample-and-hold reference
US8476930B2 (en) Level shifter with embedded logic and low minimum voltage
TWI609377B (zh) 記憶體裝置以及在此種記憶體裝置中控制漏電流的方法
US5859791A (en) Content addressable memory
US4804871A (en) Bit-line isolated, CMOS sense amplifier
US6697277B2 (en) Content addressable memory (CAM) having a match line circuit with selectively adjustable pull-up impedances
KR100880069B1 (ko) 메모리 장치 및 메모리 소자에 기록하는 방법
US7411846B2 (en) Memory redundance circuit techniques
US6618302B2 (en) Memory architecture with single-port cell and dual-port (read and write) functionality

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090226

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee