KR20000057766A - 연상 메모리(ｃａｍ)의 워드 매치 라인의 프리차지 회로및 방법 - Google Patents

연상 메모리(ｃａｍ)의 워드 매치 라인의 프리차지 회로및 방법 Download PDF

Info

Publication number
KR20000057766A
KR20000057766A KR1020000001948A KR20000001948A KR20000057766A KR 20000057766 A KR20000057766 A KR 20000057766A KR 1020000001948 A KR1020000001948 A KR 1020000001948A KR 20000001948 A KR20000001948 A KR 20000001948A KR 20000057766 A KR20000057766 A KR 20000057766A
Authority
KR
South Korea
Prior art keywords
match line
precharge
word
word match
valid
Prior art date
Application number
KR1020000001948A
Other languages
English (en)
Other versions
KR100362977B1 (ko
Inventor
미야따께히사따다
다나까마사히로
모리요따로
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20000057766A publication Critical patent/KR20000057766A/ko
Application granted granted Critical
Publication of KR100362977B1 publication Critical patent/KR100362977B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Abstract

CAM의 성능에 영향을 미치게 하지 않고, CAM의 탐색 동작에서의 평균적 소비 전력의 저감을 도모한다.
CAM에서 각 워드에 그 워드의 데이타가 유효한지의 여부를 나타내는 비트(밸리드 비트라고 함)가 수반하는 것으로서, 밸리드 비트가 그 워드가 무효한 것을 나타내고 있는 경우에, 그 워드의 매치 라인의 프리차지를 금지하도록 프리차지를 제어하고, 또한 매치 라인을 강제적으로 "불일치 상태" 로 놓아두도록 회로를 구성함으로써, 검색 대상이 되지 않은 데이타 워드에서의 검색(탐색) 동작에 따르는 전력 소비를 없애고, 이에 따라 CAM 전체의 탐색 동작의 전력 소비를 저감한다.

Description

연상 메모리(ＣＡＭ)의 워드 매치 라인의 프리차지 회로 및 방법{PRE-CHARGING CIRCUIT AND METHOD FOR A WORD MATCH LINE OF A CONTENT ADDRESSABLE MEMORY(CAM)}
본 발명은, 반도체 회로에 의한 연상 메모리(CAM)의 워드 매치 라인(매치 라인이라고도 함)의 프리차지 회로 및 방법, 또한 그 프리차지 회로를 포함하는 CAM 워드 회로에 관한 것이다.
CAM은 검색 데이타와 일치하고 있는 기억 데이타를 검색하고, 일치하고 있는 데이타를 기억하고 있는 장소를 나타내는 어드레스등의, 일치 데이타와 관련된 정보를 판독할 수 있는 메모리이다. 반도체 기술의 진보와 함께, CAM도 보다 고속으로 동작하고, 또한 저소비 전력인 것이 요구되고 있다.
CAM의 각 워드(어드레스로 지정되는 복수 비트로 이루어지는 기억 장소)에는, 그 워드가 검색(탐색) 대상으로서 유효한지의 여부를 나타내는 비트를 수반시키는 경우가 많다. 이 비트는 "밸리드 비트"라고 하고, 통상 CAM 내에 설치되는 "밸리드 셀"이라고 하는 메모리 셀에 기억된다.
통상, 어느 한 워드에 유효한 데이타를 기록했을 때에 그 워드에 수반하는 밸리드 비트를 "실제" 값으로 셋트하도록 제어한다. 바꿔 말하면, 밸리드 셀에 밸리드 비트의 "실제" 값(예를 들면 비트 "1")을 기억한다. 또한, "거짓" 값에의 리셋트는, 모든 워드의 밸리드 비트를 한번에 리셋트할지, 또는 워드마다 밸리드 비트를 리셋트함으로써 행한다. 바꿔 말하면, 밸리드 셀 내의 밸리드 비트를 "거짓" 값(예를 들면 비트 "0")으로 한다.
도 1은 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면이다. 도 1의 CAM 에서는, 탐색 동작시에, 워드의 일치 불일치를 나타내는 워드 매치 라인(1)의 신호와 밸리드 셀(2)로 유지되어 있는 밸리드 비트의 출력을 NAND 게이트(3)에 입력하고, 이들의 논리곱(AND)을 취하고 있다.
도 2는 다른 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타낸 도면이다. 도 2의 CAM은, 밸리드 셀(2)을 워드 내의 다른 CAM 셀과 마찬가지로 워드 매치 라인에 병렬로 접속한 구성을 갖고 있다. 이 경우, 밸리드 비트의 "실제"값을 워드 내의 다른 비트의 "일치"에 대응시키고, 밸리드 비트의 "거짓"값을 워드 내의 다른 비트의 "불일치"에 대응시킨다.
도 1 및 도 2의 종래의 방법에 따르면, 유효한 워드 중에서 입력 데이타와 일치하는 워드를 찾는다고 하는 탐색 동작의 기능적인 목적을 달성할 수 있다. 그러나, 무효한 워드에 대해서도 탐색 동작이 행해지고, 매치 라인이 충방전되므로, 전력이 쓸데 없이 소비된다는 결점이 있다. 매치 라인은 어드레스의 수만큼 있어, 예를 들면 워드 폭이 64비트 등으로 넓은 경우에는 기생 용량도 커지므로, 무효 워드가 많아질수록, 전력 소비가 크고 또한 쓸데 없는 열을 발생하게 된다.
본 발명은 상기된 종래 기술의 문제점을 해소하기 위해 행해진 것으로서, 그 목적은, CAM의 성능에 영향을 미치게 하지 않고, CAM의 탐색 동작에서의 평균적 소비 전력의 저감을 도모하는 것이다.
또한, 본 발명의 목적은, 밸리드 비트를 이용하여 CAM의 워드 매치 라인의 프리차지 제어를 행하는 회로 및 방법을 제공하는 것이다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매치 라인의 프리차지 회로로서, 밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 제어하는 것을 특징으로 하는, 프리차지 회로가 제공된다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM) 워드 회로로서, 워드 매치 라인과, 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀과, 워드 매치 라인과 밸리드 셀에 접속된 워드 매치 라인의 프리차지 회로로서, 밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 제어하는 것을 특징으로 하는 프리차지 회로를 포함하는 CAM 워드 회로가 제공된다.
본 발명에 따르면, 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매치 라인의 프리차지 방법으로서, 밸리드 셀에 밸리드 비트를 기억하는 스텝과, 밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 행하는 스텝을 포함하는 워드 매치 라인의 프리차지 방법이 제공된다.
도 1은 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면.
도 2는 종래의 밸리드 셀을 갖는 CAM의 워드 구성을 나타내는 도면.
도 3은 본 발명의 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
도 4는 본 발명의 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
도 5는 본 발명의 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 10 : 워드 매치 라인
2 : 밸리드 셀
3 : NAND 게이트
4, 15, 16, 18 : 인버터
11 : 제1 스위치(P형 FET)
12, 19, 20 : P형 FET
13 : 제2 스위치(N형 FET)
14 : 트랜스퍼 게이트
21 : 제어 회로
도 3은 본 발명의 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타낸 도면이다. 또, 도 3의 프리차지 회로는, CAM 워드 회로의 셀 구성이, 도 1의 밸리드 셀이 CAM 셀과는 독립하여 설치된 구성, 또는 도 2의 밸리드 셀이 CAM 셀과 병렬로 워드 매치 라인에 접속된 구성의 어느 한 구성에서도 적용 가능하다. 또한, 도 3에서는, 워드가 입력 데이타와 일치했을 때에 매치 라인은 "H" 레벨로 머물고, 일치하지 않았을 때에 매치 라인은 "L"로 방전되는 일반적인 CAM 워드의 구성법을 가정하고 있다.
도 3의 본 발명의 프리차지 회로는, 워드 매치 라인(10)과 프리차지용의 제1 전압원 VD1에 접속된 P 형 FET로 이루어지는 제1 스위치(11)와, 파선으로 둘러싸인 제1 스위치를 온/오프하는 제어 회로(21)와, 워드 매치 라인(10)과 제2 전압원 VD2(통상 그랜드)에 접속된 N형 FET로 이루어지는 제2 스위치(13)로 구성된다. 제어 회로(21)는, P 형 FET12, 트랜스퍼 게이트(14), 및 인버터(15)로 구성된다. 또한, 도 3의 프리차지 회로에서는, 워드 매치 라인(10)의 출력은 2개의 인버(16)를 통해 MATCH 신호로서 출력되는 구성으로 되어 있다.
도 3의 본 발명의 프리차지 회로의 특징으로는, 밸리드 비트(VALIDBIT)가 "실제"값을 나타내는 경우에는, 매치 라인 프라차지 신호(WMNPCN)가 그 워드의 프리차지 회로에 대해 유효하게 작동하도록 한다. 또한, 밸리드 비트(VALIDBIT)가 "거짓"값을 나타내는 경우에는, 그 워드의 매치 라인(10)과 프리차지원(VD1) 사이가 차단되어 매치 라인(10)이 프리차지되지 않도록 회로를 구성한 것이다.
도 3의 본 발명의 프리차지 회로의 또 다른 특징으로는, 밸리드 비트 (VALIDBIT)가 "거짓"값을 나타내는 경우에는, 그 워드의 다른 비트의 일치 불일치에 관계없이 그 워드의 매치 라인(10)은 "불일치" 상태가 되는 것이다. 또한, 밸리드 비트(VALIDBIT)가 "실제"값을 나타내고 있는 경우에는, 그 워드의 일치 불일치의 판정에 밸리드 비트(VALIDBIT)가 관여하지 않도록, 매치 라인(10)이 제어되도록 회로를 구성한 것이다.
기본적인 논리 게이트인 NAND나 인버터를 이용해도, 상기된 논리 기능은 실현할 수 있다. 도 3의 회로는, 매치 라인의 프리차지를 밸리드 비트로 제어해도 매치 라인의 프리차지 해제나 프리차지 개시의 지연이 거의 없는(실제로는 무시할 수 있음) 회로로서, 사실상 탐색 동작의 속도에 대한 영향은 없다.
이어서, 도 3의 본 발명의 프리차지 회로의 동작에 대해 설명한다.
P형 FET로 이루어지는 제1 스위치(11)가 온이 되면 워드 매치 라인(10)이 충전된다. 밸리드 비트(VALIDBIT)가 "실제"인 경우(여기서는 "H"), 트랜스퍼 게이트(14)는 도통 상태가 된다. 동시에, P 형 FET12는 오프하고, N 형 FET13도 오프가 되고, 매치 라인(10)은 프리차지 신호(WMLPCN)와 매치 라인에 연결되는 셀에 의해 제어된다. 프리차지 기간에, 매치 라인 프라차지 신호(WMLPCN)는 "L"이 되고, 또한 각 셀은 매치 라인을 일체 구동하지 않기 때문에, 매치 라인(10)은 P 형 FET11을 통해 충전된다.
탐색 동작에 들어가면, 프리차지 신호(WMLPCN)는 "H"가 되어 P형 FET11은 오프가 되고, 입력 데이타와 일치하지 않은 비트의 셀은 매치 라인을 "L"로 구동한다. 따라서 워드 중에 1비트라도 일치하지 않은 셀이 있으면 매치 라인(10)은 "L"을 향해 움직인다. 입력 데이타와 일치한 비트의 셀은 매치 라인(10)을 구동하지 않는다. 따라서 전비트가 일치한 워드의 매치 라인은 프리차지 상태인 "H"에 머문다.
밸리드 비트(VALIDBIT)가 "거짓"인 경우(여기서는 "L"), 트랜스퍼 게이트(14)는 비도통 상태가 되고, P 형 FET12는 온한다. 이 때, 노드(WMLPCNG)는 "H"가 되므로, P 형 FET11은 오프한다. 또한, 노드(VALIDN)가 "H"이므로, N형 FET13은 온이 되고, 매치 라인(10)은 "L"로 고정되어 "불일치"를 나타낸다. 워드는 "일치"가 되는 일은 없으므로, 검색 대상으로부터 벗어난다. 밸리드 비트 (VALIDBIT)가 "거짓"일 뿐, 매치 라인(10)은 "L"로 고정되어 있고, 또한 전원선과의 경로가 차단되어 있으므로, 매치 라인(10)에서의 전력 소비는 없다.
도 4는 본 발명의 다른 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타낸 도면이다. 또, 도 4의 프리차지 회로는, CAM 워드 회로의 셀 구성이, 도 1의 밸리드 셀이 CAM 셀과는 독립하여 설치된 구성, 또는 도 2의 밸리드 셀가 CAM 셀과 병렬로 워드 매치 라인에 접속된 구성의 어느 한 구성이라도 적용 가능하다. 또한, 도 4에서는, 워드가 입력 데이타와 일치했을 때 매치 라인은 "H" 레벨에 머물고, 일치하지 않았을 때에 매치 라인은 "L"로 방전되는 일반적인 CAM 워드의 구성법을 가정하고 있다.
도 4의 회로는, 제어 회로(21)를 기본적인 논리 게이트(15, 17, 18)만을 이용하여 구성하는 점이 도 3의 회로와 다른 점이다. 도 4의 회로에서는, 매치 라인(10)의 프리차지의 제어가, 프리차지 신호(WMLPCN)가 구동되고나서 NOR 게이트(17)와 인버터(18)의 지연분만큼 지연되지만, 그 지연이 문제가 되지 않은 경우나, 지연을 예측하여 프리차지 신호(WMLPCN)를 일찌감치 구동할 수 있는 경우에는 기능 상에는 큰 문제가 없다. 단, 사용하는 트랜지스터(FET)수는 많아지고 회로를 실현하기 위해 필요한 면적은 커진다.
도 5는 본 발명의 다른 CAM 워드 회로 내의 워드 매치 라인의 프리차지 회로의 하나의 실시예를 나타내는 도면이다. 도 5의 회로는, 워드 매치 라인(10)과 프리차지용의 제1 전압원 VD1에 접속된 제1 스위치(11)를 2개의 직렬 접속된 P 형 FET19, 20으로 구성하고 있는 점과, 제어 회로(21)를 하나의 논리 게이트(인버터 : 15)만을 이용하여 구성하는 점이 도 3, 도 4의 회로와 다른 점이다. 도 5의 회로에서는, 도 3의 회로와 동일한 속도로 매치 라인(10)을 프리차지하기 위해서는, P 형 FET19, 20의 구동력을 (용이한 방법으로는 채널 폭을) 도 3의 회로의 P 형 FET11의 2배 정도로 할 필요가 있다.
본 발명의 밸리드 비트에 의한 매치 라인과 그 프리차지의 제어법을 이용하는 것의 효과는, CAM의 탐색 동작의 평균적 소비 전력을 저감시킬 수 있는 것이다. 각 워드에 밸리드 비트를 갖는 CAM은, 우선 모든 밸리드 비트를 리셋트한 후에, 유효한 데이타를 기록해 간다는 사용 방법을 한다. 필요에 따라 데이타를 추가 기록해가지만 모든 어드레스에 데이타를 기록한다고는 할 수 없다. 어느 통합된 작업이 종료하면 모든 밸리드 비트를 리셋트하고, 다시 유효한 데이타를 기록해간다. 따라서, 사용 방법에도 의하지만, 시간 평균을 취하면 절반 정도의 어드레스가 유효 데이타를 가지고 있다고(즉, 밸리드 비트가 실제임) 기대할 수 있고, 그 경우 탐색 동작에 필요한 전력량 중 매치 라인의 충방전에 관한 전력량이 평균적으로 거의 절반이 된다.
예를 들면, CMOS5S6에서 2048워드×64비트의 CAM을 구성하면, 워드 매치 라인의 부하는 1개당 0.2㎊ 정도이다. 66㎒에서 탐색 동작을 했을 때에 평균적으로 2000워드로 불일치했다고 하면, 워드 매치 라인의 충방전에 필요한 전력은, 종래 기술의 경우,
66㎒ X (0.2㎊ X 2000) X (3.3V)2= 287.5㎽
이다. 따라서, 본 발명의 회로에 따르면 이 절반의 약 145㎽로 감할 수 있다. 또한, 모든 어드레스에 유효 데이타가 존재하는 경우의 전력 즉 피크시의 전력은 감할 수 없지만, 평균적인 전력은 감할 수 있으므로 발열이 억제된다. 그 결과, 열설계와 피크 전력의 관점으로부터 여유가 있는 경우에는, CAM의 동작 속도를 향상시킬 수 있다.

Claims (10)

  1. 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매치 라인의 프리차지 회로에 있어서,
    밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 제어하는 것을 특징으로 하는 프리차지 회로.
  2. 제1항에 있어서,
    상기 프리차지 회로가,
    프리차지용의 제1 전압원과 워드 매치 라인사이에 설치된 제1 스위치와,
    밸리드 비트와 프리차지 신호를 수취하고, 이들의 신호에 따라 제1 스위치를 온/오프하는 제어 회로
    를 포함하는 것을 특징으로 하는 프리차지 회로.
  3. 제2항에 있어서,
    워드 매치 라인과 제2 전압원사이에 설치된 제2 스위치를 더 포함하고, 상기 제2 스위치가 밸리드 비트에 따라 온/오프하는 것을 특징으로 하는 프리차지 회로.
  4. 밸리드 셀을 갖는 연상 메모리(CAM) 워드 회로에 있어서,
    워드 매치 라인과,
    워드 매치 라인에 병렬 접속된 복수의 CAM 셀과,
    워드 매치 라인와 밸리드 셀에 접속된 워드 매치 라인의 프리차지 회로로서, 밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 제어하는 것을 특징으로 하는 프리차지 회로
    를 포함하는 CAM 워드 회로.
  5. 제4항에 있어서,
    상기 프리차지 회로가,
    프리차지용의 제1 전압원과 워드 매치 라인사이에 설치된 제1 스위치와,
    밸리드 비트와 프리차지 신호를 수취하고, 이들의 신호에 따라 제1 스위치를 온/오프하는 제어 회로
    를 포함하는 것을 특징으로 하는 CAM 워드 회로.
  6. 제5항에 있어서,
    상기 프리차지 회로가, 워드 매치 라인과 제2 전압원사이에 설치된 제2 스위치를 더 포함하고, 상기 제2 스위치가 밸리드 비트에 따라 온/오프하는 것을 특징으로 하는 CAM 워드 회로.
  7. 밸리드 셀을 갖는 연상 메모리(CAM)의 워드 매치 라인의 프리차지 방법에 있어서,
    밸리드 셀에 밸리드 비트를 기억하는 스텝과,
    밸리드 셀에 기억된 밸리드 비트에 따라, 워드 매치 라인의 프리차지를 행하는 스텝
    을 포함하는 워드 매치 라인의 프리차지 방법.
  8. 제7항에 있어서,
    상기 프리차지를 행하는 스텝이, 밸리드 비트가 "실제"값인 경우에,
    프리차지용의 전압원과 워드 매치 라인을 도통시키는 스텝
    을 포함하는 워드 매치 라인의 프리차지 방법.
  9. 제8항에 있어서,
    상기 프리차지를 행하는 스텝이, 밸리드 비트가 "거짓"값인 경우에,
    프리차지용의 전압원과 워드 매치 라인을 비도통시키는 스텝과,
    워드 매치 라인을 "불일치" 상태로 시키는 스텝
    을 포함하는 워드 매치 라인의 프리차지 방법.
  10. 제7항에 있어서,
    상기 프리차지를 행하는 스텝이, 탐색 모드에 있어서,
    프리차지 신호가 "실제"값인 것을 검출하는 스텝과,
    밸리드 비트가 "실제"값인 것을 검출하는 스텝과,
    프리차지 신호 및 밸리드 비트가 모두 "실제"값인 경우에, 프리차지용의 전압원과 워드 매치 라인를 도통시키는 스텝
    을 포함하는 워드 매치 라인의 프리차지 방법.
KR1020000001948A 1999-02-05 2000-01-17 연상 메모리(ｃａｍ)의 워드 매칭 라인의 프리차지 회로 및 방법 KR100362977B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP02831599A JP3478749B2 (ja) 1999-02-05 1999-02-05 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法
JP1999-028315 1999-02-05

Publications (2)

Publication Number Publication Date
KR20000057766A true KR20000057766A (ko) 2000-09-25
KR100362977B1 KR100362977B1 (ko) 2002-11-29

Family

ID=12245192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000001948A KR100362977B1 (ko) 1999-02-05 2000-01-17 연상 메모리(ｃａｍ)의 워드 매칭 라인의 프리차지 회로 및 방법

Country Status (3)

Country Link
US (1) US6262929B1 (ko)
JP (1) JP3478749B2 (ko)
KR (1) KR100362977B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406924B1 (ko) * 2001-10-12 2003-11-21 삼성전자주식회사 내용 주소화 메모리 셀

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2307240C (en) 2000-05-01 2011-04-12 Mosaid Technologies Incorporated Matchline sense circuit and method
US6373738B1 (en) * 2000-11-20 2002-04-16 International Business Machines Corporation Low power CAM match line circuit
US6496398B2 (en) * 2000-12-15 2002-12-17 International Business Machines Corporation Content addressable memory
JP2003045189A (ja) * 2001-07-31 2003-02-14 Fujitsu Ltd 半導体メモリ
AU2002222468A1 (en) * 2001-12-11 2003-06-23 Memcall L.L.C. Power saving cam
US6760242B1 (en) 2002-04-10 2004-07-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having speed adjustable match line signal repeaters therein
US6867991B1 (en) 2003-07-03 2005-03-15 Integrated Device Technology, Inc. Content addressable memory devices with virtual partitioning and methods of operating the same
US7050317B1 (en) 2002-03-15 2006-05-23 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that support power saving longest prefix match operations and methods of operating same
US6972978B1 (en) 2002-03-15 2005-12-06 Integrated Device Technology, Inc. Content addressable memory (CAM) devices with block select and pipelined virtual sector look-up control and methods of operating same
US6965519B1 (en) 2003-06-18 2005-11-15 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize dual-capture match line signal repeaters to achieve desired speed/power tradeoff and methods of operating same
US6839256B1 (en) 2002-03-15 2005-01-04 Integrated Device Technology, Inc. Content addressable memory (CAM) devices having dedicated mask cell sub-arrays therein and methods of operating same
US6967856B1 (en) 2002-04-10 2005-11-22 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that utilize segmented match lines and word lines to support pipelined search and write operations and methods of operating same
US6879532B1 (en) 2002-04-10 2005-04-12 Integrated Device Technology, Inc. Content addressable and random access memory devices having high-speed sense amplifiers therein with low power consumption requirements
US6804133B1 (en) * 2002-08-30 2004-10-12 Netlogic Microsystems, Inc. Selective match line control circuit for content addressable memory array
US20040128574A1 (en) * 2002-12-31 2004-07-01 Franco Ricci Reducing integrated circuit power consumption
JP2004288347A (ja) * 2003-03-03 2004-10-14 Renesas Technology Corp 連想メモリ
JP2005174426A (ja) * 2003-12-09 2005-06-30 Micron Technology Inc 選択可能メモリワード線の不活性化
US7522439B2 (en) * 2004-12-29 2009-04-21 Stmicroelectronics Pvt. Ltd. Low power content addressable memory system and method
US7224594B2 (en) * 2005-07-19 2007-05-29 International Business Machines Glitch protect valid cell and method for maintaining a desired state value
US7616468B2 (en) * 2006-08-04 2009-11-10 Qualcomm Incorporated Method and apparatus for reducing power consumption in a content addressable memory
US8315078B2 (en) * 2009-01-22 2012-11-20 Qualcomm Incorporated Power saving static-based comparator circuits and methods and content-addressable memory (CAM) circuits employing same
US7944724B2 (en) 2009-04-28 2011-05-17 Netlogic Microsystems, Inc. Ternary content addressable memory having reduced leakage effects
US7920397B1 (en) 2010-04-30 2011-04-05 Netlogic Microsystems, Inc. Memory device having bit line leakage compensation
US8396985B2 (en) 2010-08-11 2013-03-12 Lsi Corporation Packet sequence number tracking for an anti-replay window
US8984217B2 (en) 2010-08-24 2015-03-17 Qualcomm Incorporated System and method of reducing power usage of a content addressable memory
US8587979B2 (en) * 2010-12-13 2013-11-19 Broadcom Corporation System and method for reducing power consumption in a content-addressable memory
US8503210B2 (en) * 2010-12-22 2013-08-06 Advanced Micro Devices, Inc. Conditionally precharged dynamic content addressable memory
US8438641B2 (en) 2010-12-29 2013-05-07 Lsi Corporation Security protocol processing for anti-replay protection
CN103325416B (zh) * 2013-07-11 2016-03-09 平湖凌云信息科技有限公司 一种减少内容可寻址存储器功耗的装置和方法
CN103692500B (zh) * 2013-12-18 2016-02-17 定襄晟龙木雕模型艺术有限公司 圆木棒加工机械
JP6533129B2 (ja) * 2015-08-28 2019-06-19 ルネサスエレクトロニクス株式会社 半導体装置
US11347514B2 (en) * 2019-02-15 2022-05-31 Apple Inc. Content-addressable memory filtering based on microarchitectural state

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03160694A (ja) * 1989-11-16 1991-07-10 Mitsubishi Electric Corp 半導体記憶装置
US5130947A (en) * 1990-10-22 1992-07-14 Motorola, Inc. Memory system for reliably writing addresses with reduced power consumption
US5617348A (en) * 1995-07-24 1997-04-01 Motorola Low power data translation circuit and method of operation
JPH1064283A (ja) * 1996-08-23 1998-03-06 Nec Ic Microcomput Syst Ltd 連想メモリ
KR100521316B1 (ko) * 1997-11-20 2006-01-12 삼성전자주식회사 연상 메모리 셀들을 갖는 반도체 메모리 장치 및그 장치의 탐색 방법
JP3190868B2 (ja) * 1997-11-21 2001-07-23 エヌイーシーマイクロシステム株式会社 連想メモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100406924B1 (ko) * 2001-10-12 2003-11-21 삼성전자주식회사 내용 주소화 메모리 셀

Also Published As

Publication number Publication date
US6262929B1 (en) 2001-07-17
JP3478749B2 (ja) 2003-12-15
JP2000228090A (ja) 2000-08-15
KR100362977B1 (ko) 2002-11-29

Similar Documents

Publication Publication Date Title
KR20000057766A (ko) 연상 메모리(ｃａｍ)의 워드 매치 라인의 프리차지 회로및 방법
US6597596B2 (en) Content addressable memory having cascaded sub-entry architecture
US6147891A (en) Match line control circuit for content addressable memory
US6166939A (en) Method and apparatus for selective match line pre-charging in a content addressable memory
US6081441A (en) Content-addressable memory
JP3095064B2 (ja) 連想記憶装置
US9159376B2 (en) Content addressable memory device
US11527282B2 (en) SRAM with burst mode operation
US20110158021A1 (en) Reducing peak currents required for precharging data lines in memory devices
US6804133B1 (en) Selective match line control circuit for content addressable memory array
US5113373A (en) Power control circuit
US6842359B2 (en) Content addressable memory device having an operation mode setting means
US7414873B2 (en) Low-power CAM cell
US5982675A (en) Cache memory and microprocessor having the same
JPH0727716B2 (ja) メモリのデコ−ド・ドライブ回路
US5748556A (en) Tristatable driver for internal data bus lines
US6785179B1 (en) Charge sharing between bit lines within a memory circuit to increase recharge speed
US5337273A (en) Charge sharing flash clear for memory arrays
US5257226A (en) Integrated circuit with self-biased differential data lines
US6125057A (en) Segmented source memory array
US5153467A (en) Bootstrap circuit for word line driver in semiconductor memory
US7522439B2 (en) Low power content addressable memory system and method
JPH05298892A (ja) 連想記憶メモリ
JP2001101888A (ja) 半導体記憶装置
JP3632113B2 (ja) 連想メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051019

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee