JPH1064283A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH1064283A JPH1064283A JP8222241A JP22224196A JPH1064283A JP H1064283 A JPH1064283 A JP H1064283A JP 8222241 A JP8222241 A JP 8222241A JP 22224196 A JP22224196 A JP 22224196A JP H1064283 A JPH1064283 A JP H1064283A
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- JP
- Japan
- Prior art keywords
- transistor
- associative memory
- gate
- match detection
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】一致検出動作時の消費電力を低減し高速化を図
るとともに、誤動作を抑圧する。 【解決手段】ワードデータ一致検出回路が、直列接続さ
れ各々のゲートにＮビットのビットデータ一致検出情報
の各々の供給を受け１端に電源ＶＤＤの電位を接続する
とともにワードデータ一致検出情報を出力するＮ個のト
ランジスタＮ６１〜６Ｎから成るトランスファゲート群
と、反転プリチャード信号ＰＣ２の制御に応答してトラ
ンジスタＮ６１の他端を接地電位に接続・遮断するトラ
ンジスタＮ１０とを備える。
るとともに、誤動作を抑圧する。 【解決手段】ワードデータ一致検出回路が、直列接続さ
れ各々のゲートにＮビットのビットデータ一致検出情報
の各々の供給を受け１端に電源ＶＤＤの電位を接続する
とともにワードデータ一致検出情報を出力するＮ個のト
ランジスタＮ６１〜６Ｎから成るトランスファゲート群
と、反転プリチャード信号ＰＣ２の制御に応答してトラ
ンジスタＮ６１の他端を接地電位に接続・遮断するトラ
ンジスタＮ１０とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は連想メモリに関し、
特に連想記憶セルと一致検出信号線とを備える連想メモ
リに関する。
特に連想記憶セルと一致検出信号線とを備える連想メモ
リに関する。
【０００２】
【従来の技術】従来の一般的な第１の連想メモリをブロ
ックで示す図５を参照すると、この従来の第１の連想メ
モリは、Ｎ（Ｎは２以上の整数）ビットの１ワード対応
のＮ個の連想メモリセル２０１〜２０Ｎから成り連想メ
モリのワードブロックのＭ（Ｍは２以上の整数、通常３
２か６４）個のワードブロック１０１〜１０Ｍと、Ｎビ
ットの各々に対応の検索データ入力回路３０１〜３０Ｎ
とを備える。
ックで示す図５を参照すると、この従来の第１の連想メ
モリは、Ｎ（Ｎは２以上の整数）ビットの１ワード対応
のＮ個の連想メモリセル２０１〜２０Ｎから成り連想メ
モリのワードブロックのＭ（Ｍは２以上の整数、通常３
２か６４）個のワードブロック１０１〜１０Ｍと、Ｎビ
ットの各々に対応の検索データ入力回路３０１〜３０Ｎ
とを備える。
【０００３】連想メモリセル２０１〜２０Ｎ（以下代表
して２０１）は、データを記憶する記憶回路４と、記憶
データと一致検索データと比較し一致，不一致を検出す
る比較回路５０とを備える。
して２０１）は、データを記憶する記憶回路４と、記憶
データと一致検索データと比較し一致，不一致を検出す
る比較回路５０とを備える。
【０００４】記憶回路４は、ループ状に接続されフリッ
プフロップ型の１ビットの記憶素子を構成するインバー
タＩ１，Ｉ２と、各々のゲートがワード線Ｗ１に接続し
各々のソースとドレインの内の一方の電極が相補の記憶
データビット線Ｂ１，Ｂ２にそれぞれ接続して上記記憶
素子の記憶データを制御するＮチャネルトランジスタＮ
１，Ｎ２とを備える。
プフロップ型の１ビットの記憶素子を構成するインバー
タＩ１，Ｉ２と、各々のゲートがワード線Ｗ１に接続し
各々のソースとドレインの内の一方の電極が相補の記憶
データビット線Ｂ１，Ｂ２にそれぞれ接続して上記記憶
素子の記憶データを制御するＮチャネルトランジスタＮ
１，Ｎ２とを備える。
【０００５】比較回路５０は、ゲートがインバータＩ１
の入力端，インバータＩ２の出力端の共通接続点である
節点Ｔ１に接続したトランジスタＮ３と、ゲートがイン
バータＩ２の入力端，インバータＩ１の出力端の共通接
続点である節点Ｔ２に接続したトランジスタＮ４と、ゲ
ートがトランジスタＮ３，Ｎ４の各々のソースとドレイ
ンの内の一方の電極の共通接続点である節点Ｔ３に接続
しソースを接地したトランジスタＮ５とを備える。
の入力端，インバータＩ２の出力端の共通接続点である
節点Ｔ１に接続したトランジスタＮ３と、ゲートがイン
バータＩ２の入力端，インバータＩ１の出力端の共通接
続点である節点Ｔ２に接続したトランジスタＮ４と、ゲ
ートがトランジスタＮ３，Ｎ４の各々のソースとドレイ
ンの内の一方の電極の共通接続点である節点Ｔ３に接続
しソースを接地したトランジスタＮ５とを備える。
【０００６】トランジスタＮ１，Ｎ２の各々の他方の電
極は節点Ｔ１，Ｔ２にそれぞれ接続して記憶データビッ
ト線Ｂ１，Ｂ２に対するトランスファゲートを構成し、
トランジスタＮ３，Ｎ４の各々の他方の電極はそれぞれ
相補の検索データビット線ＳＢ１，ＳＢ２に接続し節点
Ｔ１，Ｔ２に対するトランスファゲートを構成してい
る。
極は節点Ｔ１，Ｔ２にそれぞれ接続して記憶データビッ
ト線Ｂ１，Ｂ２に対するトランスファゲートを構成し、
トランジスタＮ３，Ｎ４の各々の他方の電極はそれぞれ
相補の検索データビット線ＳＢ１，ＳＢ２に接続し節点
Ｔ１，Ｔ２に対するトランスファゲートを構成してい
る。
【０００７】連想メモリセル２０１は横方向にＮ個配列
され、ワード線Ｗ１を共通に接続して１ワードのワード
ブロック１０１を構成している。このワードブロック１
０１は、連想メモリセル２０１〜２０Ｎのトランジスタ
Ｎ５１〜Ｎ５Ｎドレインを共通に接続した一致検出信号
線Ｃ１と、プリチャージ信号線ＰＣ１と、一致検出信号
線Ｃ１とプリチャージ信号線ＰＣ１を入力とするＮＯＲ
ゲートＧ１１と、ゲートにＮＯＲゲートＧ１１の出力の
供給を受けソースが電源ＶＤＤにドレインが一致検出信
号線Ｃ１にそれぞれ接続されラッチ回路を構成するＰチ
ャネルトランジスタＰ１１とを備える。
され、ワード線Ｗ１を共通に接続して１ワードのワード
ブロック１０１を構成している。このワードブロック１
０１は、連想メモリセル２０１〜２０Ｎのトランジスタ
Ｎ５１〜Ｎ５Ｎドレインを共通に接続した一致検出信号
線Ｃ１と、プリチャージ信号線ＰＣ１と、一致検出信号
線Ｃ１とプリチャージ信号線ＰＣ１を入力とするＮＯＲ
ゲートＧ１１と、ゲートにＮＯＲゲートＧ１１の出力の
供給を受けソースが電源ＶＤＤにドレインが一致検出信
号線Ｃ１にそれぞれ接続されラッチ回路を構成するＰチ
ャネルトランジスタＰ１１とを備える。
【０００８】ワードブロック１０１は、縦方向にＭ個配
列され、記憶データビット線Ｂ１，Ｂ２、検索データビ
ット線ＳＢ１，ＳＢ２、プリチャージ信号線ＰＣ１をそ
れぞれ共通にして接続される。
列され、記憶データビット線Ｂ１，Ｂ２、検索データビ
ット線ＳＢ１，ＳＢ２、プリチャージ信号線ＰＣ１をそ
れぞれ共通にして接続される。
【０００９】検索データ入力回路３０１〜３０Ｎ（以下
代表して３０１）は、検索データ線ＳＤ１を入力とする
インバータＩ３１と、各々の一方の入力端に検索データ
線ＳＤ１及びインバータＩ３１の出力を他方の入力端に
プリチャージ信号線ＰＣ１をそれぞれ接続し各々の出力
端に検索データビット線ＳＢ１，ＳＢ２を接続したＮＯ
ＲゲートＧ３１，Ｇ３２とを備える。
代表して３０１）は、検索データ線ＳＤ１を入力とする
インバータＩ３１と、各々の一方の入力端に検索データ
線ＳＤ１及びインバータＩ３１の出力を他方の入力端に
プリチャージ信号線ＰＣ１をそれぞれ接続し各々の出力
端に検索データビット線ＳＢ１，ＳＢ２を接続したＮＯ
ＲゲートＧ３１，Ｇ３２とを備える。
【００１０】次に、図５を参照して、従来の第１の連想
メモリの動作について説明すると、まず、プリチャージ
信号線ＰＣ１を論理レベル１に設定することにより、Ｎ
ＯＲＧ１１の出力は論理レベル０、トランジスタＰ１１
がオン、同時にＮＯＲＧ３１，Ｇ３２の出力である検索
データビット線ＳＢ１，ＳＢ２は共に論理レベル０とな
る。これにより、連想メモリセル２０１のトランジスタ
Ｎ３，Ｎ４のいずれか一方はインバータＩ１，Ｉ２で保
持する記憶データにより導通状態となるため、節点Ｔ３
すなわちトランジスタＮ５のゲートは論理レベル０とな
るのでこのトランジスタＮ５は遮断され、一致検出信号
線Ｃ１は論理レベル１にプリチャージされる。プリチャ
ージ信号線Ｃ１が論理レベル０になることで、プリチャ
ージ期間が終了し、一致検出動作を行う。
メモリの動作について説明すると、まず、プリチャージ
信号線ＰＣ１を論理レベル１に設定することにより、Ｎ
ＯＲＧ１１の出力は論理レベル０、トランジスタＰ１１
がオン、同時にＮＯＲＧ３１，Ｇ３２の出力である検索
データビット線ＳＢ１，ＳＢ２は共に論理レベル０とな
る。これにより、連想メモリセル２０１のトランジスタ
Ｎ３，Ｎ４のいずれか一方はインバータＩ１，Ｉ２で保
持する記憶データにより導通状態となるため、節点Ｔ３
すなわちトランジスタＮ５のゲートは論理レベル０とな
るのでこのトランジスタＮ５は遮断され、一致検出信号
線Ｃ１は論理レベル１にプリチャージされる。プリチャ
ージ信号線Ｃ１が論理レベル０になることで、プリチャ
ージ期間が終了し、一致検出動作を行う。
【００１１】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２０の記憶データと検索データ
ｓｄとの照合を行う。例えば、節点Ｔ１に論理レベル
１，節点Ｔ２に論理レベル０のデータがそれぞれ記憶さ
れており、検索データｓｄとして論理レベル１が入力さ
れ、したがって検索データビットｓｂ１，ｓｂ２が論理
レベル０，１になる場合、トランジスタＮ３はオン、ト
ランジスタＮ４はオフとなり、トランジスタＮ５のゲー
トには検索データビット線ＳＢ１の論理レベル０が伝達
されトランジスタＮ５は遮断する。また同様に節点Ｔ１
に論理レベル０，節点Ｔ２に論理レベル１のデータがそ
れぞれ記憶されており、検索データｓｄとして論理レベ
ル１が入力された場合もトランジスタＮ５は遮断する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２０の記憶データと検索データ
ｓｄとの照合を行う。例えば、節点Ｔ１に論理レベル
１，節点Ｔ２に論理レベル０のデータがそれぞれ記憶さ
れており、検索データｓｄとして論理レベル１が入力さ
れ、したがって検索データビットｓｂ１，ｓｂ２が論理
レベル０，１になる場合、トランジスタＮ３はオン、ト
ランジスタＮ４はオフとなり、トランジスタＮ５のゲー
トには検索データビット線ＳＢ１の論理レベル０が伝達
されトランジスタＮ５は遮断する。また同様に節点Ｔ１
に論理レベル０，節点Ｔ２に論理レベル１のデータがそ
れぞれ記憶されており、検索データｓｄとして論理レベ
ル１が入力された場合もトランジスタＮ５は遮断する。
【００１２】ワードブロック１０１を構成する全ての連
想メモリセル２０１〜２０Ｎで一致がとれると、このワ
ードブロック１０１の一致検出信号線Ｃ１に接続する全
てのトランジスタＮ５１〜Ｎ５Ｎが遮断するため、一致
検出信号線Ｃ１はプリチャージ期間中にプリチャージし
た論理レベル１をディスチャージすることなく保持し、
すなわち一致動作となる。
想メモリセル２０１〜２０Ｎで一致がとれると、このワ
ードブロック１０１の一致検出信号線Ｃ１に接続する全
てのトランジスタＮ５１〜Ｎ５Ｎが遮断するため、一致
検出信号線Ｃ１はプリチャージ期間中にプリチャージし
た論理レベル１をディスチャージすることなく保持し、
すなわち一致動作となる。
【００１３】一方、不一致動作の場合は、まず連想メモ
リセル２０の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力され、したが
って検索データビットｓｂ１，ｓｂ２が論理レベル１，
０になる場合、トランジスタＮ３はオン、トランジスタ
Ｎ４はオフとなり、トランジスタＮ５のゲートには検索
データビット線ＳＢ１の論理レベル１が伝達されトラン
ジスタＮ５は導通する。また同様に節点Ｔ１に論理レベ
ル０，節点Ｔ２に論理レベル１のデータがそれぞれ記憶
されており、検索データｓｄとして論理レベル１が入力
された場合もトランジスタＮ５は導通する。
リセル２０の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力され、したが
って検索データビットｓｂ１，ｓｂ２が論理レベル１，
０になる場合、トランジスタＮ３はオン、トランジスタ
Ｎ４はオフとなり、トランジスタＮ５のゲートには検索
データビット線ＳＢ１の論理レベル１が伝達されトラン
ジスタＮ５は導通する。また同様に節点Ｔ１に論理レベ
ル０，節点Ｔ２に論理レベル１のデータがそれぞれ記憶
されており、検索データｓｄとして論理レベル１が入力
された場合もトランジスタＮ５は導通する。
【００１４】ワードブロックを構成するいずれかの連想
メモリセル２０１〜２０Ｎで不一致となると、ワードブ
ロックの一致検出信号線Ｃ１に接続するいずれかのトラ
ンジスタＮ５１〜Ｎ５Ｎがオンするため、一致検出信号
線Ｃ１はプリチャージ期間中にプリチャージした論理レ
ベル１をディスチャージし論理レベル０となり、不一致
動作となる。
メモリセル２０１〜２０Ｎで不一致となると、ワードブ
ロックの一致検出信号線Ｃ１に接続するいずれかのトラ
ンジスタＮ５１〜Ｎ５Ｎがオンするため、一致検出信号
線Ｃ１はプリチャージ期間中にプリチャージした論理レ
ベル１をディスチャージし論理レベル０となり、不一致
動作となる。
【００１５】以上説明したように、一致検出動作は１ワ
ードを構成するＮ個の連想メモリセル２１〜２Ｎで同時
に行われ、一致検出信号線Ｃ１の論理は全てのビットで
一致であれば一致、１ビットでも不一致であれば不一致
となる。さらにこれらの動作が全てのワードブロック１
０１〜１０Ｍで同時に実行される。
ードを構成するＮ個の連想メモリセル２１〜２Ｎで同時
に行われ、一致検出信号線Ｃ１の論理は全てのビットで
一致であれば一致、１ビットでも不一致であれば不一致
となる。さらにこれらの動作が全てのワードブロック１
０１〜１０Ｍで同時に実行される。
【００１６】しかしながら、この方式の連想メモリで
は、一致検出時の消費電流が不一致動作時のプリチャー
ジ、ディスチャージにより発生し、通常一致検出を行っ
た場合、一致が生ずるのはＭ個のワードブロックの内の
１つだけであり、残りのＭ−１個では不一致状態であ
る。このため、Ｍ個のワードブロックの内の大部分を占
めるるＭ−１個のワードブロックで消費電流を発生し、
連想メモリ全体の消費電流を増大させることになる。
は、一致検出時の消費電流が不一致動作時のプリチャー
ジ、ディスチャージにより発生し、通常一致検出を行っ
た場合、一致が生ずるのはＭ個のワードブロックの内の
１つだけであり、残りのＭ−１個では不一致状態であ
る。このため、Ｍ個のワードブロックの内の大部分を占
めるるＭ−１個のワードブロックで消費電流を発生し、
連想メモリ全体の消費電流を増大させることになる。
【００１７】例えば、ワードブロックで発生するプリチ
ャージ，ディスチャージ電流が５ｍＷで、６４のワード
ブロック（Ｍ＝６４）で連想メモリが構成される場合、
６３のワードブロックで消費電流を発生し、その合計は
３１５ｍＷとなる。
ャージ，ディスチャージ電流が５ｍＷで、６４のワード
ブロック（Ｍ＝６４）で連想メモリが構成される場合、
６３のワードブロックで消費電流を発生し、その合計は
３１５ｍＷとなる。
【００１８】一方、この問題を解決する特開平６１２８
８３号公報（文献１）記載の従来の第２の連想メモリを
図５と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図６を参照すると、この図に示
す従来の第２の連想メモリの前述の従来の第１の連想メ
モリとの相違点は、ワードブロック１１１が連想メモリ
セル２０１〜２０Ｎの代りにゲートが節点Ｔ３に接続し
たＮチャネルトランジスタＮ６を含む比較回路５を備え
るメモリセル２１〜２Ｎを備えることと、検索データ入
力回路３０１〜３０Ｎの代りに、検索データ線ＳＤ１を
入力とするインバータＩ３２と、各々の一方の入力端に
インバータＩ３１及び検索データ線ＳＤ１の出力を他方
の入力端に一致検出信号線Ｃ１をそれぞれ接続し各々の
出力端に検索データビット線ＳＢ１，ＳＢ２を接続した
ＮＯＲゲートＧ３３，Ｇ３４とを有する検索データ入力
回路３１１〜３１Ｎ（以下代表して３１１）を備えるこ
ととである。
８３号公報（文献１）記載の従来の第２の連想メモリを
図５と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図６を参照すると、この図に示
す従来の第２の連想メモリの前述の従来の第１の連想メ
モリとの相違点は、ワードブロック１１１が連想メモリ
セル２０１〜２０Ｎの代りにゲートが節点Ｔ３に接続し
たＮチャネルトランジスタＮ６を含む比較回路５を備え
るメモリセル２１〜２Ｎを備えることと、検索データ入
力回路３０１〜３０Ｎの代りに、検索データ線ＳＤ１を
入力とするインバータＩ３２と、各々の一方の入力端に
インバータＩ３１及び検索データ線ＳＤ１の出力を他方
の入力端に一致検出信号線Ｃ１をそれぞれ接続し各々の
出力端に検索データビット線ＳＢ１，ＳＢ２を接続した
ＮＯＲゲートＧ３３，Ｇ３４とを有する検索データ入力
回路３１１〜３１Ｎ（以下代表して３１１）を備えるこ
ととである。
【００１９】メモリセル２ｉ（ｉは１〜Ｎ）のトランジ
スタＮ６ｉのドレイン及びソースの内の一方の電極が同
一ワードブロック１１１の隣接連想メモリセル２ｉ＋１
のトランジスタＮ６ｉ＋１の他方の電極に順次直列に接
続する。ただし、最上位のトランジスタＮ６Ｎの一方の
電極はプリチャージ信号線ＰＣ１に、最下位のトランジ
スタＮ６１の他方の電極は接地電位ＧＮＤにそれぞれ接
続する。
スタＮ６ｉのドレイン及びソースの内の一方の電極が同
一ワードブロック１１１の隣接連想メモリセル２ｉ＋１
のトランジスタＮ６ｉ＋１の他方の電極に順次直列に接
続する。ただし、最上位のトランジスタＮ６Ｎの一方の
電極はプリチャージ信号線ＰＣ１に、最下位のトランジ
スタＮ６１の他方の電極は接地電位ＧＮＤにそれぞれ接
続する。
【００２０】トランジスタＮ３，Ｎ４，Ｎ６と検索デー
タビット線ＳＢ１，ＳＢ２とで比較回路を構成する。
タビット線ＳＢ１，ＳＢ２とで比較回路を構成する。
【００２１】次に、図６を参照して、従来の第２の連想
メモリの動作について説明すると、まず、プリチャージ
信号線ＰＣ１を論理レベル１に設定することにより、従
来の第１の連想メモリと同様に、一致検出信号線Ｃ１は
論理レベル１にプリチャージされる。プリチャージ信号
線Ｃ１が論理レベル０になることで、プリチャージ期間
が終了し、一致検出動作を行う。
メモリの動作について説明すると、まず、プリチャージ
信号線ＰＣ１を論理レベル１に設定することにより、従
来の第１の連想メモリと同様に、一致検出信号線Ｃ１は
論理レベル１にプリチャージされる。プリチャージ信号
線Ｃ１が論理レベル０になることで、プリチャージ期間
が終了し、一致検出動作を行う。
【００２２】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２の記憶データと検索データｓ
ｄとの照合を行う。従来の第１の連想メモリと同様に、
節点Ｔ１に論理レベル１，節点Ｔ２に論理レベル０のデ
ータがそれぞれ記憶されており、検索データｓｄとして
論理レベル１が入力され従来の第１の連想メモリと逆に
検索データビットｓｂ１，ｓｂ２が論理レベル１，０に
なる場合、トランジスタＮ３はオン、トランジスタＮ４
はオフとなり、トランジスタＮ６のゲートには検索デー
タビット線ＳＢ１の論理レベル１が伝達されトランジス
タＮ６は導通する。また同様に節点Ｔ１に論理レベル
０，節点Ｔ２に論理レベル１のデータがそれぞれ記憶さ
れており、検索データｓｄとして論理レベル１が入力さ
れた場合もトランジスタＮ６は導通する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２の記憶データと検索データｓ
ｄとの照合を行う。従来の第１の連想メモリと同様に、
節点Ｔ１に論理レベル１，節点Ｔ２に論理レベル０のデ
ータがそれぞれ記憶されており、検索データｓｄとして
論理レベル１が入力され従来の第１の連想メモリと逆に
検索データビットｓｂ１，ｓｂ２が論理レベル１，０に
なる場合、トランジスタＮ３はオン、トランジスタＮ４
はオフとなり、トランジスタＮ６のゲートには検索デー
タビット線ＳＢ１の論理レベル１が伝達されトランジス
タＮ６は導通する。また同様に節点Ｔ１に論理レベル
０，節点Ｔ２に論理レベル１のデータがそれぞれ記憶さ
れており、検索データｓｄとして論理レベル１が入力さ
れた場合もトランジスタＮ６は導通する。
【００２３】ワードブロック１１１を構成する全ての連
想メモリセル２１〜２Ｎで一致がとれると、このワード
ブロック１１１の一致検出信号線Ｃ１に接続する全ての
トランジスタＮ６１〜Ｎ６Ｎが導通するため、一致検出
信号線Ｃ１はプリチャージ期間中にプリチャージした論
理レベル１をディスチャージし論理レベル０とし、すな
わち一致動作となる。
想メモリセル２１〜２Ｎで一致がとれると、このワード
ブロック１１１の一致検出信号線Ｃ１に接続する全ての
トランジスタＮ６１〜Ｎ６Ｎが導通するため、一致検出
信号線Ｃ１はプリチャージ期間中にプリチャージした論
理レベル１をディスチャージし論理レベル０とし、すな
わち一致動作となる。
【００２４】一方、不一致動作の場合は、まず連想メモ
リセル２の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力された場合、
トランジスタＮ３はオン、トランジスタＮ４はオフとな
り、トランジスタＮ６のゲートには検索データビット線
ＳＢ１の論理レベル０が伝達されトランジスタＮ６は遮
断する。また同様に節点Ｔ１に論理レベル０，節点Ｔ２
に論理レベル１のデータがそれぞれ記憶されており、検
索データｓｄとして論理レベル１が入力された場合もト
ランジスタＮ６は遮断する。
リセル２の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力された場合、
トランジスタＮ３はオン、トランジスタＮ４はオフとな
り、トランジスタＮ６のゲートには検索データビット線
ＳＢ１の論理レベル０が伝達されトランジスタＮ６は遮
断する。また同様に節点Ｔ１に論理レベル０，節点Ｔ２
に論理レベル１のデータがそれぞれ記憶されており、検
索データｓｄとして論理レベル１が入力された場合もト
ランジスタＮ６は遮断する。
【００２５】ワードブロックを構成するいずれかの連想
メモリセル２１〜２Ｎで不一致となると、ワードブロッ
クの一致検出信号線Ｃ１に接続するトランジスタＮ６１
〜Ｎ６Ｎのいずれかが遮断するため、一致検出信号線Ｃ
１はプリチャージ期間中にプリチャージした論理レベル
１をディスチャージすることなく保持し、不一致動作と
なる。
メモリセル２１〜２Ｎで不一致となると、ワードブロッ
クの一致検出信号線Ｃ１に接続するトランジスタＮ６１
〜Ｎ６Ｎのいずれかが遮断するため、一致検出信号線Ｃ
１はプリチャージ期間中にプリチャージした論理レベル
１をディスチャージすることなく保持し、不一致動作と
なる。
【００２６】この従来の第２の連想メモリでは、一致検
出時の消費電流が一致動作時のプリチャージ、ディスチ
ャージにより発生するので、消費電流の発生はＭ個のワ
ードブロックの内の一致が生ずる１つだけとなり、連想
メモリ全体の消費電流を低く押さえることができる。
出時の消費電流が一致動作時のプリチャージ、ディスチ
ャージにより発生するので、消費電流の発生はＭ個のワ
ードブロックの内の一致が生ずる１つだけとなり、連想
メモリ全体の消費電流を低く押さえることができる。
【００２７】しかしながらこの従来の第２の連想メモリ
では、一致動作が一致検出信号線ＰＣ１のプリチャージ
レベルからの直列接続トランジスタＮ６１〜Ｎ６Ｎによ
るディスチャージ動作であるので、ビット数Ｎが多くな
るほどトランジスタＮ６の段数が多くなり、遅延時間が
増大することにより高速動作の阻害要因となるという問
題が生じる。
では、一致動作が一致検出信号線ＰＣ１のプリチャージ
レベルからの直列接続トランジスタＮ６１〜Ｎ６Ｎによ
るディスチャージ動作であるので、ビット数Ｎが多くな
るほどトランジスタＮ６の段数が多くなり、遅延時間が
増大することにより高速動作の阻害要因となるという問
題が生じる。
【００２８】また不一致動作は直列接続トランジスタＮ
６１〜Ｎ６Ｎの内、いずれかの遮断により起こるが、不
一致となるビットすなわち遮断するビットの組合わせに
より、本来不一致となるべき一致検出信号線Ｃ１の論理
が一致となるなど誤動作を発生するという問題が生じ
る。
６１〜Ｎ６Ｎの内、いずれかの遮断により起こるが、不
一致となるビットすなわち遮断するビットの組合わせに
より、本来不一致となるべき一致検出信号線Ｃ１の論理
が一致となるなど誤動作を発生するという問題が生じ
る。
【００２９】次に、従来の第２連想メモリのワードブロ
ック１１の一致信号検出機能を部分的に回路図で示す図
７を参照して誤動作の発生について説明すると、この図
は連想メモリセル２１〜２Ｎと、トランジスタＮ６１〜
Ｎ６Ｎと、一致検出信号線Ｃ１とを示し、連想メモリセ
ル２１が不一致、連想メモリセル２２〜２Ｎが一致の場
合を示す。
ック１１の一致信号検出機能を部分的に回路図で示す図
７を参照して誤動作の発生について説明すると、この図
は連想メモリセル２１〜２Ｎと、トランジスタＮ６１〜
Ｎ６Ｎと、一致検出信号線Ｃ１とを示し、連想メモリセ
ル２１が不一致、連想メモリセル２２〜２Ｎが一致の場
合を示す。
【００３０】図に示すように、一致信号線Ｃ１から一番
遠い連想メモリセル２１が不一致でオフ、残りの連想メ
モリセル２２〜２Ｎが一致でオンの場合、プリチャージ
期間終了後の一致検出動作時に、論理レベル１が節点Ｔ
１１〜Ｔ１Ｎに付加された配線容量や拡散容量に引っ張
られてすなわち分圧されてレベルダウンを生じ一致と同
様の動作を示す。これはプリチャージ期間中には連想メ
モリセル２１〜２ＮのトランジスタＮ６１〜Ｎ６Ｎは必
ずオフ状態であり、プリチャージ動作が一致検出信号線
Ｃ１からトランジスタＮ６１〜Ｎ６Ｎでそれぞれ分離さ
れた節点Ｔ１１〜Ｔ１Ｎまで実施されないためである。
このように本来、不一致である論理が一致動作となり誤
動作を生じる。
遠い連想メモリセル２１が不一致でオフ、残りの連想メ
モリセル２２〜２Ｎが一致でオンの場合、プリチャージ
期間終了後の一致検出動作時に、論理レベル１が節点Ｔ
１１〜Ｔ１Ｎに付加された配線容量や拡散容量に引っ張
られてすなわち分圧されてレベルダウンを生じ一致と同
様の動作を示す。これはプリチャージ期間中には連想メ
モリセル２１〜２ＮのトランジスタＮ６１〜Ｎ６Ｎは必
ずオフ状態であり、プリチャージ動作が一致検出信号線
Ｃ１からトランジスタＮ６１〜Ｎ６Ｎでそれぞれ分離さ
れた節点Ｔ１１〜Ｔ１Ｎまで実施されないためである。
このように本来、不一致である論理が一致動作となり誤
動作を生じる。
【００３１】また、上述の例は一致・不一致の組合わせ
の内、プリチャージレベルを分圧する配線容量及び拡散
容量の大きさが最大の場合であるが、他の組合わせ例え
ば、連想メモリセル２Ｎのみが一致，他の連想メモリセ
ル２１〜２Ｎ−１が不一致の場合でも生じる。この場合
も、プリチャージ期間終了後、一致検出動作時に論理レ
ベル１が節点ＴＮ−１に付加する配線容量及び拡散容量
に引っ張られ、レベルダウンを起こし一致状態と同様の
動作を示す。仮に連想メモリセル２Ｎが不一致でトラン
ジスタＮ６Ｎがオフの場合、一致検出信号線Ｃ１のプリ
チャージ論理レベル１はレベルダウンすることなく保持
し、通常の不一致動作を示す。
の内、プリチャージレベルを分圧する配線容量及び拡散
容量の大きさが最大の場合であるが、他の組合わせ例え
ば、連想メモリセル２Ｎのみが一致，他の連想メモリセ
ル２１〜２Ｎ−１が不一致の場合でも生じる。この場合
も、プリチャージ期間終了後、一致検出動作時に論理レ
ベル１が節点ＴＮ−１に付加する配線容量及び拡散容量
に引っ張られ、レベルダウンを起こし一致状態と同様の
動作を示す。仮に連想メモリセル２Ｎが不一致でトラン
ジスタＮ６Ｎがオフの場合、一致検出信号線Ｃ１のプリ
チャージ論理レベル１はレベルダウンすることなく保持
し、通常の不一致動作を示す。
【００３２】このことより、誤動作の発生の有無は一致
検出信号線Ｃ１に一番近い連想メモリセル２Ｎの一致／
不一致の状態で決定されることになり、換言すれば連想
メモリセル２Ｎの一致／不一致状態の発生確率である５
０％の確率で誤動作を生じることになる。
検出信号線Ｃ１に一番近い連想メモリセル２Ｎの一致／
不一致の状態で決定されることになり、換言すれば連想
メモリセル２Ｎの一致／不一致状態の発生確率である５
０％の確率で誤動作を生じることになる。
【００３３】
【発明が解決しようとする課題】上述した従来の第１の
連想メモリは、一致検出時の消費電流が不一致動作時の
プリチャージ，ディスチャージにより発生し、通常の一
致検出では、一致が複数ワードブロックの内の１つのワ
ードブロックのみであり大部分である残りのワードブロ
ックでは不一致であるため消費電流を発生することにな
り、連想メモリ全体の消費電流を増大させるという欠点
があった。
連想メモリは、一致検出時の消費電流が不一致動作時の
プリチャージ，ディスチャージにより発生し、通常の一
致検出では、一致が複数ワードブロックの内の１つのワ
ードブロックのみであり大部分である残りのワードブロ
ックでは不一致であるため消費電流を発生することにな
り、連想メモリ全体の消費電流を増大させるという欠点
があった。
【００３４】また、従来の第２の連想メモリは、一致動
作が一致検出信号線のプリチャージレベルからの直列接
続トランジスタのスイッチ動作によるディスチャージ動
作であり、ビット数が多くなるほど直列トランジスタの
段数が多くなり遅延時間の増大を生じるため、一致検出
速度が遅いという欠点があった。また、プリチャージ期
間中には上記直列トランジスタは必ず遮断状態であるこ
とによりプリチャージ動作が上記直列トランジスタの各
々で分離された節点まで実施されず、プリチャージ終了
後の一致検出時にプリチャージレベルが上記各節点に付
加する配線容量及び拡散容量に引っ張られレベルダウン
するため、回路規模によっては５０％の確率で誤動作の
可能性があるという欠点があった。
作が一致検出信号線のプリチャージレベルからの直列接
続トランジスタのスイッチ動作によるディスチャージ動
作であり、ビット数が多くなるほど直列トランジスタの
段数が多くなり遅延時間の増大を生じるため、一致検出
速度が遅いという欠点があった。また、プリチャージ期
間中には上記直列トランジスタは必ず遮断状態であるこ
とによりプリチャージ動作が上記直列トランジスタの各
々で分離された節点まで実施されず、プリチャージ終了
後の一致検出時にプリチャージレベルが上記各節点に付
加する配線容量及び拡散容量に引っ張られレベルダウン
するため、回路規模によっては５０％の確率で誤動作の
可能性があるという欠点があった。
【００３５】本発明の目的は、上記欠点を解消し、一致
検出時の消費電流を低減するとともに高速動作を可能と
しかつ誤動作要因を除去した連想メモリを提供すること
にある。
検出時の消費電流を低減するとともに高速動作を可能と
しかつ誤動作要因を除去した連想メモリを提供すること
にある。
【００３６】
【課題を解決するための手段】本発明の連想メモリは、
フリップフロップ型の記憶素子の第１，第２の端子の各
々をそれぞれ第１，第２のトランスファゲートを経由し
て相補のデータビット線に接続し前記第１，第２のトラ
ンスファゲートの各々の制御ゲートに接続したワード線
の制御に応答して記憶データの入出力の制御を行う記憶
回路と前記記憶素子の第１，第２の端子の各々を第３，
第４のトランスファゲートを経由して接続し一致検出制
御信号の制御に応答して前記記憶データと検索データと
の一致を検出しビットデータ一致検出情報を出力するビ
ットデータ一致検出回路とを備える第１の数の連想メモ
リセルと、前記複数の連想メモリを行方向に配置し前記
ビットデータ一致検出情報をワード単位で統合してワー
ドデータ一致検出情報を出力するワードデータ一致検出
回路とを備える第２の数のワードブロックを列方向に配
置して成る連想メモリにおいて、前記ワードデータ一致
検出回路が、直列接続され各々の制御ゲートに前記第１
の数のビットデータ一致検出情報の各々の供給を受け１
端に第１の電位を接続するとともに前記ワードデータ一
致検出情報を出力する前記第１の数の第５のトランスフ
ァゲートから成るトランスファゲート群と、前記一致検
出制御信号の制御に応答して前記トランスファゲート群
の他端を第２の電位に接続・遮断するスイッチ回路とを
備えて構成されている。
フリップフロップ型の記憶素子の第１，第２の端子の各
々をそれぞれ第１，第２のトランスファゲートを経由し
て相補のデータビット線に接続し前記第１，第２のトラ
ンスファゲートの各々の制御ゲートに接続したワード線
の制御に応答して記憶データの入出力の制御を行う記憶
回路と前記記憶素子の第１，第２の端子の各々を第３，
第４のトランスファゲートを経由して接続し一致検出制
御信号の制御に応答して前記記憶データと検索データと
の一致を検出しビットデータ一致検出情報を出力するビ
ットデータ一致検出回路とを備える第１の数の連想メモ
リセルと、前記複数の連想メモリを行方向に配置し前記
ビットデータ一致検出情報をワード単位で統合してワー
ドデータ一致検出情報を出力するワードデータ一致検出
回路とを備える第２の数のワードブロックを列方向に配
置して成る連想メモリにおいて、前記ワードデータ一致
検出回路が、直列接続され各々の制御ゲートに前記第１
の数のビットデータ一致検出情報の各々の供給を受け１
端に第１の電位を接続するとともに前記ワードデータ一
致検出情報を出力する前記第１の数の第５のトランスフ
ァゲートから成るトランスファゲート群と、前記一致検
出制御信号の制御に応答して前記トランスファゲート群
の他端を第２の電位に接続・遮断するスイッチ回路とを
備えて構成されている。
【００３７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の連想メモリは、Ｎ（Ｎは２以上の整
数）ビットの１ワード対応のＮ個の従来の第２の連想メ
モリと共通の記憶回路４と比較回路５とを備える連想メ
モリセル２１〜２Ｎから成り連想メモリのワードブロッ
クのＭ（Ｍは２以上の整数、通常３２か６４）個のワー
ドブロック１１〜１Ｍと、Ｎビットの各々に対応の検索
データ入力回路３１〜３Ｎとを備える。
を図６と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の連想メモリは、Ｎ（Ｎは２以上の整
数）ビットの１ワード対応のＮ個の従来の第２の連想メ
モリと共通の記憶回路４と比較回路５とを備える連想メ
モリセル２１〜２Ｎから成り連想メモリのワードブロッ
クのＭ（Ｍは２以上の整数、通常３２か６４）個のワー
ドブロック１１〜１Ｍと、Ｎビットの各々に対応の検索
データ入力回路３１〜３Ｎとを備える。
【００３８】ワードブロック１ｊ（ｊは１〜Ｍ）は、横
方向にＮ個配列されワード線Ｗ１を共通に接続して１ワ
ードを構成する従来と共通のメモリセル２１〜２Ｎと、
一致検出信号線Ｃ１と、プリチャージ信号線ＰＣ１と、
一致検出信号線Ｃ１とプリチャージ信号線ＰＣ１を入力
とするＮＯＲゲートＧ１１と、ゲートにＮＯＲゲートＧ
１１の出力の供給を受けソースが電源ＶＤＤにドレイン
が一致検出信号線Ｃ１にそれぞれ接続されラッチ回路を
構成するＰチャネルトランジスタＰ１１と、ドレインが
最下位のメモリセル２１のトランジスタＮ６１の他方の
電極にゲートが反転プリチャード信号線ＰＣ２にソース
が接地電位にそれぞれ接続されたＮチャネルトランジス
タＮ１０とを備える メモリセル２ｉ（ｉは１〜Ｎ）の比較回路５のトランジ
スタＮ６ｉのドレイン及びソースの内の一方の電極が同
一ワードブロック１１の隣接連想メモリセル２ｉ＋１の
トランジスタＮ６ｉ＋１の他方の電極に順次直列に接続
する。ただし、最上位のトランジスタＮ６Ｎの一方の電
極はプリチャージ信号線ＰＣ１に、最下位のトランジス
タＮ６１の他方の電極は上記のように、トランジスタＮ
１０のドレインにそれぞれ接続する。
方向にＮ個配列されワード線Ｗ１を共通に接続して１ワ
ードを構成する従来と共通のメモリセル２１〜２Ｎと、
一致検出信号線Ｃ１と、プリチャージ信号線ＰＣ１と、
一致検出信号線Ｃ１とプリチャージ信号線ＰＣ１を入力
とするＮＯＲゲートＧ１１と、ゲートにＮＯＲゲートＧ
１１の出力の供給を受けソースが電源ＶＤＤにドレイン
が一致検出信号線Ｃ１にそれぞれ接続されラッチ回路を
構成するＰチャネルトランジスタＰ１１と、ドレインが
最下位のメモリセル２１のトランジスタＮ６１の他方の
電極にゲートが反転プリチャード信号線ＰＣ２にソース
が接地電位にそれぞれ接続されたＮチャネルトランジス
タＮ１０とを備える メモリセル２ｉ（ｉは１〜Ｎ）の比較回路５のトランジ
スタＮ６ｉのドレイン及びソースの内の一方の電極が同
一ワードブロック１１の隣接連想メモリセル２ｉ＋１の
トランジスタＮ６ｉ＋１の他方の電極に順次直列に接続
する。ただし、最上位のトランジスタＮ６Ｎの一方の電
極はプリチャージ信号線ＰＣ１に、最下位のトランジス
タＮ６１の他方の電極は上記のように、トランジスタＮ
１０のドレインにそれぞれ接続する。
【００３９】検索データ入力回路３１〜３Ｎは、検索デ
ータ線ＳＤ１を入力とし出力端に検索データビット線Ｓ
Ｂ１を接続したインバータＩ３１と、直列接続され検索
データ線ＳＤ１を入力とし出力端に反転検索データビッ
ト線ＳＢ２を接続したインバータＩ３２，Ｉ３３とを備
える。
ータ線ＳＤ１を入力とし出力端に検索データビット線Ｓ
Ｂ１を接続したインバータＩ３１と、直列接続され検索
データ線ＳＤ１を入力とし出力端に反転検索データビッ
ト線ＳＢ２を接続したインバータＩ３２，Ｉ３３とを備
える。
【００４０】トランジスタＮ３，Ｎ４，Ｎ６と検索デー
タビット線ＳＢ１，ＳＢ２とで比較回路を構成する。
タビット線ＳＢ１，ＳＢ２とで比較回路を構成する。
【００４１】次に、図１を参照して本実施の形態の動作
について説明すると、まず、プリチャージ信号線ＰＣ１
を論理レベル１に設定することにより、従来の第１，第
２の連想メモリと同様に、ＮＯＲＧ１１の出力は論理レ
ベル０、トランジスタＰ１１がオンとなる。さらに、反
転プリチャージ信号線ＰＣＢ１は論理レベル０となり、
トランジスタＮ１０がオンとなる。これにより、一致検
出信号線Ｃ１は論理レベル１にプリチャージされる。同
時に検索データ線ＳＤ１〜ＳＤＮの論理が確定してお
り、連想メモリセル２１〜２Ｎは一致検出動作を行う。
について説明すると、まず、プリチャージ信号線ＰＣ１
を論理レベル１に設定することにより、従来の第１，第
２の連想メモリと同様に、ＮＯＲＧ１１の出力は論理レ
ベル０、トランジスタＰ１１がオンとなる。さらに、反
転プリチャージ信号線ＰＣＢ１は論理レベル０となり、
トランジスタＮ１０がオンとなる。これにより、一致検
出信号線Ｃ１は論理レベル１にプリチャージされる。同
時に検索データ線ＳＤ１〜ＳＤＮの論理が確定してお
り、連想メモリセル２１〜２Ｎは一致検出動作を行う。
【００４２】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２の記憶データと検索データ線
ＳＤ１のデータｓｄとの照合を行う。従来と同様に、節
点Ｔ１に論理レベル１，節点Ｔ２に論理レベル０のデー
タがそれぞれ記憶されており、検索データｓｄとして論
理レベル１が入力され検索データビット線ＳＢ１，ＳＢ
２が論理レベル１，０になる場合、トランジスタＮ３は
オン、トランジスタＮ４はオフとなり、トランジスタＮ
６のゲートには検索データビット線ＳＢ１の論理レベル
１が伝達されトランジスタＮ６は導通する。また同様に
節点Ｔ１に論理レベル０，節点Ｔ２に論理レベル１のデ
ータがそれぞれ記憶されており、検索データ線ＳＤ１に
論理レベル１の検索データｓｄが入力された場合もトラ
ンジスタＮ６は導通する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル２の記憶データと検索データ線
ＳＤ１のデータｓｄとの照合を行う。従来と同様に、節
点Ｔ１に論理レベル１，節点Ｔ２に論理レベル０のデー
タがそれぞれ記憶されており、検索データｓｄとして論
理レベル１が入力され検索データビット線ＳＢ１，ＳＢ
２が論理レベル１，０になる場合、トランジスタＮ３は
オン、トランジスタＮ４はオフとなり、トランジスタＮ
６のゲートには検索データビット線ＳＢ１の論理レベル
１が伝達されトランジスタＮ６は導通する。また同様に
節点Ｔ１に論理レベル０，節点Ｔ２に論理レベル１のデ
ータがそれぞれ記憶されており、検索データ線ＳＤ１に
論理レベル１の検索データｓｄが入力された場合もトラ
ンジスタＮ６は導通する。
【００４３】ワードブロック１１を構成する全ての連想
メモリセル２１〜２Ｎで一致がとれると、このワードブ
ロック１１の一致検出信号線Ｃ１に接続する全てのトラ
ンジスタＮ６１〜Ｎ６Ｎが導通するため、プリチャージ
動作は一致検出信号線Ｃ１からトランジスタＮ６１〜Ｎ
６Ｎを経由してトランジスタＮ１０のドレインまで実施
される。
メモリセル２１〜２Ｎで一致がとれると、このワードブ
ロック１１の一致検出信号線Ｃ１に接続する全てのトラ
ンジスタＮ６１〜Ｎ６Ｎが導通するため、プリチャージ
動作は一致検出信号線Ｃ１からトランジスタＮ６１〜Ｎ
６Ｎを経由してトランジスタＮ１０のドレインまで実施
される。
【００４４】一方、不一致動作の場合は、まず連想メモ
リセル２の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力された場合、
トランジスタＮ３はオン、トランジスタＮ４はオフとな
り、トランジスタＮ６のゲートには検索データビット線
ＳＢ１の論理レベル０が伝達されトランジスタＮ６は遮
断する。また同様に節点Ｔ１に論理レベル０，節点Ｔ２
に論理レベル１のデータがそれぞれ記憶されており、検
索データｓｄとして論理レベル１が入力された場合もト
ランジスタＮ６は遮断する。
リセル２の記憶データと検索データｓｄとの照合を行
う。上述と同様に節点Ｔ１に論理レベル１，節点Ｔ２に
論理レベル０のデータがそれぞれ記憶されており、検索
データｓｄとして逆の論理レベル０が入力された場合、
トランジスタＮ３はオン、トランジスタＮ４はオフとな
り、トランジスタＮ６のゲートには検索データビット線
ＳＢ１の論理レベル０が伝達されトランジスタＮ６は遮
断する。また同様に節点Ｔ１に論理レベル０，節点Ｔ２
に論理レベル１のデータがそれぞれ記憶されており、検
索データｓｄとして論理レベル１が入力された場合もト
ランジスタＮ６は遮断する。
【００４５】ワードブロックを構成するいずれかの連想
メモリセル２１〜２Ｎで不一致となると、ワードブロッ
クの一致検出信号線Ｃ１に接続するトランジスタＮ６１
〜Ｎ６Ｎのいずれかが遮断するため、プリチャージ動作
は一致検出信号線Ｃ１から一致動作でオンになっている
トランジスタＮ６Ｋ（Ｋは１〜Ｎの整数）の直列接続節
点までプリチャージを行う。次にプリチャージ信号線Ｃ
１が論理レベル０になることで、プリチャージ期間が終
了し、一致検出を行う。まず反転プリチャージ信号線Ｐ
ＣＢ１が論理レベル１になるため、トランジスタＮ１０
がオンする。一致動作の場合、全ての直列トランジスタ
Ｎ６１〜Ｎ６Ｎがオンであるため、一致検出信号線Ｃ１
はプリチャージ期間中にプリチャージした論理レベル１
をトランジスタＮ１０によって引き抜かれ、論理レベル
０にディスチャージし一致動作となる。不一致動作の場
合、一致検出信号線Ｃ１からトランジスタＮ１０の間に
直列接続されたトランジスタＮ６１〜Ｎ６Ｎのいずれか
がオフしているため、一致検出信号線Ｃ１はプリチャー
ジ期間中にプリチャージした論理レベル１をディスチャ
ージすることなく保持し不一致動作となる。
メモリセル２１〜２Ｎで不一致となると、ワードブロッ
クの一致検出信号線Ｃ１に接続するトランジスタＮ６１
〜Ｎ６Ｎのいずれかが遮断するため、プリチャージ動作
は一致検出信号線Ｃ１から一致動作でオンになっている
トランジスタＮ６Ｋ（Ｋは１〜Ｎの整数）の直列接続節
点までプリチャージを行う。次にプリチャージ信号線Ｃ
１が論理レベル０になることで、プリチャージ期間が終
了し、一致検出を行う。まず反転プリチャージ信号線Ｐ
ＣＢ１が論理レベル１になるため、トランジスタＮ１０
がオンする。一致動作の場合、全ての直列トランジスタ
Ｎ６１〜Ｎ６Ｎがオンであるため、一致検出信号線Ｃ１
はプリチャージ期間中にプリチャージした論理レベル１
をトランジスタＮ１０によって引き抜かれ、論理レベル
０にディスチャージし一致動作となる。不一致動作の場
合、一致検出信号線Ｃ１からトランジスタＮ１０の間に
直列接続されたトランジスタＮ６１〜Ｎ６Ｎのいずれか
がオフしているため、一致検出信号線Ｃ１はプリチャー
ジ期間中にプリチャージした論理レベル１をディスチャ
ージすることなく保持し不一致動作となる。
【００４６】以上の動作が全てのワードブロック１１〜
１Ｍで同時に実行される。また、従来の技術で述べたよ
うに、通常一致検出動作は１つのワードブロックのみで
一致動作で、残りのＭ−１個のワードブロックで不一致
動作である。ージすることなく保持し、不一致動作とな
る。
１Ｍで同時に実行される。また、従来の技術で述べたよ
うに、通常一致検出動作は１つのワードブロックのみで
一致動作で、残りのＭ−１個のワードブロックで不一致
動作である。ージすることなく保持し、不一致動作とな
る。
【００４７】このように、本実施の形態では、一致・不
一致動作の内、動作数の少ない一致動作時のみプリチャ
ージ，ディスチャージによる電流を発生するため、一致
検出動作時の消費電流を削減できる。例えば、従来と同
様に、ワードブロックで発生するプリチャージ，ディス
チャージ電流が５ｍＷで、６４のワードブロックで連想
メモリが構成される場合、従来の第１の連想メモリでは
６３のワードブロックで消費電流を発生し、その合計は
３１５ｍＷであったが、本実施の形態ではワードブロッ
クの５ｍＷで済み、９８％の削減が可能である。
一致動作の内、動作数の少ない一致動作時のみプリチャ
ージ，ディスチャージによる電流を発生するため、一致
検出動作時の消費電流を削減できる。例えば、従来と同
様に、ワードブロックで発生するプリチャージ，ディス
チャージ電流が５ｍＷで、６４のワードブロックで連想
メモリが構成される場合、従来の第１の連想メモリでは
６３のワードブロックで消費電流を発生し、その合計は
３１５ｍＷであったが、本実施の形態ではワードブロッ
クの５ｍＷで済み、９８％の削減が可能である。
【００４８】次に、本発明の第２の実施の形態を特徴付
ける連想メモリセル２Ａ１〜２ＡＮ（代表して２Ａ）を
図１と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図２を参照すると、この図に示
す本実施の形態の連想メモリセル２Ａの前述の第１の実
施の形態の連想メモリセル２との相違点は、一致回路の
トランジスタＮ３，Ｎ４の各々に並列接続されそれぞれ
相補型トランスファゲートＧ１，Ｇ２を構成するＰチャ
ネルトランジスタＰ１，Ｐ２を備える比較回路５Ａを備
えることである。
ける連想メモリセル２Ａ１〜２ＡＮ（代表して２Ａ）を
図１と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図２を参照すると、この図に示
す本実施の形態の連想メモリセル２Ａの前述の第１の実
施の形態の連想メモリセル２との相違点は、一致回路の
トランジスタＮ３，Ｎ４の各々に並列接続されそれぞれ
相補型トランスファゲートＧ１，Ｇ２を構成するＰチャ
ネルトランジスタＰ１，Ｐ２を備える比較回路５Ａを備
えることである。
【００４９】次に、図２を参照して本実施の形態の動作
について説明すると、上述した第１の実施の形態では一
致検出信号線のスイッチ回路を構成するトランジスタＮ
６のゲートに対し検索データビット線ＳＢ１，ＳＢ２の
論理レベル１，０の伝達を行うためのトランスファゲー
トにＮチャネルトランジスタＮ３，Ｎ４を用いていた。
Ｎチャネルトランジスタの特徴としてゲートが論理レベ
ル１での導通時には、ドレイン／ソース電極の入力が論
理レベル０の場合は出力に同一電位の論理レベル０を伝
達する。しかし上記入力が論理レベル１の場合、出力に
は論理レベル１である電源ＶＤＤの電位よりトランジス
タのしきい値電圧Ｖｔｎ分低下した電位を伝達する。こ
のことは低電圧で動作させた時にトランジスタＮ６をオ
ンにする十分な電圧が得られない可能性が生じる。
について説明すると、上述した第１の実施の形態では一
致検出信号線のスイッチ回路を構成するトランジスタＮ
６のゲートに対し検索データビット線ＳＢ１，ＳＢ２の
論理レベル１，０の伝達を行うためのトランスファゲー
トにＮチャネルトランジスタＮ３，Ｎ４を用いていた。
Ｎチャネルトランジスタの特徴としてゲートが論理レベ
ル１での導通時には、ドレイン／ソース電極の入力が論
理レベル０の場合は出力に同一電位の論理レベル０を伝
達する。しかし上記入力が論理レベル１の場合、出力に
は論理レベル１である電源ＶＤＤの電位よりトランジス
タのしきい値電圧Ｖｔｎ分低下した電位を伝達する。こ
のことは低電圧で動作させた時にトランジスタＮ６をオ
ンにする十分な電圧が得られない可能性が生じる。
【００５０】このため、上記問題点を解消するため上記
トランスファゲートに相補型トランスファゲートＧ１，
Ｇ２を用いる。まず、節点Ｔ１，Ｔ２の各論理レベル
１，０のデータが記憶され、検索データビット線ＳＢ１
の論理レベル１の場合は、トランスファゲートＧ１のＰ
チャネルトランジスタＰ１が導通するためトランジスタ
Ｎ６のゲートには論理レベル１として電源ＶＤＤ電位が
そのまま伝達されレベルダウンは起きない。また検索デ
ータビット線ＳＢ１の論理レベル０の場合は、トランジ
スタＮ３が導通するためトランジスタＮ６のゲートには
論理レベル０である接地電位がそのまま伝達される。
トランスファゲートに相補型トランスファゲートＧ１，
Ｇ２を用いる。まず、節点Ｔ１，Ｔ２の各論理レベル
１，０のデータが記憶され、検索データビット線ＳＢ１
の論理レベル１の場合は、トランスファゲートＧ１のＰ
チャネルトランジスタＰ１が導通するためトランジスタ
Ｎ６のゲートには論理レベル１として電源ＶＤＤ電位が
そのまま伝達されレベルダウンは起きない。また検索デ
ータビット線ＳＢ１の論理レベル０の場合は、トランジ
スタＮ３が導通するためトランジスタＮ６のゲートには
論理レベル０である接地電位がそのまま伝達される。
【００５１】以上のように本実施の形態によれば、連想
メモリセル２Ａの検索データビット線の論理レベル伝達
用のトランスファゲートに相補型のトランスファゲート
を用いることによって低電圧動作時も安定した動作が可
能である。
メモリセル２Ａの検索データビット線の論理レベル伝達
用のトランスファゲートに相補型のトランスファゲート
を用いることによって低電圧動作時も安定した動作が可
能である。
【００５２】次に、本発明の第３の実施の形態を特徴付
ける連想メモリセル２Ｂ１〜２ＢＮ（代表して２Ｂ）を
図１と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図３を参照すると、この図に示
す本実施の形態の連想メモリセル２Ｂの前述の第１の実
施の形態の連想メモリセル２との相違点は、比較回路５
のトランジスタＮ３，Ｎ４の代りに、ドレインが節点Ｔ
１にソースがトランジスタＮ６のゲートにゲートが検索
データビット線ＳＢ１にそれぞれ接続されたＮチャネル
トランジスタＮ７と、ドレインが節点Ｔ２にソースがト
ランジスタＮ６のゲートにゲートが検索データビット線
ＳＢ２にそれぞれ接続されたＮチャネルトランジスタＮ
８とを備える比較回路５Ｂを備えることである。
ける連想メモリセル２Ｂ１〜２ＢＮ（代表して２Ｂ）を
図１と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図３を参照すると、この図に示
す本実施の形態の連想メモリセル２Ｂの前述の第１の実
施の形態の連想メモリセル２との相違点は、比較回路５
のトランジスタＮ３，Ｎ４の代りに、ドレインが節点Ｔ
１にソースがトランジスタＮ６のゲートにゲートが検索
データビット線ＳＢ１にそれぞれ接続されたＮチャネル
トランジスタＮ７と、ドレインが節点Ｔ２にソースがト
ランジスタＮ６のゲートにゲートが検索データビット線
ＳＢ２にそれぞれ接続されたＮチャネルトランジスタＮ
８とを備える比較回路５Ｂを備えることである。
【００５３】次に、図３を参照して本実施の形態の動作
について説明すると、上述した第１及び第２の実施の形
態では、一致検出信号線のスイッチ回路を構成するトラ
ンジスタＮ６のゲートに伝達される論理レベルは検索デ
ータビット線ＳＢ１，ＳＢ２から一致回路を構成する２
つのトランスファゲートを経由して行われる。検索デー
タビット線ＳＢ１，ＳＢ２にはそれぞれＭ個のワードブ
ロックの各々のＭ個の連想メモリセル２Ｂのトランスフ
ァゲートが並列に接続されている。したがって、検索デ
ータビット線ＳＢ１，ＳＢ２に付加される容量は、検索
データビット線ＳＢ１，ＳＢ２が直接接続している接続
側のトランスファゲートが遮断している場合はそれらの
トランスファゲートのトランジスタの拡散容量である。
上記トランスファゲートが導通している場合はそれらの
トランスファゲートのトランジスタの拡散容量に加えて
上記接続側と反対側のトランジスタの拡散容量とその節
点に接続する他方のトランスファゲートの拡散容量及び
トランジスタＮ６のゲート容量である。
について説明すると、上述した第１及び第２の実施の形
態では、一致検出信号線のスイッチ回路を構成するトラ
ンジスタＮ６のゲートに伝達される論理レベルは検索デ
ータビット線ＳＢ１，ＳＢ２から一致回路を構成する２
つのトランスファゲートを経由して行われる。検索デー
タビット線ＳＢ１，ＳＢ２にはそれぞれＭ個のワードブ
ロックの各々のＭ個の連想メモリセル２Ｂのトランスフ
ァゲートが並列に接続されている。したがって、検索デ
ータビット線ＳＢ１，ＳＢ２に付加される容量は、検索
データビット線ＳＢ１，ＳＢ２が直接接続している接続
側のトランスファゲートが遮断している場合はそれらの
トランスファゲートのトランジスタの拡散容量である。
上記トランスファゲートが導通している場合はそれらの
トランスファゲートのトランジスタの拡散容量に加えて
上記接続側と反対側のトランジスタの拡散容量とその節
点に接続する他方のトランスファゲートの拡散容量及び
トランジスタＮ６のゲート容量である。
【００５４】また２つ（以下説明の便宜上第１，第２
の）トランスファゲートの導通・遮断は記憶回路で記憶
された記憶データに依存する。例えば上記記憶データが
論理レベル１の場合は、第１のトランスファゲートはオ
ンするが、論理レベル０の場合は第１のトランスファゲ
ートはオフする。これにより１ビットの検索データビッ
ト線ＳＢ１，ＳＢ２に接続する第１，第２のトランスフ
ァゲートの導通個数は、Ｍ個の連想メモリセルの記憶回
路の記憶データの内容により変化する。すなわち、検索
データビット線に付加される容量は、Ｍ個の連想メモリ
セルの記憶データの内容により変化することになる。こ
のことは各ビットの連想メモリの記憶データにより伝達
遅延が変化することになり、一致検出はこれら最悪の条
件を考量す必要があるため、設計が難しくなる。
の）トランスファゲートの導通・遮断は記憶回路で記憶
された記憶データに依存する。例えば上記記憶データが
論理レベル１の場合は、第１のトランスファゲートはオ
ンするが、論理レベル０の場合は第１のトランスファゲ
ートはオフする。これにより１ビットの検索データビッ
ト線ＳＢ１，ＳＢ２に接続する第１，第２のトランスフ
ァゲートの導通個数は、Ｍ個の連想メモリセルの記憶回
路の記憶データの内容により変化する。すなわち、検索
データビット線に付加される容量は、Ｍ個の連想メモリ
セルの記憶データの内容により変化することになる。こ
のことは各ビットの連想メモリの記憶データにより伝達
遅延が変化することになり、一致検出はこれら最悪の条
件を考量す必要があるため、設計が難しくなる。
【００５５】本実施の形態では、検索データビット線Ｓ
Ｂ１，ＳＢ２の各々にはトランジスタＮ７，Ｎ８の各々
のゲートを接続し、トランジスタＮ６のゲートは記憶回
路を構成しているインバータＩ１，Ｉ２で駆動される。
検索データビット線ＳＢ１，ＳＢ２の各負荷容量は接続
するＭ個のトランジスタＮ７，Ｎ８の各ゲートであり、
導通・遮断の状態による容量変化が無い。そのため記憶
データの相違に起因する最悪条件の場合の遅延時間の考
慮の必要がなく、容易に連想メモリを設計することがで
きる。
Ｂ１，ＳＢ２の各々にはトランジスタＮ７，Ｎ８の各々
のゲートを接続し、トランジスタＮ６のゲートは記憶回
路を構成しているインバータＩ１，Ｉ２で駆動される。
検索データビット線ＳＢ１，ＳＢ２の各負荷容量は接続
するＭ個のトランジスタＮ７，Ｎ８の各ゲートであり、
導通・遮断の状態による容量変化が無い。そのため記憶
データの相違に起因する最悪条件の場合の遅延時間の考
慮の必要がなく、容易に連想メモリを設計することがで
きる。
【００５６】次に、本発明の第４の実施の形態を特徴付
ける連想メモリセル２Ｃ１〜２ＣＮ（代表して２Ｃ）を
図３と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図４を参照すると、この図に示
す本実施の形態の連想メモリセル２Ｃの前述の第３の実
施の形態の連想メモリセル２Ｂとの相違点は、一致回路
のトランジスタＮ７，Ｎ８の各々に並列接続されそれぞ
れ相補型トランスファゲートＧ３，Ｇ４を構成するＰチ
ャネルトランジスタＰ３，Ｐ４を備える比較回路５Ｃを
備えることである。
ける連想メモリセル２Ｃ１〜２ＣＮ（代表して２Ｃ）を
図３と共通の構成要素には共通の参照文字／数字を付し
て同様にブロックで示す図４を参照すると、この図に示
す本実施の形態の連想メモリセル２Ｃの前述の第３の実
施の形態の連想メモリセル２Ｂとの相違点は、一致回路
のトランジスタＮ７，Ｎ８の各々に並列接続されそれぞ
れ相補型トランスファゲートＧ３，Ｇ４を構成するＰチ
ャネルトランジスタＰ３，Ｐ４を備える比較回路５Ｃを
備えることである。
【００５７】本実施の形態の連想メモリセル２Ｃは、第
２の実施の形態の連想メモリセル２Ａと同様に、一致信
号線のスイッチ用トランジスタＮ６のゲートに論理レベ
ル１，０の伝達を行っている２つのトランスファゲート
Ｇ３，Ｇ４を相補型にしているため、レベルダウンなし
に論理レベルの伝達を行うことが出きる。
２の実施の形態の連想メモリセル２Ａと同様に、一致信
号線のスイッチ用トランジスタＮ６のゲートに論理レベ
ル１，０の伝達を行っている２つのトランスファゲート
Ｇ３，Ｇ４を相補型にしているため、レベルダウンなし
に論理レベルの伝達を行うことが出きる。
【００５８】以上のように連想メモリセルのトランスフ
ァゲートに相補型のトランスファゲートを用いることに
よって低電圧でも安定した動作が可能となる。
ァゲートに相補型のトランスファゲートを用いることに
よって低電圧でも安定した動作が可能となる。
【００５９】
【発明の効果】以上説明したように、本発明の連想メモ
リは、ワードデータ一致検出回路が、直列接続され各々
の制御ゲートに各ビットデータ一致検出情報の各々の供
給を受けるビット数分のトランスファゲートから成るト
ランスファゲート群と、一致検出制御信号の制御に応答
して上記トランスファゲート群の他端を第２の電位に接
続・遮断するスイッチ回路とを備えているので、一致・
不一致動作の内、動作数の少ない一致動作時のみプリチ
ャージ，ディスチャージによる電流を発生するため、一
致検出動作時の消費電流を大幅に削減できるという効果
がある。
リは、ワードデータ一致検出回路が、直列接続され各々
の制御ゲートに各ビットデータ一致検出情報の各々の供
給を受けるビット数分のトランスファゲートから成るト
ランスファゲート群と、一致検出制御信号の制御に応答
して上記トランスファゲート群の他端を第２の電位に接
続・遮断するスイッチ回路とを備えているので、一致・
不一致動作の内、動作数の少ない一致動作時のみプリチ
ャージ，ディスチャージによる電流を発生するため、一
致検出動作時の消費電流を大幅に削減できるという効果
がある。
【００６０】また、プリチャージ期間中に連想メモリ内
で一致・不一致動作が確定しておりプリチャージ期間終
了後に、トランジスタのオン動作のみで一致検出を行う
ことができるため一致検出を高速化できるという効果が
ある。
で一致・不一致動作が確定しておりプリチャージ期間終
了後に、トランジスタのオン動作のみで一致検出を行う
ことができるため一致検出を高速化できるという効果が
ある。
【００６１】例えば、従来の第２の連想メモリセルでは
プリチャージ信号線ＰＣ１，ＮＯＲＧ３３，トランジス
タＮ３，Ｎ６の順でスイッチングされ一致検出となる
が、本発明ではプリチャード信号線ＰＣ１，トランジス
タＮ１０のスイッチングのみで一致検出となる。１通過
素子に１ｎｓかかるとすれば、従来回路では４通過素子
で４ｎｓとなるが、本発明では２通過素子で２ｎｓとな
り、５０％の高速化が可能である。
プリチャージ信号線ＰＣ１，ＮＯＲＧ３３，トランジス
タＮ３，Ｎ６の順でスイッチングされ一致検出となる
が、本発明ではプリチャード信号線ＰＣ１，トランジス
タＮ１０のスイッチングのみで一致検出となる。１通過
素子に１ｎｓかかるとすれば、従来回路では４通過素子
で４ｎｓとなるが、本発明では２通過素子で２ｎｓとな
り、５０％の高速化が可能である。
【００６２】さらに、プリチャージ期間中に連想メモリ
内で一致・不一致動作が確定しており、プリチャージ期
間の終了後の一致検出時でもプリチャージを実行した節
点が変わらないことによりプリチャージ論理レベルのレ
ベルダウンが起こらないため、一致検出の誤動作率を０
％にし、信頼性を向上できるという効果がある。
内で一致・不一致動作が確定しており、プリチャージ期
間の終了後の一致検出時でもプリチャージを実行した節
点が変わらないことによりプリチャージ論理レベルのレ
ベルダウンが起こらないため、一致検出の誤動作率を０
％にし、信頼性を向上できるという効果がある。
【図１】本発明の連想メモリの第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】本発明の連想メモリの第２の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図３】本発明の連想メモリの第３の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図４】本発明の連想メモリの第４の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図５】従来の第１の連想メモリの一例を示すブロック
図である。
図である。
【図６】従来の第２の連想メモリの一例を示すブロック
図である。
図である。
【図７】従来の第２の連想メモリの誤動作の発生要因を
説明する説明図である。
説明する説明図である。
１１〜１Ｍ，１０１〜１０Ｍ，１１１〜１１Ｍ ワー
ドブロック ２，２Ａ，２Ｂ，２Ｃ，２１〜２Ｎ，２１〜２Ｎ，２０
１〜２０Ｎ 連想メモリセル ４ 記憶回路 ５，５Ａ，５Ｂ，５Ｃ 比較回路 ３１〜３Ｎ，３０１〜３０Ｎ，３１１〜３１Ｎ 検索
データ入力回路 Ｂ１，Ｂ２ データビット線 Ｃ１ 一致信号線 Ｇ１〜Ｇ４ トランスファゲート Ｇ１１，Ｇ３１〜Ｇ３４ ＮＯＲゲート Ｉ１，Ｉ２，Ｉ３１〜Ｉ３３ インバータ Ｎ１〜Ｎ８，Ｎ１０，Ｎ６１〜Ｎ６Ｎ，Ｐ１〜Ｐ４，Ｐ
１１ トランジスタ ＰＣ１，ＰＣ２ プリチャージ信号線 ＳＢ１，ＳＢ２ 検索データビット信号線 ＳＤ１ 検索データ線 Ｗ１ ワード線
ドブロック ２，２Ａ，２Ｂ，２Ｃ，２１〜２Ｎ，２１〜２Ｎ，２０
１〜２０Ｎ 連想メモリセル ４ 記憶回路 ５，５Ａ，５Ｂ，５Ｃ 比較回路 ３１〜３Ｎ，３０１〜３０Ｎ，３１１〜３１Ｎ 検索
データ入力回路 Ｂ１，Ｂ２ データビット線 Ｃ１ 一致信号線 Ｇ１〜Ｇ４ トランスファゲート Ｇ１１，Ｇ３１〜Ｇ３４ ＮＯＲゲート Ｉ１，Ｉ２，Ｉ３１〜Ｉ３３ インバータ Ｎ１〜Ｎ８，Ｎ１０，Ｎ６１〜Ｎ６Ｎ，Ｐ１〜Ｐ４，Ｐ
１１ トランジスタ ＰＣ１，ＰＣ２ プリチャージ信号線 ＳＢ１，ＳＢ２ 検索データビット信号線 ＳＤ１ 検索データ線 Ｗ１ ワード線
Claims (6)
- 【請求項１】 フリップフロップ型の記憶素子の第１，
第２の端子の各々をそれぞれ第１，第２のトランスファ
ゲートを経由して相補のデータビット線に接続し前記第
１，第２のトランスファゲートの各々の制御ゲートに接
続したワード線の制御に応答して記憶データの入出力の
制御を行う記憶回路と前記記憶素子の第１，第２の端子
の各々を第３，第４のトランスファゲートを経由して接
続し一致検出制御信号の制御に応答して前記記憶データ
と検索データとの一致を検出しビットデータ一致検出情
報を出力するビットデータ一致検出回路とを備える第１
の数の連想メモリセルと、前記複数の連想メモリを行方
向に配置し前記ビットデータ一致検出情報をワード単位
で統合してワードデータ一致検出情報を出力するワード
データ一致検出回路とを備える第２の数のワードブロッ
クを列方向に配置して成る連想メモリにおいて、 前記ワードデータ一致検出回路が、直列接続され各々の
制御ゲートに前記第１の数のビットデータ一致検出情報
の各々の供給を受け１端に第１の電位を接続するととも
に前記ワードデータ一致検出情報を出力する前記第１の
数の第５のトランスファゲートから成るトランスファゲ
ート群と、 前記一致検出制御信号の制御に応答して前記トランスフ
ァゲート群の他端を第２の電位に接続・遮断するスイッ
チ回路とを備えることを特徴とする連想メモリ。 - 【請求項２】 前記第１〜第５のトランスファゲートと
前記スイッチ回路の各々が、１個のＭＯＳトランジスタ
から成ることを特徴とする請求項１記載の連想メモリ。 - 【請求項３】 前記ビットデータ一致検出回路が、前記
第３，第４のトランスファゲートを直列接続しその１端
及び他端にそれぞれ相補の検索データビット線を接続
し、前記記憶素子の第１，第２の端子の各々を前記第
３，第４のトランスファゲートの制御ゲートに接続し、
前記直列接続した共通接続点から前記ビットデータ一致
検出情報を出力することを特徴とする請求項１記載の連
想メモリ。 - 【請求項４】 前記ビットデータ一致検出回路が、前記
第３，第４のトランスファゲートの各々の制御ゲートに
それぞれ相補の検索データビット線を接続し、前記記憶
素子の第１，第２の端子の各々を前記第３，第４のトラ
ンスファゲートの一端に接続し、前記第３，第４のトラ
ンスファゲートの他端を共通接続して前記ビットデータ
一致検出情報を出力することを特徴とする請求項１記載
の連想メモリ。 - 【請求項５】 前記第３，第４のトランスファゲートの
各々が、ＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタとを並列接続し、前記記憶素子の第
１，第２の端子の各々を前記第３，第４のトランスファ
ゲートのＮチャネルＭＯＳトランジスタのゲートにそれ
ぞれ接続し、前記記憶素子の第２，第１の端子の各々を
前記第３，第４のトランスファゲートのＰチャネルＭＯ
Ｓトランジスタのゲートにそれぞれ接続して成る相補型
トランスファゲートであることを特徴とする請求項３記
載の連想メモリ。 - 【請求項６】 前記第３，第４のトランスファゲートの
各々が、ＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタとを並列接続し、前記相補の検索デー
タビット線の各々を前記第３，第４のトランスファゲー
トのＮチャネルＭＯＳトランジスタのゲートにそれぞれ
接続し、前記相補の検索データビット線の各々を前記第
４，第３のトランスファゲートのＰチャネルＭＯＳトラ
ンジスタのゲートにそれぞれ接続して成る相補型トラン
スファゲートであることを特徴とする請求項３記載の連
想メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222241A JPH1064283A (ja) | 1996-08-23 | 1996-08-23 | 連想メモリ |
| EP97114589A EP0827155A3 (en) | 1996-08-23 | 1997-08-22 | Associative memory having precharge circuit for precharging coincidence detection signal line |
| KR1019970040399A KR19980018943A (ko) | 1996-08-23 | 1997-08-23 | 일치 검출 신호 선을 프리차아지하는 프리차아지용 회로를 구비한 연상 메로리 (Associative Memory Having Precharge Circuit for Precharging Coincidence Detection Signal) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8222241A JPH1064283A (ja) | 1996-08-23 | 1996-08-23 | 連想メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028367A Division JP3119643B2 (ja) | 1999-02-05 | 1999-02-05 | 連想メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064283A true JPH1064283A (ja) | 1998-03-06 |
Family
ID=16779320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8222241A Pending JPH1064283A (ja) | 1996-08-23 | 1996-08-23 | 連想メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0827155A3 (ja) |
| JP (1) | JPH1064283A (ja) |
| KR (1) | KR19980018943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039209A (ja) * | 2002-06-28 | 2004-02-05 | Samsung Electronics Co Ltd | ターナリ内容検索メモリ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521316B1 (ko) * | 1997-11-20 | 2006-01-12 | 삼성전자주식회사 | 연상 메모리 셀들을 갖는 반도체 메모리 장치 및그 장치의 탐색 방법 |
| JP3478749B2 (ja) * | 1999-02-05 | 2003-12-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ（ｃａｍ）のワードマッチラインのプリチャージ回路および方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346194A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 内容アドレスメモリセル |
| JPH0612883A (ja) * | 1992-06-26 | 1994-01-21 | Matsushita Electric Ind Co Ltd | 連想記憶装置 |
| JP3573782B2 (ja) * | 1993-08-31 | 2004-10-06 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ |
-
1996
- 1996-08-23 JP JP8222241A patent/JPH1064283A/ja active Pending
-
1997
- 1997-08-22 EP EP97114589A patent/EP0827155A3/en not_active Withdrawn
- 1997-08-23 KR KR1019970040399A patent/KR19980018943A/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039209A (ja) * | 2002-06-28 | 2004-02-05 | Samsung Electronics Co Ltd | ターナリ内容検索メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0827155A2 (en) | 1998-03-04 |
| KR19980018943A (ko) | 1998-06-05 |
| EP0827155A3 (en) | 1998-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981208 |