JPH0612883A

JPH0612883A - 連想記憶装置

Info

Publication number: JPH0612883A
Application number: JP4168851A
Authority: JP
Inventors: Shigeyuki Komatsu; 茂行小松; Hideo Miyazawa; 秀雄宮沢
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-06-26
Filing date: 1992-06-26
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】データ比較時における消費電流を低減し、か
つ記憶データと検索データを独立に制御可能とする。【構成】ワード線２１と記憶データビット線２２，２
３とに接続され、記憶データビット線２２，２３の情報
をそれぞれ保持するインバータ１７とインバータ１８
と、記憶データ入力ビット線２２，２３と独立した検索
データビット線３６とを比較する比較論理回路とを備え
た。比較論理回路はインバータ１７の出力をゲートに接
続したトランスファゲート（ＴＧ）２５とインバータ１
８の出力をゲートに接続したＴＧ２４及び両ＴＧの他方
の端子をゲートに接続したＴＧ２６を有し、ＴＧ２６が
連想メモリセル回路２７の数だけシリアルに接続され、
かつ一方が一致検出信号線２９に接続され、シリアル接
続された最終端のソースが電源に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一致検出信号線を備え
た連想メモリセル回路によって構成された連想記憶装置
に関するものである。

【０００２】

【従来の技術】以下に従来の連想記憶装置について説明
する。

【０００３】図７は従来の連想記憶装置の回路図であ
り、１、２はループ回路により１ビット記憶を有するイ
ンバータであり、３、４は上記インバータの１ビット記
憶を制御するＮチャネルトランジスタであり、５は上記
トランジスタ３、４のゲートに接続されたワード線であ
り、６は上記ワード線５に、ゲートがつながれたＮチャ
ネルトランジスタ３の一方の端子に接続されたビット線
であり、上記Ｎチャネルトランジスタ３の他方の端子
は、上記インバータ１の入力及び上記インバータ２の出
力に接続されている。上記Ｎチャネルトランジスタ４は
上記Ｎチャネルトランジスタ３と同様に、一方の端子に
上記インバータ１の出力及び上記インバータ２の入力が
接続されており、かつ、他方の端子には上記ビット線６
の反転信号線７が接続されている。８は上記インバータ
１の入力及び上記インバータ２の出力がゲートに接続さ
れたＮチャネルトランジスタであり、９は上記インバー
タ１の出力及び上記インバータ２の入力がゲートに接続
されたＮチャネルトランジスタであり、上記Ｎチャネル
トランジスタ８，９の一方の端子は、お互いに接続され
ている。上記Ｎチャネルトランジスタ８の他方の端子
は、ビット線６に接続され、上記Ｎチャネルトランジス
タ９の他方の端子は、上記ビット線６の反転信号線７が
接続されている。１０は、ソースがＶＳＳに固定された
Ｎチャネルトランジスタでゲートが上記Ｎチャネルトラ
ンジスタ８，９の共通端子に接続されている。１１₁は
上記インバータ１，２と、Ｎチャネルトランジスタ３，
４，８，９，１０で構成されている連想メモリセル回路
であり、本従来例では今後、上記連想メモリセル回路１
１₁が横に４ビット（１１₁〜１１₄）、縦に１６レベル
並べてあるものとして説明する。１２₁は上記連想メモ
リセル回路１１₁が、横に４ビット接続された１ワード
構成を示し、上記１ワード構成は、縦に１６レベル（１
２ ₁〜１２₁₆）ある。１３₁は上記連想メモリセル回路
（１１₁〜１１₄）の各Ｎチャネルトランジスタ１０のド
レインが、４ビットパラレルに接続された一致検出信号
線であり、各１ワード構成（１２₁〜１２₁₆）に対応し
てそれぞれ接続されている。１４は上記一致検出信号線
（１３₁〜１３₁₆）を高電位にするためのプリチャージ
信号であり、１５は上記一致検出信号線１３₁と、上記
プリチャージ信号線１４を入力に持つ否論理和回路であ
り、１６は上記否論理和回路１５の出力をゲートに接続
したＰチャネルトランジスタであり、上記Ｐチャネルト
ランジスタ１６のソースがＶＤＤ、ドレインが上記一致
検出信号線１３₁に接続され、ＶＤＤを保持する回路を
構成している。

【０００４】以上のように構成された連想記憶装置につ
いて、図８のタイミングチャートを参照しながら、その
動作を説明する。

【０００５】プリチャージ信号線１４を高電位にするこ
とにより１６レベルの各一致検出信号線（１３₁〜１３
₁₆）を高電位にする。連想メモリセル回路１１₁におい
て、インバータ１の入力及びインバータ２の出力に保た
れる記憶データ（高電位）と、Ｎチャネルトランジスタ
９に接続されているビット線６の反転信号線７の検索デ
ータ（高電位）が一致したとき、Ｎチャネルトランジス
タ９のゲートは低電位で絶縁状態（オフ状態）になり、
Ｎチャネルトランジスタ８のゲートは、高電位で導通状
態（オン状態）になり、その結果Ｎチャネルトランジス
タ１０のゲートにはビット線６からの低電位が引き渡さ
れるため、オフ状態のまま一致検出信号線１３₁を高電
位に保つ。逆に記憶データと検索データが不一致の場合
は１ワード構成（１２₂〜１２₁₆）のＮチャネルトラン
ジスタ１０のゲートを高電位にするため、オン状態とな
りその結果高電位に保たれた一致検出信号線（１３₂〜
１３₁ ₆）を低電位に引き落とす。よって１ワード構成
（１２₁〜１２₁₆）の連想メモリセル回路（１１₁〜１１
₄）の４ビットのうち、一つでもデータの不一致が検出
されたなら、一致検出信号線（１３₁〜１３₁₆）を低電
位に引き落とす。その結果１ワード構成（１２₁〜１２
₁₆）の１６レベルのうち、データが一致した１レベルの
一致検出信号線１３₁のみ高電位を維持し、残りの１５
レベルの一致検出信号線（１３₂〜１３₁₆）は高電位を
低電位に引き落とす（ディスチャージ）。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、連想メモリセル回路（１１₁〜１１₄）の
Ｎチャネルトランジスタ１０のドレインが、各ワード構
成においてパラレルに接続され、かつ各ソースがＶＳＳ
に固定されているため、１６レベルのうち、不一致デー
タ１５レベルが低電位にディスチャージされる為、消費
電流が大きくなるという問題があった。また、上記従来
の構成では、記憶データと検索データが同じビット線に
接続されているため独立に制御できないという問題があ
った。

【０００７】本発明は、上記従来の問題点を解決するも
ので、データ比較時における消費電流を低減し、かつ記
憶データと検索データを独立に制御可能な連想記憶装置
を提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に本発明の連想記憶装置は、連想メモリセル回路におい
て、各ワード線上に接続されたトランスファゲートをシ
リアルに接続し、かつ、記憶データ用ビット線と検索デ
ータ用ビット線を独立した構成を有している。

【０００９】さらに詳細に述べるならば、本発明の第一
実施例による連想記憶装置は、メモリセル回路は、一方
の入力が他方の出力に接続された第一および第二のイン
バータと、前記第一のインバータの入力と第一の記憶デ
ータビット線との間に設けられゲートがワード線に接続
された第一のトランスファゲートと、前記第二のインバ
ータの入力と第二の記憶データビット線との間に設けら
れゲートが前記ワード線に接続された第二のトランスフ
ァゲートと、第一および第二の検索データビット線の間
に直列に設けられ一方のゲートには前記第一のインバー
タの入力が接続され他方のゲートには前記第二のインバ
ータの入力が接続された第三および第四のトランスファ
ゲートと、前記第三および第四のトランスファゲートの
共通端子がゲートに接続された第五のトランスファゲー
トとから成り、ワードメモリブロックは、Ｎ個（Ｎは２
以上の整数）の前記メモリセル回路が前記ワード線を共
有するとともに、前記第五のトランスファゲートが直列
に接続され、前記直列に接続された第五のトランスファ
ゲートの両端の一方が一致検出信号線および第一電位供
給手段に接続され、他方が第二電位供給手段に接続され
て成り、前記ワードメモリブロックが複数設けられ、そ
れぞれ対応するビットを受け持つ前記メモリセル回路は
前記第一、第二の記憶データビット線および前記第一、
第二の検索データビット線をそれぞれ共有した構成とな
っている。

【００１０】本発明の第二実施例の連想記憶装置は、上
記第一の実施例の構成において、第三および第四のトラ
ンスファゲートがそれぞれＮチャネルトランジスタとＰ
チャネルトランジスタとが並列に接続された構成であっ
て、前記第三のトランスファゲートの前記Ｎチャネルト
ランジスタのゲートには第一のインバータの入力が接続
され前記Ｐチャネルトランジスタのゲートには第二のイ
ンバータの入力が接続され、前記第四のトランスファゲ
ートの前記Ｎチャネルトランジスタのゲートには前記第
二のインバータの入力が接続され前記Ｐチャネルトラン
ジスタのゲートには前記第一のインバータの入力が接続
された構成になっている。

【００１１】本発明の第三の実施例による連想記憶装置
は上記第一または第二の実施例に示された構成であっ
て、さらに、個々のワードメモリブロックにおいてＭ番
目（Ｍは１≦Ｍ≦Ｎ−１の関係を満たす整数）の前記メ
モリセル回路の第五のトランスファゲートと（Ｍ＋１）
番目の前記メモリセル回路の第五のトランスファゲート
との接続点に第一電位供給手段が接続されている。

【００１２】本発明の第四の実施例においてはワードメ
モリブロックは上記第一または第二の実施例に示すメモ
リセル回路Ｎ個（Ｎは２以上の整数）を含み、１〜Ｍ番
目（Ｍは１≦Ｍ≦Ｎ−１の関係を満たす整数）の前記メ
モリセル回路の第五のトランスファゲートは直列に接続
され、その一端は一致検出信号線および第一電位供給手
段に接続され、他端は第六のトランスファゲートを介し
て第二電位供給手段に接続され、（Ｍ＋１）〜Ｎ番目の
前記メモリセル回路の第五のトランスファゲートは直列
に接続され、その一端は第一電位供給手段および前記第
六のトランスファゲートのゲートに接続され、他端は第
二電位供給手段に接続され、前記Ｎ個のメモリセル回路
はワード線を共有しており、前記ワードメモリブロック
が複数設けられ、それぞれ対応するビットを受け持つ前
記メモリセル回路は前記第一、第二の記憶データビット
線および前記第一、第二の検索データビット線をそれぞ
れ共有した構成となっている。

【００１３】本発明の第五の実施例においてはワードメ
モリブロックは上記第一または第二の実施例に示すメモ
リセル回路Ｎ個（Ｎは２以上の整数）を含み、１〜Ｍ番
目（Ｍは１≦Ｍ≦Ｎ−１の関係を満たす整数）の前記メ
モリセル回路の第五のトランスファゲートは直列に接続
され、その一端は一致検出信号線および第一電位供給手
段に接続され、他端は第六のトランスファゲートを介し
て第二電位供給手段に接続され、（Ｍ＋１）〜Ｎ番目の
前記メモリセル回路の第五のトランスファゲートは直列
に接続され、その一端はプリチャージ信号と共にＮＯＲ
ゲートの入力となるとともに前記第一電位供給手段に接
続され他端は第二電位供給手段に接続され、前記ＮＯＲ
ゲートの出力は前記第六のトランスファゲートのゲート
に接続され、前記Ｎ個のメモリセル回路はワード線を共
有しており、前記ワードメモリブロックが複数設けら
れ、それぞれ対応するビットを受け持つ前記メモリセル
回路は前記第一、第二の記憶データビット線および前記
第一、第二の検索データビット線をそれぞれ共有した構
成となっている。

【００１４】

【作用】この構成によって、データが一致した場所のみ
検出信号線の電位がディスチャージするため消費電流を
低減することができ、かつ電位変化点が１つのみの為タ
イミングのズレによる誤動作が起こらない。また記憶デ
ータと検索データの入出力制御のためのタイミング回路
が必要なく、またタイミングのズレによる誤動作が起こ
らない。

【００１５】

【実施例】以下本発明の第一の実施例について図面を参
照しながら説明する。図１は本発明の第一の実施例にお
ける連想記憶装置の回路図である。１７，１８はインバ
ータ，１９、２０はＮチャネルトランジスタ、２１はワ
ード線で、これらは従来例の構成と同じである。２２は
上記ワード線２１にゲートがつながれたＮチャネルトラ
ンジスタ１９の一方の端子に接続された記憶データビッ
ト線であり、上記Ｎチャネルトランジスタ１９の他方の
端子は、上記インバータ１７の入力及び上記インバータ
１８の出力に接続されている。Ｎチャネルトランジスタ
２０は上記Ｎチャネルトランジスタ１９と同様に、一方
の端子に上記インバータ１７の出力及び上記インバータ
１８の入力が接続されており、かつ、他方の端子には上
記記憶データビット線２２の反転信号線２３が接続され
ている。２４は上記インバータ１７の入力及び上記イン
バータ１８の出力がゲートに接続されたＮチャネルトラ
ンジスタであり、２５は上記インバータ１７の出力及び
上記インバータ１８の入力がゲートに接続されたＮチャ
ネルトランジスタであり、上記Ｎチャネルトランジスタ
２４，２５の一方の端子は、お互いに接続されている。
２６は、ゲートが上記Ｎチャネルトランジスタ２４，２
５の共通端子に接続されたＮチャネルトランジスタであ
る。上記Ｎチャネルトランジスタ１９、２０、２４、２
５、２６はトランスファゲートとして用いている。２７
₁は上記インバータ１７，１８と、Ｎチャネルトランジ
スタ１９，２０，２４，２５，２６で構成されている連
想メモリセル回路であり、本実施例では今後、上記連想
メモリセル回路が横に４ビット（２７₁〜２７₄）、縦に
１６レベル並べてあるものとして説明する。２８₁は上
記連想メモリセル回路（２７₁〜２７₄）が、横に４ビッ
ト接続された１ワード構成を示し、上記１ワード構成
は、縦に１６レベル（２８₁〜２８₁₆）ある。２９₁〜２
９₁₆は、各ワード構成（２８₁〜２８₁₆）内において直
列に接続された４個のＮチャネルトランジスタ２６の一
端に接続された一致検出信号線であり、３０は上記一致
検出信号線（２９₁〜２９₁₆）を高電位にするためのプ
リチャージ信号であり、３１は上記一致検出信号線２９
₁と、上記プリチャージ信号線３０を入力に持つ否論理
和回路であり、３２は上記否論理和回路３１の出力をゲ
ートに接続したＰチャネルトランジスタであり、上記Ｐ
チャネルトランジスタ３１のソースが第一電位（高電
位）の供給手段であるＶＤＤ、ドレインが上記一致検出
信号線２９₁に接続され、ＶＤＤを保持する回路を構成
している。直列に接続された４個のＮチャネルトランジ
スタ２６の他の一端は第二電位（低電位）の供給手段で
あるＶＳＳに接続されている。

【００１６】３３、３４は入力に上記プリチャージ信号
３０が接続された否論理和回路で、上記否論理和回路３
３の出力はＮチャネルトランジスタ２４の他方の端子
に、上記否論理和回路３４の出力はＮチャネルトランジ
スタ２５の他方の端子に接続されている。３６は上記否
論理和回路３４の他方の入力及びインバータ３５で反転
した信号を上記否論理和回路３３の他方の入力に接続し
た検索データビット線である。

【００１７】以上のように構成された連想記憶装置につ
いて、以下その動作を説明する。まず図１のワード線２
１を選択してその信号レベルを高電位にし、Ｎチャネル
トランジスタ１９及び２０をオン状態にする。一方記憶
データビット線２２に高電位を与えるとインバータ１７
の入力及びインバータ１８の出力側に高電位、インバー
タ１７の出力及びインバータ１８の入力側に上記記憶デ
ータビット線の反転信号線２３の低電位が伝達される。
この時ワード線２１を低電位にするとＮチャネルトラン
ジスタ１９，２０がオフ状態になり、インバータ１７，
１８に１ビットデータが保持される。次にプリチャージ
線３０に高電位を与えると上記プリチャージ線３０を入
力信号に持つ否論理和回路３１の出力は低電位になるた
め、上記否論理和回路３１がゲートに接続されたＰチャ
ネルトランジスタ３２をオン状態にする。その結果一致
検出信号線（２９₁〜２９₁₆）を高電位にプリチャージ
する。また上記否論理和回路３１の他方の入力が一致検
出信号線２９₁に帰還されているためプリチャージ線３
０を低電位に下げた後も一致検出信号線２９₁につなが
れたＮチャネルトランジスタ２６がオン状態でない限り
データ一致検出線２９₁を高電位に保つデータ保持の機
能を有している。また他の一致検出信号線（２９₂〜２
９₁₆）についても同様の構成である。なお、プリチャー
ジ信号線３０が高電位のときは検索データビット線３６
によらず、否論理和回路３３，３４の出力は強制的に低
電位になるため、インバータ１７、１８の１ビットメモ
リの状態によって、どちらのＮチャネルトランジスタ２
４、２５がＯＮしていてもＮチャネルトランジスタ２６
のゲートには低電位が伝達されるためオフ状態となり一
致検出信号線（２９₁〜２９₁₆）は高電位を保つ。この
時、検索データビット線３６に、現在蓄えられている記
憶データ（高電位）と比較するための高電位（一致デー
タ）を与え、プリチャージ信号線３０を低電位に解除し
たとき否論理和回路３３の出力に高電位、否論理和回路
３４の出力には低電位となる。この時Ｎチャネルトラン
ジスタ２４はオン状態、Ｎチャネルトランジスタ２５は
オフ状態であるため、否論理和回路３３の出力の高電位
がＮチャネルトランジスタ２４を通して、Ｎチャネルト
ランジスタ２６のゲートにつたわりオン状態にする。よ
って連想メモリセル回路（２７₁〜２７₄）の４ビットの
全ての記憶データと検索データが一致した時のみ、上記
連想メモリセル回路（２７₁〜２７₄）のシリアルに接続
された各Ｎチャネルトランジスタ２６がオン状態とな
り、Ｎチャネルトランジスタの最終端に接続された第二
電位（低電位）の供給手段であるＶＳＳにより一致検出
信号線２９₁がディスチャージされ低電位になる。

【００１８】逆に、反転レベルをメモリに設定した場合
すなわちインバータ１７の入力及びインバータ１８の出
力が低電位（不一致データ）の時、Ｎチャネルトランジ
スタ２５がオン状態となり、否論理和回路３４の出力の
低電位がＮチャネルトランジスタ２５を通してＮチャネ
ルトランジスタ２６をオフ状態にする。つまり、記憶デ
ータと検索データが不一致の場合は１ワード構成（２８
₂〜２８₁₆）のＮチャネルトランジスタ２６のゲートを
低電位にするため、オフ状態となりその結果高電位に保
たれた一致検出信号線（２９₂〜２９₁₆）を保持する。

【００１９】よって１ワード構成（２８₁〜２８₁₆）の
連想メモリセル回路（２７₁〜２７₄）の４ビットのう
ち、一つでもデータの不一致が検出されたなら、一致検
出信号線（２９₂〜２９₁₆）を高電位のまま保持する。
その結果１ワード構成（２８₁〜２８₁₆）の１６レベル
のうち、データが一致した１レベルの一致検出信号線２
９ ₁のみ低電位にディスチャージし、残りの１５レベル
の一致検出信号線（２９₂〜２９₁₆）は高電位を維持す
る。このタイミング図を図２に示す。なお上記実施例で
は１ワード構成を４ビットとし、縦に１６レベルとして
説明したが任意の数でも同様である。

【００２０】以上のように本実施例によれば、連想メモ
リセル回路において、各一致検出信号線（２９₁〜２９
₁₆）に接続されたＮチャネルトランジスタ２６をシリア
ルに接続しているため、データが一致した場所のみ検出
信号線がディスチャージし消費電流を低減することがで
きる。また記憶データビット線２２と検索データビット
線３６の入出力制御のためのタイミング回路が必要な
く、またタイミングのズレによる誤動作が起こらない。

【００２１】以下本発明の第二の実施例について図面を
参照しながら説明する。図３は本発明の第二の実施例に
おける連想記憶装置の回路図である。３７，３８はイン
バータ、３９，４０はＮチャネルトランジスタ、４１は
ワード線、４２は記憶データビット線、４３は記憶デー
タビット線の反転信号線、４４，４５，４６はＮチャネ
ルトランジスタでありこれらは第一の実施例と同じであ
る。４７は上記Ｎチャネルトランジスタ４４に並列に接
続されたＰチャネルトランジスタ、４８は上記Ｎチャネ
ルトランジスタ４５に並列に接続されたＰチャネルトラ
ンジスタである。４９₁〜４９₄は連想メモリセル回路、
５０₁〜５０₁₆は１ワード構成、５１₁は一致検出信号
線、５２はプリチャージ信号線、５３は否論理和回路、
５４はＰチャネルトランジスタ、５５，５６は否論理和
回路、５７はインバータ、５８は検索データビット線で
ある。

【００２２】以上のように構成された連想記憶装置につ
いて、以下その動作を説明する。第一の実施例における
連想メモリセル回路の第一、第二のトランスファゲート
はＮチャネルトランジスタを用いた。Ｎチャネルトラン
スファゲートの特徴としてゲートがＶＤＤの時、入力電
圧ＶINがＶＳＳの場合、出力電圧ＶOUTは同じＶＳＳを
伝達する。しかし入力電圧ＶINがＶＤＤの場合、出力電
圧ＶOUTはＮチャネルトランジスタのしきい値電圧（Ｖt
n）分だけ低い電圧（ＶＤＤ−Ｖtn）を伝達する事は周
知の事である。つまり否論理和回路５５の出力電圧がＶ
ＳＳの場合はトランスファゲートであるＮチャネルトラ
ンジスタ４４がオン状態の時、Ｎチャネルトランジスタ
４６のゲートにＶＳＳがそのまま伝達されて問題ない。
しかし否論理和回路５５の出力電圧がＶＤＤの場合はト
ランスファゲートであるＮチャネルトランジスタ４４が
オン状態の時、Ｎチャネルトランジスタ４６のゲートに
伝達される電位が（ＶＤＤ−Ｖtn）となり、ＶＤＤの伝
送の質が落ちてしまう。この事は低電圧で動作させた時
にＮチャネルトランジスタ４６のゲートをオン状態にす
るための十分な電圧が得られない問題が生じる。ここで
第二の実施例に示す様に、連想メモリセル回路（４９₁
〜４９₄）の第一、第二のトランスファゲートとしてそ
れぞれＮチャネルトランジスタ４４とＰチャネルトラン
ジスタ４７、Ｎチャネルトランジスタ４５とＰチャネル
トランジスタ４８を並列に接続した相補型トランスファ
ゲートを用いれば、上記トランスファゲートがオン状態
の時、否論理和回路５５の出力電圧がＶＤＤの場合はＰ
チャネルトランジスタ４７がオン状態のため、Ｎチャネ
ルトランジスタ４６のゲートに伝達される電位はＶＤＤ
となり、ＶＤＤの伝送の質は落ちない。逆に否論理和回
路５５の出力電圧がＶＳＳの場合はＮチャネルトランジ
スタ４５がオン状態のため、Ｎチャネルトランジスタ４
６のゲートに伝達される電位はＶＳＳとなり、ＶＳＳの
伝送の質は落ちない。

【００２３】以上のように本実施例によれば、連想メモ
リセル回路（４９₁〜４９₄）の第一及び第二のトランス
ファゲートに相補型のトランスファゲート４４，４７，
４５，４８を用いる事によって、低電圧駆動時にも安定
した動作が可能である。

【００２４】以下本発明の第三の実施例について図面を
参照しながら説明する。図４は本発明の第三の実施例に
おける連想記憶装置の回路図である。５９，６０，６
１，６２はシリアルに接続された連想メモリセル回路で
あり最終端子をＶＳＳに接続し、６３は否論理和回路、
６４はＰチャネルトランジスタ、６５は一致検出信号
線、６６はプリチャージ信号線であり第二の実施例の１
ワード構成と同じ構成を有している。６７は上記一致検
出信号線６５を入力に接続したインバータで、６８は上
記インバータ６７の出力を入力に接続したインバータで
ある。６９は上記第二の実施例の１ワード構成のＶＳＳ
に接続された最終端を、インバータ６８の出力に置き換
えて接続したものである。７０は上記第三の実施例にお
ける１ワード構成の一致検出信号線である。

【００２５】以上のように構成された連想記憶装置につ
いて、以下その動作を説明する。まずプリチャージ信号
線６６を高電位にして一致検出信号線６５，７０をプリ
チャージし、解除する。この時インバータ６８の出力電
位は高電位になる。上記連想メモリセル回路８つによる
１ワード８ビット構成のうち、全ビット、記憶データと
検索データが一致した場合、上記連想メモリセル回路の
シリアルに接続された全Ｎチャネルトランジスタがオン
状態になる。よって、一致検出信号線６５に最終端のＶ
ＳＳが伝達されＰチャネルトランジスタ６４をオフ状態
にして、上記一致検出信号線６５はＶＳＳに安定する。
インバータ６８の出力電位は上記ＶＳＳをインバータ６
７，６８を通してＶＳＳになる。同様により上記ＶＳＳ
は一致検出信号線７０に伝達される。逆に１ビットでも
不一致があると、一致検出信号線６５及び７０にシリア
ルに接続されたＮチャネルトランジスタがオフ状態とな
りＶＳＳにディスチャージされない。よって、１ワード
構成の８ビットの全データが一致した時のみ一致検出信
号線７０はディスチャージされる。

【００２６】なお上記実施例では１ワード構成に、途中
電位供給手段を設けて４ビットごとに分離し８ビットと
して説明したが、任意のビット間に上記任意の数だけ電
圧供給源を設けて１ワードのビット長を任意に設定する
ことが可能である。また上記実施例では、第二の実施例
で使用した連想メモリセル回路を用いて説明したが、第
一の実施例で使用した連想メモリセル回路を使用しても
可能である。

【００２７】以上のように本実施例によればシリアルに
接続された連想メモリセル回路の途中に電圧供給源を設
けることによって、１ワード構成のビット長が長い場合
も電位の供給を受けて安定に動作することが可能であ
る。

【００２８】以下本発明の第四の実施例について図面を
参照しながら説明する。図５は本発明の第四の実施例に
おける連想記憶装置の回路図である。７１、７２、７
３、７４は連想メモリセル回路、７５は非論理和回路、
７６はＰチャネルトランジスタ、７７は一致検出信号
線、７８はプリチャージ信号線、７９はインバータで第
三の実施例と同じである。８０は上記インバータの出力
がゲートに接続されたＮチャネルトランジスタであり、
ソースをＶＳＳに接続している。８１は第二の実施例の
１ワード構成のＶＳＳに接続された最終端とＶＳＳの間
にトランスファゲート８０を接続したものである。８２
は一致検出信号線である。

【００２９】以上のように構成された連想記憶装置につ
いて、その動作は第三の実施例と同じである。ただし、
より少ない個数のトランジスタ数で実現可能である。

【００３０】以上のように本実施例によれば、一方の一
致検出信号が、他方の連想記憶装置の最終端の連想メモ
リセル回路のＮチャネルトランジスタと電源の間に接続
されたＮチャネルトランジスタのゲートに接続されてい
ることによって、１ワード構成のビット長が長い場合も
電源の供給を受けて安定に動作することが可能でかつ、
少ないトランジスタ数で実現可能である。

【００３１】以下本発明の第五の実施例について図面を
参照しながら説明する。図６は本発明の第五の実施例に
おける連想記憶装置の回路図である。８３，８４，８
５，８６は連想メモリセル回路、８７は否論理和回路、
８８はＰチャネルトランジスタ、８９は一致検出信号
線、９０はプリチャージ信号線、９１はゲートに非論理
和回路の出力、ソースにＶＳＳが接続されたＮチャネル
トランジスタ、９２は第二の実施例の１ワード構成のＶ
ＳＳに接続された最終端とＶＳＳの間にＮチャネルトラ
ンジスタ９１を接続したものである。９３は一致検出信
号線である。

【００３２】以上のように構成された連想記憶装置につ
いて、その動作は第三の実施例と同じである。ただしト
ランジスタ数が最小で実現可能である。

【００３３】以上のように本実施例によれば、一方の一
致検出信号が、他方の連想記憶装置の最終端の連想メモ
リセル回路のＮチャネルトランジスタと電源の間に接続
されたＮチャネルトランジスタのゲートに接続されてい
ることによって、１ワード構成のビット長が長い場合も
電源の供給を受けて安定に動作することが可能でかつ、
最小のトランジスタ数で実現可能である。

【００３４】

【発明の効果】以上のように本発明によれば、連想メモ
リセル回路において、各一致検出信号線に接続されたト
ランスファゲートをシリアルに接続しているため、デー
タが一致した場所のみ検出信号線がディスチャージし、
消費電流を低減することができる。このことは１ワード
当たりのビット長及びワード数を拡張させる場合、また
は高周波数で動作させる場合に、特に有効であるため、
実用上の効果が大きい。

【００３５】また記憶データビット線と検索データビッ
ト線の入出力制御のためのタイミング回路が必要なく、
またタイミングのズレによる誤動作が起こらない。

【図面の簡単な説明】

【図１】本発明の第１の実施例における連想記憶装置の
回路図

【図２】本発明の第１の実施例における連想記憶装置の
タイミング図

【図３】本発明の第２の実施例における連想記憶装置の
回路図

【図４】本発明の第３の実施例における連想記憶装置の
回路図

【図５】本発明の第４の実施例における連想記憶装置の
回路図

【図６】本発明の第５の実施例における連想記憶装置の
回路図

【図７】従来の連想記憶装置の回路図

【図８】従来の連想記憶装置のタイミング図

【符号の説明】

１７，１８インバータ１９，２０Ｎチャネルトランジスタ２１ワード線２２記憶データビット線２３記憶データビット線の反転信号線２４，２５，２６Ｎチャネルトランジスタ２７₁〜２７₄ 連想メモリセル回路２８₁〜２８₁₆ １ワード構成２９₁〜２９₁₆ 一致検出信号線３０プリチャージ信号線３１否論理和回路３２Ｐチャネルトランジスタ３３，３４否論理和回路３５インバータ３６検索データビット線

Claims

【特許請求の範囲】

【請求項１】メモリセル回路は、一方の入力が他方の出
力に接続された第一および第二のインバータと、前記第
一のインバータの入力と第一の記憶データビット線との
間に設けられゲートがワード線に接続された第一のトラ
ンスファゲートと、前記第二のインバータの入力と第二
の記憶データビット線との間に設けられゲートが前記ワ
ード線に接続された第二のトランスファゲートと、第一
および第二の検索データビット線の間に直列に設けられ
一方のゲートには前記第一のインバータの入力が接続さ
れ他方のゲートには前記第二のインバータの入力が接続
された第三および第四のトランスファゲートと、前記第
三および第四のトランスファゲートの共通端子がゲート
に接続された第五のトランスファゲートとから成り、ワ
ードメモリブロックは、Ｎ個（Ｎは２以上の整数）の前
記メモリセル回路が前記ワード線を共有するとともに、
前記第五のトランスファゲートが直列に接続され、前記
直列に接続された第五のトランスファゲートの両端の一
方が一致検出信号線および第一電位供給手段に接続さ
れ、他方が第二電位供給手段に接続されて成り、前記ワ
ードメモリブロックが複数設けられ、それぞれ対応する
ビットを受け持つ前記メモリセル回路は前記第一、第二
の記憶データビット線および前記第一、第二の検索デー
タビット線をそれぞれ共有して成る連想記憶装置。
【請求項２】請求項１の連想記憶装置であって、第三お
よび第四のトランスファゲートがそれぞれＮチャネルト
ランジスタとＰチャネルトランジスタとが並列に接続さ
れた構成であって、前記第三のトランスファゲートの前
記Ｎチャネルトランジスタのゲートには第一のインバー
タの入力が接続され前記Ｐチャネルトランジスタのゲー
トには第二のインバータの入力が接続され、前記第四の
トランスファゲートの前記Ｎチャネルトランジスタのゲ
ートには前記第二のインバータの入力が接続され前記Ｐ
チャネルトランジスタのゲートには前記第一のインバー
タの入力が接続されている連想記憶装置。
【請求項３】請求項１または請求項２の連想記憶装置で
あって、個々のワードメモリブロックにおいてＭ番目
（Ｍは１≦Ｍ≦Ｎ−１の関係を満たす整数）の前記メモ
リセル回路の第五のトランスファゲートと（Ｍ＋１）番
目の前記メモリセル回路の第五のトランスファゲートと
の接続点に第一電位供給手段が接続されている連想記憶
装置。
【請求項４】ワードメモリブロックは請求項１または請
求項２に示すメモリセル回路Ｎ個（Ｎは２以上の整数）
を含み、１〜Ｍ番目（Ｍは１≦Ｍ≦Ｎ−１の関係を満た
す整数）の前記メモリセル回路の第五のトランスファゲ
ートは直列に接続され、その一端は一致検出信号線およ
び第一電位供給手段に接続され、他端は第六のトランス
ファゲートを介して第二電位供給手段に接続され、（Ｍ
＋１）〜Ｎ番目の前記メモリセル回路の第五のトランス
ファゲートは直列に接続され、その一端は第一電位供給
手段および前記第六のトランスファゲートのゲートに接
続され、他端は第二電位供給手段に接続され、前記Ｎ個
のメモリセル回路はワード線を共有しており、前記ワー
ドメモリブロックが複数設けられ、それぞれ対応するビ
ットを受け持つ前記メモリセル回路は前記第一、第二の
記憶データビット線および前記第一、第二の検索データ
ビット線をそれぞれ共有して成る連想記憶装置。
【請求項５】ワードメモリブロックは請求項１または請
求項２に示すメモリセル回路Ｎ個（Ｎは２以上の整数）
を含み、１〜Ｍ番目（Ｍは１≦Ｍ≦Ｎ−１の関係を満た
す整数）の前記メモリセル回路の第五のトランスファゲ
ートは直列に接続され、その一端は一致検出信号線およ
び第一電位供給手段に接続され、他端は第六のトランス
ファゲートを介して第二電位供給手段に接続され、（Ｍ
＋１）〜Ｎ番目の前記メモリセル回路の第五のトランス
ファゲートは直列に接続され、その一端はプリチャージ
信号と共にＮＯＲゲートの入力となるとともに前記第一
電位供給手段に接続され他端は第二電位供給手段に接続
され、前記ＮＯＲゲートの出力は前記第六のトランスフ
ァゲートのゲートに接続され、前記Ｎ個のメモリセル回
路はワード線を共有しており、前記ワードメモリブロッ
クが複数設けられ、それぞれ対応するビットを受け持つ
前記メモリセル回路は前記第一、第二の記憶データビッ
ト線および前記第一、第二の検索データビット線をそれ
ぞれ共有して成る連想記憶装置。