JPH09306180A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH09306180A JPH09306180A JP14224996A JP14224996A JPH09306180A JP H09306180 A JPH09306180 A JP H09306180A JP 14224996 A JP14224996 A JP 14224996A JP 14224996 A JP14224996 A JP 14224996A JP H09306180 A JPH09306180 A JP H09306180A
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Abstract
(57)【要約】
【課題】連想メモリ回路の低消費電力化を実現する。
【解決手段】データを読み書き保持することができるメ
モリ回路に、メモリ回路が保持するデータと外部から入
力される比較用データとが一致した場合に、比較結果線
を導通させ、それ以外は、高抵抗状態とする比較回路を
付加し、該比較回路を付加したメモリ回路をＭワード×
Ｎビットに並べ、ワード単位に比較結果線を直列に接続
して、Ｍ本の比較結果線を構成し、それぞれの比較結果
線の一端を第１の電位を持つ電源に固定し、他方を比較
動作をしていない時には、第２の電位に充電する充電回
路に接続し、該充電回路と接続される比較結果線をワー
ド単位の比較出力とし、比較動作を行う際に充放電を繰
り返す比較結果線をＮビットすべてのデータが一致した
場合のみとする。
モリ回路に、メモリ回路が保持するデータと外部から入
力される比較用データとが一致した場合に、比較結果線
を導通させ、それ以外は、高抵抗状態とする比較回路を
付加し、該比較回路を付加したメモリ回路をＭワード×
Ｎビットに並べ、ワード単位に比較結果線を直列に接続
して、Ｍ本の比較結果線を構成し、それぞれの比較結果
線の一端を第１の電位を持つ電源に固定し、他方を比較
動作をしていない時には、第２の電位に充電する充電回
路に接続し、該充電回路と接続される比較結果線をワー
ド単位の比較出力とし、比較動作を行う際に充放電を繰
り返す比較結果線をＮビットすべてのデータが一致した
場合のみとする。
Description
【０００１】
【発明の属する技術分野】本発明は、連想メモリに関
し、特に消費電力を小さくすることができる連想メモリ
回路に関する。
し、特に消費電力を小さくすることができる連想メモリ
回路に関する。
【０００２】
【従来の技術】検索データを入力し、これと記憶データ
の内容が一致する記憶セルを探し出し、このワードに属
する記憶データを読み出す連想メモリセルの従来技術と
して、例えば図３に示すように、ソース電極をデータ書
き込み線１１０２に接続し、ドレイン電極を第１のイン
バータ回路１１０４の入力端に接続し、ゲート電極をデ
ータ書き込み制御線１１１３に接続した第１のＮチャネ
ルＭＯＳトランジスタ（「ＮＭＯＳ」という）１１０１
と、ソース電極を第１のインバータ回路１１０４の出力
端に接続し、ドレイン電極を反転データ書き込み線１１
１１に接続し、ゲート電極をデータ書き込み制御線１１
１３に接続した第２のＮＭＯＳ１１１０と、を備え、第
２のインバータ回路１１０５の入力端を第１のインバー
タ回路１１０４の出力端に接続し、出力端を第１のイン
バータ回路１１０４の入力端に接続している。
の内容が一致する記憶セルを探し出し、このワードに属
する記憶データを読み出す連想メモリセルの従来技術と
して、例えば図３に示すように、ソース電極をデータ書
き込み線１１０２に接続し、ドレイン電極を第１のイン
バータ回路１１０４の入力端に接続し、ゲート電極をデ
ータ書き込み制御線１１１３に接続した第１のＮチャネ
ルＭＯＳトランジスタ（「ＮＭＯＳ」という）１１０１
と、ソース電極を第１のインバータ回路１１０４の出力
端に接続し、ドレイン電極を反転データ書き込み線１１
１１に接続し、ゲート電極をデータ書き込み制御線１１
１３に接続した第２のＮＭＯＳ１１１０と、を備え、第
２のインバータ回路１１０５の入力端を第１のインバー
タ回路１１０４の出力端に接続し、出力端を第１のイン
バータ回路１１０４の入力端に接続している。
【０００３】さらに、ソース電極を比較データ線１１０
３に、ゲート電極を第１のインバータ回路１１０４の出
力端に接続した第３のＮＭＯＳ１１０６と、ゲート電極
を第３のＮＭＯＳ１１０６のドレイン電極に接続しソー
スを負電源１１１４に接続しドレイン電極を比較結果線
に接続した第４のＮＭＯＳ１１０８と、ソース電極を第
４のＮＭＯＳ１１０８のゲート電極に接続しドレイン電
極を反転比較データ線１１０９に接続し、ゲート電極を
第２のインバータ回路１１０５の出力端に接続した第５
のＮＭＯＳ１１０７と、を備えて構成される。なお、こ
の種の従来の連想メモリセルの構成としては例えば特開
昭６２−９５９４号公報の記載が参照される。
３に、ゲート電極を第１のインバータ回路１１０４の出
力端に接続した第３のＮＭＯＳ１１０６と、ゲート電極
を第３のＮＭＯＳ１１０６のドレイン電極に接続しソー
スを負電源１１１４に接続しドレイン電極を比較結果線
に接続した第４のＮＭＯＳ１１０８と、ソース電極を第
４のＮＭＯＳ１１０８のゲート電極に接続しドレイン電
極を反転比較データ線１１０９に接続し、ゲート電極を
第２のインバータ回路１１０５の出力端に接続した第５
のＮＭＯＳ１１０７と、を備えて構成される。なお、こ
の種の従来の連想メモリセルの構成としては例えば特開
昭６２−９５９４号公報の記載が参照される。
【０００４】この従来の連想メモリセルでは、データ書
き込み制御線１１１３が“１”（Ｈｉｇｈレベル）の時
に、データ書き込み線１１０２および反転データ書き込
み線１１１１のデータを第１のインバータ１１０４およ
び第２のインバータ１１０５からなるメモリ回路に書き
込み、比較を行っていない状態では、比較データ線１１
１２は、ある電位に充電され、比較を行う場合には、比
較データ線１１０３および反転比較データ１１０９のデ
ータと、第１および第２のインバータ回路１１０４、１
１０５からなるメモリ回路に書き込まれたデータと、が
異なると、第３のＮＭＯＳ１１０６又は第５のＮＭＯＳ
１１０７がオン状態となり、第４のＮＭＯＳ１１０８を
オン状態として、比較結果線１１１２を負電源１１１４
と同じ電位に固定する。
き込み制御線１１１３が“１”（Ｈｉｇｈレベル）の時
に、データ書き込み線１１０２および反転データ書き込
み線１１１１のデータを第１のインバータ１１０４およ
び第２のインバータ１１０５からなるメモリ回路に書き
込み、比較を行っていない状態では、比較データ線１１
１２は、ある電位に充電され、比較を行う場合には、比
較データ線１１０３および反転比較データ１１０９のデ
ータと、第１および第２のインバータ回路１１０４、１
１０５からなるメモリ回路に書き込まれたデータと、が
異なると、第３のＮＭＯＳ１１０６又は第５のＮＭＯＳ
１１０７がオン状態となり、第４のＮＭＯＳ１１０８を
オン状態として、比較結果線１１１２を負電源１１１４
と同じ電位に固定する。
【０００５】この従来の連想メモリセルを例えばＭワー
ド×Ｎビットに並べ、ビット方向のＮ個の連想メモリセ
ルの比較結果線１１１２を互いに接続し、比較動作を行
わない時に、比較結果線１１１２をある電位に充電する
よう構成すると、ビット方向のいずれかの連想メモリセ
ルにおいて、比較データ線１１０３および反転比較デー
タ１１０９のデータと、第１及び第２のインバータ回路
１１０４、１１０５からなるメモリ回路に書き込まれた
データと、が異なると、比較結果線１１１２の電位は、
負電源１１１４の電位に固定されることになる。
ド×Ｎビットに並べ、ビット方向のＮ個の連想メモリセ
ルの比較結果線１１１２を互いに接続し、比較動作を行
わない時に、比較結果線１１１２をある電位に充電する
よう構成すると、ビット方向のいずれかの連想メモリセ
ルにおいて、比較データ線１１０３および反転比較デー
タ１１０９のデータと、第１及び第２のインバータ回路
１１０４、１１０５からなるメモリ回路に書き込まれた
データと、が異なると、比較結果線１１１２の電位は、
負電源１１１４の電位に固定されることになる。
【０００６】したがって、上記従来の連想メモリセルを
Ｍワード×Ｎビットに配置することにより、Ｍ本の比較
結果線が出力され、Ｍ本の比較結果線は、ワードごとの
Ｎ個の連想メモリセルに書き込まれたデータと、比較デ
ータ線および反転比較データ線のデータとが、全て一致
している場合にのみ、充電された電位と同じ電位にとど
まることになり、連想メモリ回路を構成している。
Ｍワード×Ｎビットに配置することにより、Ｍ本の比較
結果線が出力され、Ｍ本の比較結果線は、ワードごとの
Ｎ個の連想メモリセルに書き込まれたデータと、比較デ
ータ線および反転比較データ線のデータとが、全て一致
している場合にのみ、充電された電位と同じ電位にとど
まることになり、連想メモリ回路を構成している。
【０００７】
【発明が解決しようとする課題】この従来の連想メモリ
回路では、Ｍワード×Ｎビットの構成をした場合に、Ｍ
本の比較結果線が出力され、これらが比較動作前に、あ
る電位に充電される。
回路では、Ｍワード×Ｎビットの構成をした場合に、Ｍ
本の比較結果線が出力され、これらが比較動作前に、あ
る電位に充電される。
【０００８】通常、連想メモリの場合、メモリセルに記
憶されたデータと、外部から入力される比較データと
が、Ｎビット方向について全て一致する場合は、Ｍワー
ド中１本であり、一致しないＭ−１本の比較結果線は、
負電源電位に固定（放電）されることになる。
憶されたデータと、外部から入力される比較データと
が、Ｎビット方向について全て一致する場合は、Ｍワー
ド中１本であり、一致しないＭ−１本の比較結果線は、
負電源電位に固定（放電）されることになる。
【０００９】このため、比較動作ごとに、Ｍ−１本の比
較結果線は、充電、放電を繰り返すことになり消費電力
を大きくする原因となっていた。
較結果線は、充電、放電を繰り返すことになり消費電力
を大きくする原因となっていた。
【００１０】この問題に対処するため、図３において、
負電源１１１４に接続されている第４のＮＭＯＳ１１０
８のソース電極を選択されたワードにおいてのみ負電源
電位に固定するようにした連想メモリ回路の構成もあ
る。例えば特開昭６２−２９３５９５号公報には、比較
動作時に低消費電力化を図る連想メモリセルの構成が提
案されている。すなわち、同公報には、非選択状態のワ
ード単位の比較結果出力（比較結果線）は、一致・不一
致にかかわらずＨｉｇｈレベルとする構成が記載されて
いる。
負電源１１１４に接続されている第４のＮＭＯＳ１１０
８のソース電極を選択されたワードにおいてのみ負電源
電位に固定するようにした連想メモリ回路の構成もあ
る。例えば特開昭６２−２９３５９５号公報には、比較
動作時に低消費電力化を図る連想メモリセルの構成が提
案されている。すなわち、同公報には、非選択状態のワ
ード単位の比較結果出力（比較結果線）は、一致・不一
致にかかわらずＨｉｇｈレベルとする構成が記載されて
いる。
【００１１】このような従来の構成は、比較すべきデー
タがどのワードに書き込まれているか分かっている場合
には、有効であるが、入力したデータと同じデータがど
こかのワード線に書き込まれているか、あるいは、入力
したデータがどのワードに書き込まれたデータと一致し
ているかを知りたいような場合には、適用することがで
きないという問題点を有している。
タがどのワードに書き込まれているか分かっている場合
には、有効であるが、入力したデータと同じデータがど
こかのワード線に書き込まれているか、あるいは、入力
したデータがどのワードに書き込まれたデータと一致し
ているかを知りたいような場合には、適用することがで
きないという問題点を有している。
【００１２】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、上記従来技術の問題点
を解消すると共に低消費電力化を図る連想メモリセルを
提供することにある。
れたものであって、その目的は、上記従来技術の問題点
を解消すると共に低消費電力化を図る連想メモリセルを
提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
本発明の連想メモリセルは、データを読み書き保持する
メモリ回路に、該メモリ回路が保持するデータと外部か
ら入力される比較用データとが一致した場合に、比較結
果線を導通させ、これ以外は、高抵抗状態とする比較回
路を付加し、該比較回路を付加したメモリ回路をＭワー
ド×Ｎビットに配設し、ワード単位に前記比較結果線を
直列に接続してＭ本の比較結果線を構成し、それぞれの
比較結果線の一端を第１の電位の電源に固定し、他端を
比較動作をしていない時には、第２の電位に充電する充
電回路に接続し、該充電回路と接続される比較結果線を
ワード単位の比較出力とした、ことを特徴とする。
本発明の連想メモリセルは、データを読み書き保持する
メモリ回路に、該メモリ回路が保持するデータと外部か
ら入力される比較用データとが一致した場合に、比較結
果線を導通させ、これ以外は、高抵抗状態とする比較回
路を付加し、該比較回路を付加したメモリ回路をＭワー
ド×Ｎビットに配設し、ワード単位に前記比較結果線を
直列に接続してＭ本の比較結果線を構成し、それぞれの
比較結果線の一端を第１の電位の電源に固定し、他端を
比較動作をしていない時には、第２の電位に充電する充
電回路に接続し、該充電回路と接続される比較結果線を
ワード単位の比較出力とした、ことを特徴とする。
【００１４】上記のように連想メモリ回路を構成したこ
とにより、本発明によれば、第２の電位に充電された比
較結果線のうち、第１の電位に放電されるものは、Ｍ本
中Ｎビットのデータが全て一致した場合のみであり、残
りの比較結果線は放電されず、連想メモリの低消費電力
を達成している。
とにより、本発明によれば、第２の電位に充電された比
較結果線のうち、第１の電位に放電されるものは、Ｍ本
中Ｎビットのデータが全て一致した場合のみであり、残
りの比較結果線は放電されず、連想メモリの低消費電力
を達成している。
【００１５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は、本発明の実施の形態を説
明するための図である。
を参照して説明する。図１は、本発明の実施の形態を説
明するための図である。
【００１６】図１を参照すると、本発明の実施の形態に
係る連想メモリセルは、データを読み書き保持すること
ができるメモリ回路１と、メモリ回路１が保持するデー
タと外部から入力される比較用データとが一致した場合
に、比較結果線５を導通させ、これ以外は、高抵抗状態
にする比較回路３と、を備え、この比較回路を付加した
メモリ回路（比較回路付メモリ）を、Ｍワード×Ｎビッ
トに並べ、それぞれ６１１、６１２、…、６１Ｎ、６２
１、６２２、…、６２Ｎ、…、６Ｍ１、６Ｍ２、…、６
ＭＮとする。
係る連想メモリセルは、データを読み書き保持すること
ができるメモリ回路１と、メモリ回路１が保持するデー
タと外部から入力される比較用データとが一致した場合
に、比較結果線５を導通させ、これ以外は、高抵抗状態
にする比較回路３と、を備え、この比較回路を付加した
メモリ回路（比較回路付メモリ）を、Ｍワード×Ｎビッ
トに並べ、それぞれ６１１、６１２、…、６１Ｎ、６２
１、６２２、…、６２Ｎ、…、６Ｍ１、６Ｍ２、…、６
ＭＮとする。
【００１７】ワード単位に、比較結果線を直列に接続し
て、Ｍ本の比較結果線を構成し、それぞれの比較結果線
の一端を第１の電位を持つ電源７１、７２、…、７Ｍに
接続し、他方を比較動作をしていない時には、第２の電
位に充電する充電回路８１、８２、…、８Ｍに接続し、
充電回路と接続される比較結果線をワード単位の比較出
力９１、９２、…、９Ｍとして構成している。
て、Ｍ本の比較結果線を構成し、それぞれの比較結果線
の一端を第１の電位を持つ電源７１、７２、…、７Ｍに
接続し、他方を比較動作をしていない時には、第２の電
位に充電する充電回路８１、８２、…、８Ｍに接続し、
充電回路と接続される比較結果線をワード単位の比較出
力９１、９２、…、９Ｍとして構成している。
【００１８】本発明の実施の形態に係る比較回路３を付
加したメモリ回路について図２を参照して以下に説明す
る。図２は、本発明の実施の形態に係る連想メモリセル
回路の構成を示したものである。
加したメモリ回路について図２を参照して以下に説明す
る。図２は、本発明の実施の形態に係る連想メモリセル
回路の構成を示したものである。
【００１９】図２を参照すると、連想メモリセル回路
は、ソース電極をデータ書き込み線１２０１に接続し、
ドレイン電極を第１のインバータ回路１２０４の入力端
に接続し、ゲート電極をデータ書き込み制御線１２１３
に接続した第１のＮＭＯＳ１２０２と、ソース電極を第
１のインバータ回路１２０４の出力端に接続し、ドレイ
ン電極を反転データ書き込み線１２１１に接続し、ゲー
ト電極をデータ書き込み制御線１２１３に接続した第２
のＮＭＯＳ１２１０と、を備え、第２のインバータ回路
１２０５はその入力端を第１のインバータ回路１２０４
の出力端に接続し、その出力端を第１のインバータ回路
１２０４の入力端に接続している。
は、ソース電極をデータ書き込み線１２０１に接続し、
ドレイン電極を第１のインバータ回路１２０４の入力端
に接続し、ゲート電極をデータ書き込み制御線１２１３
に接続した第１のＮＭＯＳ１２０２と、ソース電極を第
１のインバータ回路１２０４の出力端に接続し、ドレイ
ン電極を反転データ書き込み線１２１１に接続し、ゲー
ト電極をデータ書き込み制御線１２１３に接続した第２
のＮＭＯＳ１２１０と、を備え、第２のインバータ回路
１２０５はその入力端を第１のインバータ回路１２０４
の出力端に接続し、その出力端を第１のインバータ回路
１２０４の入力端に接続している。
【００２０】さらに、ソース電極を比較データ線１２０
３に接続し、ゲート電極を第２のインバータ回路１２０
５の出力端に接続した第３のＮＭＯＳ１２０６と、ゲー
ト電極を第３のＮＭＯＳ１２０６のドレイン電極に接続
し、ソース電極及びドレイン電極をそれぞれ比較結果線
１２１２に接続した第４のＮＭＯＳ１２０８と、ソース
電極を第４のＮＭＯＳ１２０８のゲート電極に、ドレイ
ン電極を反転比較データ線１２０９に、ゲート電極を第
１インバータ回路１２０４の出力端に接続した第５のＮ
ＭＯＳ１２０７と、を備えて構成されている。
３に接続し、ゲート電極を第２のインバータ回路１２０
５の出力端に接続した第３のＮＭＯＳ１２０６と、ゲー
ト電極を第３のＮＭＯＳ１２０６のドレイン電極に接続
し、ソース電極及びドレイン電極をそれぞれ比較結果線
１２１２に接続した第４のＮＭＯＳ１２０８と、ソース
電極を第４のＮＭＯＳ１２０８のゲート電極に、ドレイ
ン電極を反転比較データ線１２０９に、ゲート電極を第
１インバータ回路１２０４の出力端に接続した第５のＮ
ＭＯＳ１２０７と、を備えて構成されている。
【００２１】図２を参照して、本発明の実施の形態に係
る連想メモリセル回路の動作を説明すると、データ書き
込み線１２１３が、“１”（Ｈｉｇｈレベル）の時は、
第１のＮＭＯＳ１２０２と第２のＮＭＯＳ１２１０がと
もにオン状態となり、データ書き込み線１２０１および
反転データ書き込み線１２１１のデータが、第１及び第
２のインバータ１２０４、１２０５からなるメモリ回路
に書き込まれる。
る連想メモリセル回路の動作を説明すると、データ書き
込み線１２１３が、“１”（Ｈｉｇｈレベル）の時は、
第１のＮＭＯＳ１２０２と第２のＮＭＯＳ１２１０がと
もにオン状態となり、データ書き込み線１２０１および
反転データ書き込み線１２１１のデータが、第１及び第
２のインバータ１２０４、１２０５からなるメモリ回路
に書き込まれる。
【００２２】この状態で、比較データ線１２０３および
反転比較データ線１２０９に、メモリ回路に書き込まれ
たデータと同じデータが入力されると、第４のＮＭＯＳ
１２０８のゲート電極が“１”（Ｈｉｇｈレベル）とな
り、第４のＮＭＯＳ１２０８をオン状態とする。
反転比較データ線１２０９に、メモリ回路に書き込まれ
たデータと同じデータが入力されると、第４のＮＭＯＳ
１２０８のゲート電極が“１”（Ｈｉｇｈレベル）とな
り、第４のＮＭＯＳ１２０８をオン状態とする。
【００２３】すなわち、比較結果線１２１２は、比較回
路３を付加したメモリ回路内で導通する。
路３を付加したメモリ回路内で導通する。
【００２４】一方、比較データ線１２０３および反転比
較データ線１２０９に、メモリ回路に書き込まれたデー
タと異なるデータが入力されると、第４のＮＭＯＳ１２
０８のゲート電極が“０”（Ｌｏｗレベル）となり、第
４のＮＭＯＳ１２０８をオフ状態とする。
較データ線１２０９に、メモリ回路に書き込まれたデー
タと異なるデータが入力されると、第４のＮＭＯＳ１２
０８のゲート電極が“０”（Ｌｏｗレベル）となり、第
４のＮＭＯＳ１２０８をオフ状態とする。
【００２５】すなわち、比較結果線１２１２は、比較回
路３を付加したメモリ回路内で高抵抗状態となる。
路３を付加したメモリ回路内で高抵抗状態となる。
【００２６】上記したように、比較回路３を付加したメ
モリ回路をＭワード×Ｎビットに並べて構成されたＭ本
の比較結果の比較出力は、各ワードにおいてＮ個の比較
回路３を付加したメモリ回路がすべて導通状態となる時
に、第１の電位となり、一個でも高抵抗状態となると、
充電回路により充電された第２の電位を維持する。
モリ回路をＭワード×Ｎビットに並べて構成されたＭ本
の比較結果の比較出力は、各ワードにおいてＮ個の比較
回路３を付加したメモリ回路がすべて導通状態となる時
に、第１の電位となり、一個でも高抵抗状態となると、
充電回路により充電された第２の電位を維持する。
【００２７】したがって、各ワードにおいてＮ個の比較
回路３を付加したメモリ回路が全て導通状態となるの
が、Ｍワード中１個である場合には、Ｍ本の比較結果線
が充放電を繰り返すのは、１本のみである。
回路３を付加したメモリ回路が全て導通状態となるの
が、Ｍワード中１個である場合には、Ｍ本の比較結果線
が充放電を繰り返すのは、１本のみである。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
データを読み書き保持することができるメモリ回路に、
メモリ回路が保持するデータと外部から入力される比較
用データが一致した場合に、比較結果線を導通させ、こ
れ以外は、高抵抗状態にすることができる比較回路を付
加し、該比較回路を付加したメモリ回路をＭワード×Ｎ
ビットに並べ、ワード単位に比較結果線を直列に接続し
て、Ｍ本の比較結果線を構成し、それぞれの比較結果線
の一端を第１の電位を持つ電源に固定し、他方を比較動
作をしていない時には、第２の電位に充電する充電回路
に接続し、該充電回路と接続される比較結果線をワード
単位の比較出力とするような構成としたことにより、従
来は、Ｍ−１本の比較結果線が充放電を繰り返していた
ものを、Ｍ本中１本とすることが可能とされ、これによ
り消費電力を削減することができるとい効果を有する。
データを読み書き保持することができるメモリ回路に、
メモリ回路が保持するデータと外部から入力される比較
用データが一致した場合に、比較結果線を導通させ、こ
れ以外は、高抵抗状態にすることができる比較回路を付
加し、該比較回路を付加したメモリ回路をＭワード×Ｎ
ビットに並べ、ワード単位に比較結果線を直列に接続し
て、Ｍ本の比較結果線を構成し、それぞれの比較結果線
の一端を第１の電位を持つ電源に固定し、他方を比較動
作をしていない時には、第２の電位に充電する充電回路
に接続し、該充電回路と接続される比較結果線をワード
単位の比較出力とするような構成としたことにより、従
来は、Ｍ−１本の比較結果線が充放電を繰り返していた
ものを、Ｍ本中１本とすることが可能とされ、これによ
り消費電力を削減することができるとい効果を有する。
【図１】本発明の実施の形態を説明するための図であ
る。
る。
【図２】本発明の実施の形態の連想メモリセルの構成を
示す図である。
示す図である。
【図３】従来の連想メモリセルの構成を示す図である。
１ メモリ回路 ２ メモリ回路出力 ３ 比較回路 ４ 比較回路入力 ５ 比較結果線 ６１１、６１２、…、６１Ｎ、…、６２１、６２２、
…、６２Ｎ、…、６Ｍ１、６Ｍ２、…、６ＭＮ 比較回
路を付加したメモリ回路 ７１、７２、…、７Ｍ 第１の電位をもつ電源 ８１、８２、…、８Ｍ 第２の電位に充電する充電回路 １１０１ 第１のＮＭＯＳ １１０２ データ書き込み線 １１０３ 比較データ線 １１０４ 第１のインバータ回路 １１０５ 第２のインバータ回路 １１０６ 第３のＮＭＯＳ １１０７ 第５のＮＭＯＳ １１０８ 第４のＮＭＯＳ １１０９ 反転比較データ線 １１１０ 第２のＮＭＯＳ １１１１ 反転データ書き込み線 １１１２ 比較結果線 １１１３ データ書き込み制御線 １１１４ 負電源 １２０１ 第１のＮＭＯＳ １２０２ データ書き込み線 １２０３ 比較データ線 １２０４ 第１のインバータ回路 １２０５ 第２のインバータ回路 １２０６ 第３のＮＭＯＳ １２０７ 第５のＮＭＯＳ １２０８ 第４のＮＭＯＳ １２０９ 反転比較データ線 １２１０ 第２のＮＭＯＳ １２１１ 反転データ書き込み線 １２１２ 比較結果線 １２１３ データ書き込み制御線
…、６２Ｎ、…、６Ｍ１、６Ｍ２、…、６ＭＮ 比較回
路を付加したメモリ回路 ７１、７２、…、７Ｍ 第１の電位をもつ電源 ８１、８２、…、８Ｍ 第２の電位に充電する充電回路 １１０１ 第１のＮＭＯＳ １１０２ データ書き込み線 １１０３ 比較データ線 １１０４ 第１のインバータ回路 １１０５ 第２のインバータ回路 １１０６ 第３のＮＭＯＳ １１０７ 第５のＮＭＯＳ １１０８ 第４のＮＭＯＳ １１０９ 反転比較データ線 １１１０ 第２のＮＭＯＳ １１１１ 反転データ書き込み線 １１１２ 比較結果線 １１１３ データ書き込み制御線 １１１４ 負電源 １２０１ 第１のＮＭＯＳ １２０２ データ書き込み線 １２０３ 比較データ線 １２０４ 第１のインバータ回路 １２０５ 第２のインバータ回路 １２０６ 第３のＮＭＯＳ １２０７ 第５のＮＭＯＳ １２０８ 第４のＮＭＯＳ １２０９ 反転比較データ線 １２１０ 第２のＮＭＯＳ １２１１ 反転データ書き込み線 １２１２ 比較結果線 １２１３ データ書き込み制御線
Claims (2)
- 【請求項１】データを読み書き保持するメモリ回路に、 該メモリ回路が保持するデータと外部から入力される比
較用データとが一致した場合に、比較結果線を導通さ
せ、これ以外は、高抵抗状態とする比較回路を付加し、 該比較回路を付加したメモリ回路をＭワード×Ｎビット
に配設し、ワード単位に前記比較結果線を直列に接続し
てＭ本の比較結果線を構成し、 それぞれの比較結果線の一端を第１の電位の電源に固定
し、他端を比較動作をしていない時には、第２の電位に
充電する充電回路に接続し、該充電回路と接続される比
較結果線をワード単位の比較出力とした、 ことを特徴とする連想メモリ回路。 - 【請求項２】前記比較回路が、ワード線を制御電極に接
続したパストランジスタを介して互いに相補のデータ書
き込み線に接続されるメモリ素子の入力端及び出力端に
ゲート電極がそれぞれ接続され、互いに相補の比較デー
タ線の間に挿入された第１及び第２のパストランジスタ
と、比較結果線の間に挿入され、制御電極を前記第１及
び第２のパストランジスタの接続点に接続した第３のパ
ストランジスタと、からなることを特徴とする請求項１
記載の連想メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14224996A JPH09306180A (ja) | 1996-05-13 | 1996-05-13 | 連想メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14224996A JPH09306180A (ja) | 1996-05-13 | 1996-05-13 | 連想メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306180A true JPH09306180A (ja) | 1997-11-28 |
Family
ID=15310923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14224996A Pending JPH09306180A (ja) | 1996-05-13 | 1996-05-13 | 連想メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306180A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308796A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 内容呼び出しメモリ |
| JPH0612882A (ja) * | 1992-06-26 | 1994-01-21 | Kawasaki Steel Corp | 内容アドレス式メモリ |
| JPH0612883A (ja) * | 1992-06-26 | 1994-01-21 | Matsushita Electric Ind Co Ltd | 連想記憶装置 |
| JPH07153280A (ja) * | 1993-11-26 | 1995-06-16 | Kawasaki Steel Corp | 連想メモリのレイアウト構造 |
-
1996
- 1996-05-13 JP JP14224996A patent/JPH09306180A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308796A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 内容呼び出しメモリ |
| JPH0612882A (ja) * | 1992-06-26 | 1994-01-21 | Kawasaki Steel Corp | 内容アドレス式メモリ |
| JPH0612883A (ja) * | 1992-06-26 | 1994-01-21 | Matsushita Electric Ind Co Ltd | 連想記憶装置 |
| JPH07153280A (ja) * | 1993-11-26 | 1995-06-16 | Kawasaki Steel Corp | 連想メモリのレイアウト構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980804 |