JPH0581882A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体記憶装置、特に、そのセンス
アンプ部の改良に関し、データ読出し時間を短縮した不
揮発性半導体記憶装置を提供することを目的とする。 【構成】 不揮発性メモリセルＱ_{0 ,} Ｑ_{1 ,} …にはスイ
ッチングトランジスタＱ _SC及びキャパシタＣ_C を接続
し、基準（ダミー）メモリセルＱ_R には、スイッチング
トランジスタＱ_SR及びキャパシタＣ_R を接続する。アド
レス変化後のアドレス変化検出信号ＡＴＤ＊のローレベ
ルでスイッチングトランジスタＱ_{SC ,}Ｑ_SRをオンとして
ノードＮ_{C ,} Ｎ_R を急速充電し、信号ＡＴＤ＊のハイレ
ベルへの回復後には、スイッチングトランジスタＱ_{SC ,}
Ｑ_SRをオフとしてキャパシタＣ_C からメモリセルＱ_{0 ,}
Ｑ_{1 ,} …への放電とキャパシタＣ_R からダミーセルＱ_R
への放電との差からデータの読出しを図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装
置、特に、そのセンスアンプ部の改良に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置（たとえ
ばフローティングゲート型メモリセルを有する記憶装
置）においても、データ読出しの高速化の要求が強く、
そのためのセンスアンプ回路の高速化が要求される。図
４に一般的な不揮発性半導体記憶装置が示される。すな
わち、メモリセルアレイ１はたとえば８つのブロックＢ
Ｋ₀ , ＢＫ₁ , …，ＢＫ₇ に分割され、これら各ブロッ
ク毎にセンスアンプＳ／Ａ₀ ，Ｓ／Ａ₁，…，Ｓ／Ａ₇
が接続されている。また、各センスアンプＳ／Ａ₀ , Ｓ
／Ａ₁ , …，Ｓ／Ａ₇ の２つの信号Ｄ，Ｄ＊は差動アン
プ２−０，２−１，…, ２−７に供給され、この結果、
８ビット出力Ｄ₀ ，Ｄ₁ ，…，Ｄ₇ が並列出力されるこ
とになる。３はメモリセルアレイ１の各ブロックＢＫ
_{0 ,} ＢＫ_{1 ,} …，ＢＫ₇ に供給されるアドレス信号Ｘ
_{0 ,} …，Ｙ_{0 ,} …の変化を検出して一定期間のローレベ
ルを送出するアドレス変化検出回路（ＡＴＤ）である。

【０００３】図５は図４における１つのメモリセルブロ
ックＢＫ₀ に対する従来のセンスアンプの詳細を示す回
路図である。図５において、メモリセルブロックＢＫ₀
は、アドレス信号Ｘ_{0 ,} …に選択されるフローティング
ゲート型不揮発性メモリセルＱ_{0 ,} Ｑ_{1 ,} …，Ｑ_n 及び
基準フローティングゲート型不揮発性メモリセルＱ_R 等
により構成されている。ここで、メモリセルＱ_{0 ,} Ｑ
_{1 ,} …，Ｑ_n には予め“１”，“０”が記憶され、つま
り、メモリセルＱ₀ ，Ｑ₁ ，…，Ｑ_n は、アドレス信号
Ｘ₀ （ハイレベル）に対して予め導通状態（“１”）、
非導通状態（“０”）とされているが、基準メモリセル
（ダミーセルとも呼ぶ）Ｑ_R は予め導通状態（“１”）
とされている。

【０００４】メモリセルＱ_{0 ,} Ｑ_{1 ,} …，Ｑ_n に対して
は、センスアンプＳ／Ａ₀ は、負荷としてのＰチャネル
トランジスタＱ_LC, 定電流源ＣＳ_C を備え、選択ゲート
Ｑ_G0, Ｑ_G1, …, Ｑ_Gnを介してメモリセルＱ₀ ，Ｑ₁ ，
…，Ｑ_n に接続されている。つまり、メモリセルＱ₀ ，
Ｑ₁ ，…，Ｑ_n のいずれか１つがアドレス信号Ｙ₀ ，Ｙ
₁ ，…，Ｙ_n のいずれか１つがハイレベルとなることに
よって選択される。

【０００５】他方、基準メモリセルＱ_R に対しては、セ
ンスアンプＳ／Ａ₀ は、負荷としてのＰチャネルトラン
ジスタＱ_LR、定電流源ＣＳ_R を備え、常オントランジス
タＱ _GRを介して基準メモリセルＱ_R に接続されている。
ＰチャネルトランジスタＱ_e はアドレス変化検出信号
（ＡＴＤ＊）がローレベルのときにノードＮ_C , Ｎ_R の
電位を同一化するイコライザである。なお、Ｃ_PC，Ｃ_PR
は配線等による寄生容量である。

【０００６】図５の回路においては、ノードＮ_{C ,} Ｎ_R
のデータＤ，Ｄ＊を読出して差動アンプ２−０に送出す
るために、負荷トランジスタＱ_LC, Ｑ_LRの駆動能力を
１：ｍ（ｍ＞１）たどえば１：２とする。これにより、
たとえば、Ｘ₀ ＝Ｙ₀ ＝“１”（ハイレベル）となり、
メモリセルＱ₀ が選択されたとすると、メモリセルＱ₀
が導通状態（“１”）であれば、ノードＮ_C の電位がノ
ードＮ_R の電位より低くない、従って、Ｄ＜Ｄ＊とな
り、差動アンプ２−０の出力Ｄ₀ はハイレベル
（“１”）となる。他方、メモリセルＱ₀ が非導通状態
（“０”）であれば、ノードＮ_C の電位がノードＮ_R の
電位より高くなり、差動アンプ２−０の出力Ｄ₀ はロー
レベル（“０”）となる。

【０００７】

【発明が解決しようとする課題】しかしながら、図５の
センスアンプＳ／Ａ₀ においては、データ読出し開始ま
でに要する時間が長いという課題がある。すなわち、図
６に示すように、アドレスＡＤＤ（Ｘ₀ ，…，Ｙ₀ …）
が変化後、アドレス変化検出信号ＡＴＤ＊がローレベル
となると、イコライザＱ_e によりノードＮ_C ，Ｎ_R の電
位がその中間値で等しくなるが、寄生容量Ｃ_PC, Ｃ_PRの
存在のために定常状態となるまでの時間Ｔ ₁₁が長くなる
ので、アドレス変化検出回路３の出力信号ＡＴＤ＊のロ
ーレベル期間を長くしなければならず、しかも、信号Ａ
ＴＤ＊がハイレベルに回復後も、ノードＮ_{C ,} Ｎ_R の充
電、放電は、負荷トランジスタＱ_LC, Ｑ_LRのオン状態で
行われるので、ノードＮ_C ，Ｎ_R （データＤ，Ｄ＊）の
確定まで時間Ｔ₁₂も長くなる。この結果、図６に示すご
とく、データ読出しに要する時間Ｔ₁ は長くなる。

【０００８】なお、データ読出し時間を短縮するのに負
荷トランジスタＱ_LC, Ｑ_LRの駆動能力を大きくすること
も考えられるが、この場合、ノードＮ_{C ,} Ｎ_R （データ
Ｄ，Ｄ＊）の電位が上昇すると、負荷トランジスタ
Ｑ_LC, Ｑ_LRの駆動能力は低下し、根本的な解決とならな
い。従って、本発明の目的は、データ読出し時間を短縮
した不揮発性半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、不揮発性メモリ
セルＱ_C を、第１の電源端子ＧＮＤと第１のノードＮ_C
との間に接続し、書込み状態の基準不揮発性メモリセル
Ｑ_R を、第１の電源端子ＧＮＤと第２のノードＮ_R との
間に接続する。また、第１のキャパシタＣ_C を、第１の
電源端子ＧＮＤと第１のノードＮ_C との間に接続し、第
２のキャパシタＣ_Rを第１の電源端子ＧＮＤと第２のノ
ードＮ_R との間に接続する。第１のキャパシタＣ_C と異
なる容量を有する選択手段ＳＥＬは、不揮発性メモリセ
ルＱ_C 及び基準不揮発性メモリセルＱ_R を選択し、スイ
ッチング手段はこの選択手段ＳＥＬの選択が変化後所定
期間のみオンとなって第１, 第２のキャパシタＣ_{C ,} Ｃ
_R を第２の電源端子Ｖ_CCの電位により充電するものであ
る。

【００１０】

【作用】上述の手段によれば、選択手段の選択が変化後
の所定期間は、両ノードＮ_{C ,} Ｎ_R （データのＤ，Ｄ
＊）をスイッチング手段はオンとなって積極的に充電す
るので、定常状態になるまで時間は短くなる。しかも、
上記所定期間経過後はスイッチング手段はオフとなって
ノードＮ_{C ,}Ｎ_R の電位は速やかに確定する。

【００１１】

【実施例】図２は本発明に係る不揮発性半導体記憶装置
の一実施例を示す回路図である。図２においては、図５
のイコライザＱ_e 、負荷トランジスタＱ_LC, Ｑ_LRの代わ
りに、スイッチング手段としてのＰチャネルトランジス
タＱ_SC, Ｑ_SR、及び負荷容量としてのキャパシタＣ_{C ,}
Ｃ_R を設けてある。

【００１２】図２の回路においては、ノードＮ_{C ,} Ｎ_R
のデータＤ，Ｄ＊を読出して差動アンプ２−０に送出す
るために、キャパシタＣ_{C ,} Ｃ_R の容量を１：ｍ′
（ｍ′＞１）たとえば１：２とする。これにより、たと
えば、Ｘ₀ ＝Ｙ₀ ＝“１”（ハイレベル）となり、メモ
リセルＱ₀ が選択されたとすると、メモリセルＱ₀ が導
通状態（“１”）であれば、キャパシタＣ_C の放電電位
の低下が大きいのでノードＮ_C の電位がノードＮ_Rの電
位より低くない、従って、Ｄ＜Ｄ＊となり、差動アンプ
２−０の出力Ｄ₀ はハイレベル（“１”）となる。他
方、メモリセルＱ₀ が非導通状態（“０”）であれば、
キャパシタＣ_R の放電電位の低下が大きいのでノードＮ
_C の電位がノードＮ_R の電位より高くなり、差動アンプ
２−０の出力Ｄ ₀ はローレベル（“０”）となる。

【００１３】図２の回路動作を図３を参照して説明す
る。すなわち、図２に示すように、アドレスＡＤＤ（Ｘ
₀ ，…，Ｙ₀ …）が変化後、アドレス変化検出信号ＡＴ
Ｄ＊がハイレベルからローレベルとなると、スイッチン
グ手段としてのトランジスタＱ _SC，Ｑ_SRはだだちにオン
となり、この結果ノードＮ_C ，Ｎ_R （データＤ，Ｄ＊）
の電位レベルに関係なく、ただちにハイレベル（Ｖ_CC)
となる。この場合に要する時間Ｔ₂₁はトランジスタＱ
_SC, Ｑ_SRのオン駆動能力に依存するが、このオン駆動能
力はＰチャネルトランジスタにより大きくできる。従っ
て、上記時間Ｔ₂₁は短くなるので、アドレス変化検出回
路３の出力信号ＡＴＤ＊のローレベル期間を短くでき
る。しかも、信号ＡＴＤ＊がハイレベルに回復後は、ト
ランジスタＱ_SC, Ｑ_SRはただちにオフ状態となるので、
ノードＮ_C ，Ｎ_R （データＤ，Ｄ＊）の確定まで時間Ｔ
₂₂も短くなる。この結果、図２に示すごとく、データ読
出しに要する時間Ｔ₂ は短くなる。

【００１４】

【発明の効果】以上説明したように本発明によれば、ス
イッチング手段によりセンスアンプ内のノードを迅速に
充電するので、データ読出し期間を短くでき、従って、
高速読出しが可能となる。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック回路図であ
る。

【図２】本発明に係る不揮発性半導体記憶装置の一実施
例を示す回路図である。

【図３】図２の回路動作を説明するタイミング図であ
る。

【図４】一般的な不揮発性半導体記憶装置を示すブロッ
ク回路図である。

【図５】従来の不揮発性半導体記憶装置を示す回路図で
ある。

【図６】図５の回路動作を説明するタイミング図であ
る。

【符号の説明】

１…メモリセルアレイ ＢＫ₀,ＢＫ_1,…メモリセルアレイブロック Ｓ／Ａ₀,Ｓ／Ａ₁ …センスアンプ ２−０，２−１，…差動アンプ ３…アドレス変化検出回路 Ｑ_{0 ,} Ｑ_{1 ,} …Ｑ_{n ,} …不揮発性メモリセル Ｑ_R …基準不揮発性メモリセル

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の電源端子（ＧＮＤ）と第１のノー
   ド（Ｎ_C ）との間に接続された不揮発性メモリセル（Ｑ
   _C ）と、 前記第１の電源端子と第２のノード（Ｎ_R ) との間に接
   続され、書込み状態の基準不揮発性メモリセル（Ｑ_R )
   と、 前記第１の電源端子と前記第１のノードとの間に接続さ
   れた第１のキャパシタ（Ｃ_C ) と、 前記第１の電源端子と前記第２のノードとの間に接続さ
   れ、前記第１のキャパシタと異なる容量を有する第２の
   キャパシタ（Ｃ_R ) と、 前記不揮発性メモリセル及び前記基準不揮発性メモリセ
   ルを選択する選択手段（ＳＥＬ）と、 該選択手段の選択が変化後所定期間のみオンとなって前
   記第１，第２のキャパシタを第２の電源端子（Ｖ_CC) の
   電位により充電するスイッチング手段と、 を具備する半導体記憶装置。