JPH07254294A - メモリセルプログラミング用集積回路 - Google Patents

メモリセルプログラミング用集積回路

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JPH07254294A
JPH07254294A JP29488194A JP29488194A JPH07254294A JP H07254294 A JPH07254294 A JP H07254294A JP 29488194 A JP29488194 A JP 29488194A JP 29488194 A JP29488194 A JP 29488194A JP H07254294 A JPH07254294 A JP H07254294A
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Abstract

(57)【要約】 【目的】 不揮発性メモリレジスタにおけるメモリセル
プログラミング用集積回路を簡単な構成で、且つ少ない
占有面積にて実現する。 【構成】 不揮発性メモリレジスタにおけるメモリセル
プログラミング用集積回路であり、メモリセルは、制御
電極及び供給電極を有すると共に１ビットの情報を記憶
するのに適した少なくとも１個のプログラマブル不揮発
性メモリ素子ＴＦと、このメモリ素子に記憶された情報
を読取るロード回路ＬＣとを具えている。前記集積回路
は前記少なくとも１個のメモリ素子ＴＦの供給電極と、
メモリ素子にプログラムすべきデータを搬送する各デー
タラインＡとの間に直列に接続されるスイッチング手段
ＴＳを具えている。このスイッチング手段は、不揮発性
メモリレジスタのメモリセルをプログラムすべき場合
に、メモリ素子ＴＦをデータラインＡに電気的に接続す
る信号７によって制御される。前記データラインＡはメ
モリマトリックスの復号化回路にも供するアドレス信号
バスのアドレス信号ラインとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性メモリレジスタ
におけるメモリセルプログラミング用集積回路に関する
ものである。
【０００２】
【従来の技術】不揮発性メモリレジスタは通常冗長性を
実現するためにメモリデバイスチップに用いられる。こ
のような用途では、メモリデバイスのメモリアレイにお
ける欠陥メモリ素子に対応するアドレス構成を工場での
デバイスのテスト中に前記不揮発性レジスタに記憶させ
て、欠陥メモリ素子を冗長メモリ素子と置換えることが
できるようにする。このようにして製造過程での歩どま
りが大いに改善される。メモリレジスタは、電源が断た
れて、エンドユーザへのアクセスができなくなってもそ
こに記憶されている情報を保有する必要があるから、こ
れらのメモリレジスタは不揮発性とする必要がある。メ
モリレジスタ用の不揮発性メモリ素子としては、特殊な
メモリデバイス及び製造プロセスに応じて、ヒューズ又
は電気的にプログラマブルなＭＯＳトランジスタを利用
することができる。
【０００３】一般に、冗長性は行及び列の双方の冗長メ
モリ素子に存在させ、各冗長行又は列が関連する不揮発
性レジスタを有するようにする。メモリマトリックスに
おける欠陥メモリ素子は、この素子が属するマトリック
ス行か、マトリックス列のいずれかを冗長行か、冗長列
でそれぞれ代用することにより冗長メモリ素子と置き代
えることができる。このようにするには、欠陥行又は列
のアドレスがテスト中に不揮発性レジスタに記憶される
ようにする必要があり、従って斯る不揮発性レジスタは
行又は列アドレスバスにおけるビット数に等しい多数の
セルで作る必要がある。
【０００４】メモリデバイスの作動中には、各不揮発性
メモリレジスタが、それに記憶されているアドレス構成
と、メモリデバイスに目下供給されているアドレスの構
成とを比較し、これらのアドレスが一致する場合には、
欠陥行又は列の選択が禁止され、その代わりに冗長行又
は列を選択可能にする。
【０００５】フラッシュＥＥＰＲＯＭデバイスに冗長性
を持たせるのに採用されている従来の回路的解決法によ
ると、各レジスタセルは、各ロードトランジスタにラッ
チ構成で接続される２個の電気的に消去可能で、しかも
プログラマブルのＭＯＳトランジスタによって代表され
る２個のプログラマブル不揮発性メモリ素子を具えてい
る。レジスタセルは、各対のトランジスタが高電圧源と
各プログラマブルＭＯＳトランジスタとの間に直列に接
続される２対の選択トランジスタから成るプログラムロ
ード回路も具えている。各対の第１トランジスタは、全
不揮発性メモリレジスタの全セルに共通に供給され、通
常は大地電圧レベルにある第１信号によって制御される
が、この第１信号は欠陥メモリ素子を見つけるデバイス
のテスト中には高電圧値にまで高められて、不揮発性レ
ジスタのプログラマブルＭＯＳトランジスタのプログラ
ミングを可能にする。その代わり、前記各対の第２トラ
ンジスタは、利用できる全不揮発性メモリレジスタのう
ちの１個の特定の不揮発性メモリレジスタを選択するの
に用いられる選択信号によって制御されるため、選択さ
れたメモリレジスタのプログラマブルＭＯＳトランジス
タだけがプログラムされて、欠陥マトリックス行又は列
に対応する特定のアドレス構成を記憶する。各レジスタ
セルにおけるプログラマブルＭＯＳトランジスタの制御
ゲートは２つの信号により制御され、これらの信号のう
ちの一方の信号は他方の信号と論理補数の関係にある信
号とし、前記制御ゲートはプログラミング中には、レジ
スタセルに記憶させなければならないアドレス構成のビ
ットの論理状態に応じて大地電圧か、高電圧のいずれか
に接続される。
【０００６】換言するに、アドレスビットの論理状態を
レジスタセルに記憶させなければならない時には、各プ
ログラマブルＭＯＳトランジスタを選択トランジスタを
介して高電圧供給点に接続し、プログラムすべきデータ
をプログラマブルＭＯＳトランジスタの制御ゲートに供
給される電圧に変換する。即ち、プログラムすべきデー
タが論理“０”である場合には、制御ゲートの電位を例
えば１２Ｖにまで高めるようにし、又プログラムすべき
データが論理“１”である場合には、制御ゲートの電位
を大地電位のレベルに保つようにする。
【０００７】
【発明が解決しようとする課題】上述したようなレジス
タセルのアーキテクチャには幾つかの欠点がある。先ず
第１として、大地／高電圧スイッチの出力端子に供給さ
れる前記第１信号を全不揮発性メモリレジスタの全セル
に供給する必要がある。第２として、不揮発性メモリレ
ジスタの個数に対応する多数の異なる選択信号を発生さ
せて、各レジスタにて異なるアドレス構成をプログラム
できるようにする必要がある。第３として、プログラマ
ブルＭＯＳトランジスタの制御ゲートを駆動させるため
に各レジスタセルに対して２つの相補信号を発生させる
必要がある。さらに、プログラマブルＭＯＳトランジス
タのプログラミング電流が低減しないようにするため
に、プログラムロード回路におけるトランジスタを高導
電性とする必要があり、従ってかなりのチップ面積を占
めることになる。最後に、各プログラムロード回路のト
ランジスタの個数は減らすのが望ましい。
【０００８】本発明の目的は上述したような従来の欠点
を除去し得るように適切に構成配置した不揮発性メモリ
レジスタのメモリセルプログラミング用集積回路を提供
することにある。
【０００９】
【課題を解決するための手段】本発明は、メモリマトリ
ックスに関連する不揮発性メモリレジスタにおけるメモ
リセルプログラミング用集積回路であって、前記メモリ
セルが制御電極及び供給電極を有し、且つ１ビットの情
報を記憶するのに適切な少なくとも１個のプログラマブ
ル不揮発性メモリ素子と、このメモリ素子に関連し、こ
のメモリ素子に記憶されている情報を読取るロード回路
とを具え、前記集積回路が前記供給電極と前記少なくと
も１つのメモリ素子にプログラムすべきデータを搬送す
る各データラインとの間に直列に接続されたスイッチン
グ手段を具え、前記不揮発性メモリレジスタのメモリセ
ルをプログラムすべき場合に、前記スイッチング手段を
制御する信号によって該スイッチング手段がメモリ素子
をデータラインに電気的に接続するように制御されるメ
モリセルプログラミング用集積回路において、前記デー
タラインを前記メモリマトリックスの復号化回路にも供
するアドレス信号バスのアドレス信号ラインとしたこと
を特徴とするメモリセルプログラミング用集積回路にあ
る。
【００１０】換言するに、例えばプログラマブルメモリ
素子をプログラマブルのフローティング−ゲートＭＯＳ
トランジスタにより構成する場合には、記憶すべきデー
タを電圧に変換し、この電圧を従来のように制御電極
（即ち、制御ゲート）に供給する代わりに、フローティ
グ−ゲートＭＯＳトランジスタの供給電極に供給する。
【００１１】本発明によれば、プログラミング回路が非
常に簡単になり、必要とされるトランジスタの個数が最
少で済み、従って集積回路によって占められる面積が小
さくなる。利用可能な数ある多数のメモリレジスタのう
ちの或る特定のメモリレジスタをプログラミングするの
に必要とされる信号数も少なくて済む。
【００１２】
【実施例】例えば、フラッシュＥＥＰＲＯＭのようなメ
モリデバイスのメモリマトリックスの欠陥行又は列に対
応するアドレス構成を記憶するのに適切な不揮発性メモ
リレジスタは、メモリデバイスのアドレスバスにおける
行又は列アドレスビットの数に対応する多数のメモリセ
ルを具えている。
【００１３】図１に示してある最も簡単な形態の各レジ
スタセルは電気的に消去可能で、しかもプログラマブル
のフローティング−ゲートトランジスタＴＦ（以後、単
にＴＦとも称する）を具えており、このトランジスタは
メモリマトリックスを構成するトランジスタと全く同じ
ものであり、これは電源ライン９、通常は大地基準電圧
に接続されるソース電極及びノード１２に接続されるド
レイン電極を有している。レジスタセルは、ノード１２
に接続され且つＴＦに記憶されている情報を読取るのに
好適なロード回路ＬＣも具えており、このロード回路Ｌ
Ｃの出力ＤはＴＦに記憶されている情報に応じて２つの
論理状態をとることができる。
【００１４】レジスタセルはさらに、ソース電極がノー
ド１２に接続され、ドレイン電極が、ＴＦにプログラム
すべきデータを搬送するデータラインＡに接続されてい
るＮ−チャネルＭＯＳＦＥＴ ＴＳ（以後、単にＴＳと
も称する）によって実質上構成されるプログラムロード
回路も具えている。データラインＡは不揮発性メモリレ
ジスタ内にプログラムすべきアドレス構成の１ビットに
対応し、このデータラインＡは復号化目的に用いられる
から、メモリデバイスに既に存在しているラインであ
る。このように既存のラインを用いることにより回路構
成が簡単となり、従ってチップ面積が少なくて済む。Ｔ
Ｓは信号１０によって制御される第１スイッチ１の出力
端子７に接続されるゲート電極を有している。ＴＦは第
２スイッチ２の出力端子に接続される制御ゲート電極を
有している。
【００１５】各レジスタセルは、ノードＤにおける電圧
によって代表されるフローティング−ゲートトランジス
タＴＦに記憶されているデータとアドレスビットＡの現
在の論理値とを比較するのに好適な比較回路（図示せ
ず）も具えている。
【００１６】テスト中に欠陥メモリ素子が見つかる場合
には、冗長メモリ素子を目下利用できれば、前記欠陥メ
モリ素子が属しているマトリックス行又は列の代わりに
冗長メモリ素子のマトリックス行又は列を用いることが
できる。このようにするために、欠陥行又は列を正規に
アドレスするビットのアドレス構成は、欠陥行又は列の
代わりに選ばれた冗長行又は列に対応する不揮発性レジ
スタに記憶させる必要がある。この選択された不揮発性
レジスタに前記アドレス構成をプログラムするには、第
２スイッチ２が全不揮発性メモリレジスタの全セルのフ
ローティング−ゲートトランジスタＴＦの制御ゲートに
おける電圧を高電圧値に高め；選択信号１０が第１スイ
ッチ１を駆動させて、選択された不揮発性メモリレジス
タの全セルのＭＯＳＦＥＴ ＴＳのゲート電圧を高電圧
値に高めて、このＴＳをターン・オンさせ；その代わ
り、選択されなかった不揮発性メモリレジスタのセルに
おけるＴＳのゲート電圧が低電圧に保たれ、即ち、この
ＴＳのゲート電極が大地電圧に接続されるようにする。
【００１７】従って、選択された不揮発性レジスタの各
セルのフローティングゲートトランジスタＴＦは、この
トランジスタのドレイン電極における電圧値、即ち各ア
ドレスビットの論理値に従ってプログラムされ；例えば
図示のセルが、欠陥メモリ素子がアドレスされる場合に
論理“１”であるアドレスビットに関連するものであれ
ば、データラインＡは論理“１”であり；このラインＡ
に存在する論理“１”がＴＦのドレインに転送され、Ｔ
Ｆのフローティングゲートに電子が注入されるようにな
る。
【００１８】メモリデバイスが正規の読取り状態にて作
動する場合には、第１スイッチ１がＴＳのゲート電極の
電圧を大地電圧に保ち、従ってＴＳをオフ状態に維持
し、第２スイッチ２がＴＦのフローティングゲートの電
圧を通常の供給電圧値ＶＤＤに保つ。従って、ＴＦに記
憶されている情報がロード回路ＬＣにより読取られて、
レジスタセルの比較回路へと供給される。
【００１９】正確な構成のアドレスビットに出くわす場
合に、不揮発性レジスタの全セルはマッチング（アドレ
ス構成の一致）を検出し、欠陥行又は列の代わりに冗長
行又は列がアドレスされる。
【００２０】図２には第２タイプのレジスタセルを示し
てあり、これは２個の電気的に消去可能で、且つプログ
ラマブルのフローティングゲートトランジスタＴＦ０及
びＴＦ１を具えており、これらのトランジスタはメモリ
アレイを構成するトランジスタと同じものであり、これ
らのトランジスタのソース電極は電源ライン９に共通に
接続され、ドレイン電極は各ノード５及び４に接続され
ている。レジスタセルは、ソースがそれぞれノード５及
び４に接続され、ドレインがノードＤ及びＤＮに接続さ
れる２個のＮチャネルＭＯＳＦＥＴ Ｔ２及びＴ３を含
むロード回路を具えており、このロード回路は、ソース
が共通の給電ラインＶＤＤにそれぞれ接続され、且つド
レインがそれぞれノードＤ及びＤＮに接続される２個の
ＰチャネルＭＯＳＦＥＴ Ｔ０及びＴ１も具えている。
Ｔ０及びＴ１のゲートはノードＤＮ及びＤにそれぞれ交
差接続されて、ラッチ構成をしている。その代わり、Ｔ
２及びＴ３のゲートは、フローティングゲートトランジ
スタＴＦ０及びＴＦ１のドレインの電圧値を制限するの
に好適なバイアス電圧１１により駆動される共通ノード
８に接続されている。
【００２１】レジスタセルは２個のＮチャネルＭＯＳＦ
ＥＴ Ｔ４及びＴ５から成るプログラムロード回路も具
えており、Ｔ４及びＴ５のソース電極はノード５及び４
にそれぞれ接続され、従ってフローティングゲートトラ
ンジスタＴＦ０及びＴＦ１の各ドレインに接続されてお
り、Ｔ４及びＴ５のドレインは、メモリデバイスに既に
存在し、且つ復号化目的に用いられる各プログラミング
データラインＡ及びＡＮに接続されている。この場合、
メモリデバイスに冗長性を持たせることからして、前記
データラインはプログラムすべきアドレス構成の１ビッ
トＡと、その論理補数ＡＮとに対応する。第１実施例に
つき既に述べたように、既存のラインを用いることによ
り回路が簡単となり、このことはチップ全体の面積が小
さくなることを意味している。Ｔ４及びＴ５のゲートは
共通ノード７に接続され、このノード７の電位は第１ス
イッチ１の出力により制御される。ノード７における信
号は所定のメモリレジスタの全メモリセルに共通に供給
され、斯る信号は、これらのセルのうちで、欠陥マトリ
ックス行又は列に対応するアドレス構成を記憶するのに
利用できる或る特定のメモリレジスタを選択する。この
ようにするためには、個々の不揮発性メモリレジスタの
個数に等しい多数の異なる選択信号１０を発生させなけ
ればならない。フローティングゲートトランジスタＴＦ
０及びＴＦ１の制御ゲートは双方共にノード６に接続さ
れ、このノード６は全不揮発性メモリレジスタの全セル
に共通であり、ノード６は第２スイッチ２の出力端子に
も接続されている。
【００２２】各レジスタセルは、ノードＤ及びＤＮにお
ける電圧によって表わされるフローティングゲートトラ
ンジスタＴＦ０，ＴＦ１に記憶されているデータを、メ
モリデバイスに供給されている現行アドレスビットの論
理値と比較するのに好適な比較回路（図示せず）も具え
ている。
【００２３】テスト中に欠陥メモリ素子が見つかった場
合には、冗長メモリ素子を目下利用できれば、前記欠陥
メモリ素子が属しているマトリックス行又は列の代わり
に冗長行又は列を用いることができる。このようにする
ためには、欠陥行又は列を正規にアドレスするビットの
アドレス構成は、欠陥行又は列の代わりに選ばれた冗長
行又は列に対応する不揮発性レジスタに記憶させる必要
がある。この選択された不揮発性レジスタに前記アドレ
ス構成をプログラムするには、第２スイッチ２が全不揮
発性メモリレジスタの全セルのフローティングゲートト
ランジスタＴＦ０，ＴＦ１の制御ゲートにおける電圧を
高電圧値に高め；選択信号１０が第１スイッチ１を駆動
させて、選択された不揮発性メモリレジスタの全セルの
ＭＯＳＦＥＴ Ｔ４，Ｔ５のゲート電圧を高電圧値に高
め、従ってＴ４及びＴ５をターン・オンさせ；その代わ
りに選択されなかった不揮発性メモリレジスタのセルに
おけるＴ４及びＴ５のゲート電圧が低電圧に保たれるよ
うに（即ち、Ｔ４及びＴ５のゲート電極は大地電圧に接
続されるように）する。
【００２４】従って、選択された不揮発性レジスタの各
セルのフローティングゲートトランジスタＴＦ０及びＴ
Ｆ１は、これらトランジスタのドレイン電極における電
圧値、即ち各アドレスビットの論理値に従ってプログラ
ムされ：例えば図示のセルが、欠陥メモリ素子がアドレ
スされる場合に論理“１”であるアドレスビットに関連
するものであれば、データラインＡは論理“１”であ
り、又データラインＡＮは論理“０”であり、ラインＡ
に存在する論理“１”がＴＦ０のドレイン５に転送さ
れ、このＴＦ０のフローティングゲートに電子が注入さ
れるようになり；ＴＦ１のドレイン４に転送されるライ
ンＡＮに存在する論理“０”はＴＦ１がプログラミング
されないようにし：このＴＦ１は元の状態、即ちバージ
ン状態のままとなる。
【００２５】メモリデバイスが正規の読取状態にて作動
する場合には、第１スイッチ１かノード７の電圧を大地
電圧に保ち、従ってＴ４及びＴ５をオフ状態に保ち、第
２スイッチ２がＴＦ０及びＴＦ１のフローティングゲー
トの電圧を通常の供給電圧値ＶＤＤに保つ。Ｔ２及びＴ
３のゲートが約２Ｖの電圧によってバイアスされて、Ｔ
Ｆ０及びＴＦ１のドレイン電圧を抑えるため、ソフトプ
ログラミングが行われなくなる。ＴＦ０は以前にプログ
ラムされているから、このＴＦ０はオフ状態にあり、従
ってノード５はフローティング状態のままであり；ノー
ドＤにおける電圧がＶＤＤに向かって上昇し、Ｔ１をタ
ーン・オフさせ；その代わりにＴＦ１はプログラムされ
ていないから、このＴＦ１には電流が流れ、ノード４は
接地され；ノードＤＮにおける電圧はそれ相当に低くな
る。従って、ＴＦ０及びＴＦ１に記憶される情報がラッ
チＴ０〜Ｔ１に転送されてからレジスタセルの比較回路
に供給される。
【００２６】正確な構成のアドレスビットに出くわす場
合に、不揮発性レジスタの全セルはマッチングを検出
し、欠陥行又は列の代わりに冗長行又は列がアドレスさ
れる。本発明による集積回路をフラッシュＥＥＰＲＯＭ
デバイスにて冗長性を具体化するための用途につき説明
したが、斯る集積回路は概して不揮発性メモリレジスタ
のメモリセルにも使用することができ、このような場合
に、２つのデータラインＡ及びＡＮはレジスタセルに関
連するアドレスビット及びその論理補数を呈示するので
はなく、これらのデータラインは概してプログラムすべ
きデータ及びその論理補数を搬送する。
【図面の簡単な説明】
【図１】本発明の第１実施例によるメモリセルプログラ
ミング用集積回路の場合の不揮発性メモリレジスタにお
ける第１タイプのメモリセルを概略的に示す線図であ
る。
【図２】本発明の第２実施例によるメモリセルプログラ
ミング用集積回路の場合の不揮発性メモリレジスタの第
２タイプのメモリセルを概略的に示す線図である。
【符号の説明】
ＴＦ フローティングゲートトランジスタ（プログラマ
ブル不揮発性メモリ素子） ＴＳ ＮチャネルＭＯＳＦＥＴ（スイッチング手段） ＬＣ ロード回路 Ａ データライン Ｄ ロード回路の出力 １ 第１スイッチ ２ 第２スイッチ ９ 電源ライン １０ 選択信号供給ライン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリマトリックスに関連する不揮発性
    メモリレジスタにおけるメモリセルプログラミング用集
    積回路であって、前記メモリセルが制御電極及び供給電
    極を有し、且つ１ビットの情報を記憶するのに適切な少
    なくとも１個のプログラマブル不揮発性メモリ素子（Ｔ
    Ｆ；ＴＦ０，ＴＦ１）と、このメモリ素子に関連し、こ
    のメモリ素子に記憶されている情報を読取るロード回路
    （ＬＣ；Ｔ０〜Ｔ３）とを具え、前記集積回路が前記供
    給電極と前記少なくとも１つのメモリ素子（ＴＦ；ＴＦ
    ０，ＴＦ１）にプログラムすべきデータを搬送する各デ
    ータライン（Ａ；Ａ，ＡＮ）との間に直列に接続された
    スイッチング手段（ＴＳ；Ｔ４，Ｔ５）を具え、前記不
    揮発性メモリレジスタのメモリセルをプログラムすべき
    場合に、前記スイッチング手段（ＴＳ；Ｔ４，Ｔ５）を
    制御する信号（７）によって該スイッチング手段がメモ
    リ素子（ＴＦ；ＴＦ０，ＴＦ１）をデータライン（Ａ；
    Ａ，ＡＮ）に電気的に接続するように制御されるメモリ
    セルプログラミング用集積回路において、前記データラ
    イン（Ａ；ＡＮ）を前記メモリマトリックスの復号化回
    路にも供するアドレス信号バスのアドレス信号ラインと
    したことを特徴とするメモリセルプログラミング用集積
    回路。
  2. 【請求項２】 前記メモリセルが２個のプログラマブル
    不揮発性メモリ素子（ＴＦ０，ＴＦ１）を具え、前記ス
    イッチング手段（Ｔ４，Ｔ５）が、前記２個のメモリ素
    子のうちの一方のメモリ素子（ＴＦ０）と第１データラ
    イン（Ａ）との間に直列に接続された第１スイッチ（Ｔ
    ４）と、前記２個のメモリ素子のうちの他方のメモリ素
    子（ＴＦ１）と第２データライン（ＡＮ）との間に直列
    に接続された第２スイッチ（Ｔ５）とを具え、前記第１
    データライン（Ａ）及び第２データライン（ＡＮ）が論
    理相補データを搬送し、且つこれらの第１及び第２デー
    タラインがメモリマトリックスの前記アドレス信号バス
    の２つのアドレス信号ラインとなるようにしたことを特
    徴とする請求項１に記載のメモリセルプログラミング用
    集積回路。
  3. 【請求項３】 前記第１及び第２スイッチを２個のトラ
    ンジスタ（Ｔ４，Ｔ５）によって構成したことを特徴と
    する請求項２に記載のメモリセルプログラミング用集積
    回路。
  4. 【請求項４】 前記２個のトランジスタ（Ｔ４，Ｔ５）
    をＮチャネルＭＯＳＦＥＴとしたことを特徴とする請求
    項３に記載のメモリセルプログラミング用集積回路。
  5. 【請求項５】 前記２個のプログラマブル不揮発性メモ
    リ素子を、各々がフローティングゲート及び制御電極を
    具えている電気的にプログラマブルのＭＯＳトランジス
    タ（ＴＦ０，ＴＦ１）としたことを特徴とする請求項２
    に記載のメモリセルプログラミング用集積回路。
  6. 【請求項６】 前記２個のプログラマブルＭＯＳトラン
    ジスタ（ＴＦ０，ＴＦ１）の制御ゲートが、メモリセル
    のプログラミング中に高電圧値に切り換えられる信号
    （６）により制御されるようにしたことを特徴とする請
    求項５に記載のメモリセルプログラミング用集積回路。
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