JPH05128892A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05128892A JPH05128892A JP6410391A JP6410391A JPH05128892A JP H05128892 A JPH05128892 A JP H05128892A JP 6410391 A JP6410391 A JP 6410391A JP 6410391 A JP6410391 A JP 6410391A JP H05128892 A JPH05128892 A JP H05128892A
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- latch circuit
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Abstract
(57)【要約】
【目的】 本発明は、ＥＰＲＯＭのような不揮発性半導
体記憶装置の冗長回路、特にその不良アドレス記憶素子
の再書込み回路に関し、ＵＰＲＯＭへの不良アドレスの
高速再書込みを可能にする回路を提供することを目的と
する。 【構成】 ＵＰＲＯＭの状態検出回路３０に、読み出し
たＵＰＲＯＭセルＱ1 の記憶データのラッチ回路Ｑ11〜
Ｑ14を設ける。またＵＰＲＯＭのプログラム制御回路２
０に、状態検出回路３０の出力ＲＡ（不良アドレス）を
取込むゲートＧ2 を設ける。これで、ＵＰＲＯＭの読出
し、その読出しデータによるＵＰＲＯＭの書込み、を行
なうだけで、不良アドレスの全ビットにつき再書込みを
行なうことができる。
体記憶装置の冗長回路、特にその不良アドレス記憶素子
の再書込み回路に関し、ＵＰＲＯＭへの不良アドレスの
高速再書込みを可能にする回路を提供することを目的と
する。 【構成】 ＵＰＲＯＭの状態検出回路３０に、読み出し
たＵＰＲＯＭセルＱ1 の記憶データのラッチ回路Ｑ11〜
Ｑ14を設ける。またＵＰＲＯＭのプログラム制御回路２
０に、状態検出回路３０の出力ＲＡ（不良アドレス）を
取込むゲートＧ2 を設ける。これで、ＵＰＲＯＭの読出
し、その読出しデータによるＵＰＲＯＭの書込み、を行
なうだけで、不良アドレスの全ビットにつき再書込みを
行なうことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭのような不
揮発性半導体記憶装置、特にその冗長回路の不良アドレ
ス記憶素子の再書込み回路に関する。半導体記憶装置は
記憶容量が３年で４倍になるという、激しいピッチで開
発が進められている。ＥＰＲＯＭも例外ではなく、最近
は４Ｍビットの製品が登場している。記憶容量の増大と
共にチップ・サイズも増大している。このため、安定し
た歩留りを得るため、冗長構成が必須となっている。
揮発性半導体記憶装置、特にその冗長回路の不良アドレ
ス記憶素子の再書込み回路に関する。半導体記憶装置は
記憶容量が３年で４倍になるという、激しいピッチで開
発が進められている。ＥＰＲＯＭも例外ではなく、最近
は４Ｍビットの製品が登場している。記憶容量の増大と
共にチップ・サイズも増大している。このため、安定し
た歩留りを得るため、冗長構成が必須となっている。
【０００２】冗長ワード／ビット線はセルアレイの不良
ワード線及び又は不良ビット線の代り用いられるもの
で、該不良ワード／ビット線のアドレスを記憶してお
き、メモリアクセスが不良ワード／ビット線になったと
き、アドレス比較でそれを知り、不良ワード／ビット線
の代りに冗長ワード／ビット線を使用する。従って不良
ワード／ビット線が冗長ワード／ビット線数以内で発生
するならそのメモリチップは良品化され、製造歩留の向
上が図れる。本発明はこの不良アドレスの記憶素子の再
書込み回路に係るものである。
ワード線及び又は不良ビット線の代り用いられるもの
で、該不良ワード／ビット線のアドレスを記憶してお
き、メモリアクセスが不良ワード／ビット線になったと
き、アドレス比較でそれを知り、不良ワード／ビット線
の代りに冗長ワード／ビット線を使用する。従って不良
ワード／ビット線が冗長ワード／ビット線数以内で発生
するならそのメモリチップは良品化され、製造歩留の向
上が図れる。本発明はこの不良アドレスの記憶素子の再
書込み回路に係るものである。
【０００３】
【従来の技術】図３にＥＰＲＯＭのメモリセルを示す。
図示のようにＥＰＲＯＭのメモリセルは、１個のＭＯＳ
トランジスタよりなる（以降メモリセル・トランジスタ
と称する）。１がＰ型シリコン（Ｓｉ）基板、２がＦＧ
（フローティン・ゲート）、３がＦＧ２と容量的に結合
しているＣＧ（コントロール・ゲート）、４と５がＮ型
領域で、ソースやドレインとして機能する。
図示のようにＥＰＲＯＭのメモリセルは、１個のＭＯＳ
トランジスタよりなる（以降メモリセル・トランジスタ
と称する）。１がＰ型シリコン（Ｓｉ）基板、２がＦＧ
（フローティン・ゲート）、３がＦＧ２と容量的に結合
しているＣＧ（コントロール・ゲート）、４と５がＮ型
領域で、ソースやドレインとして機能する。
【０００４】このメモリセル・トランジスタの動作を次
のようになる。紫外線を照射するとＦＧ２から電荷が逃
げ、ＦＧの電荷が０になる。この状態でＣＧ３に適当な
電圧を印加すると、トランジスタは導通状態になる。Ｃ
Ｇ３とドレインに高電圧を印加するとアバランシェ・ブ
レーク・ダウンが起き、多数の高エネルギの電子と正孔
がドレイン付近に発生し、高エネルギの電子の一部がＦ
Ｇ２に捕らわれ、該ＦＧには負の電荷が蓄積される。す
ると、ＣＧ３に電圧を印加してもトランジスタは導通し
ない。すなわち、紫外線照射によりＥＰＲＯＭのメモリ
セル・トランジスタは非導通状態から導通状態へ変化
す。これを消去と呼ぶ。アバランシェ・ブレーク・ダウ
ンによりメモリセル、トランジスタは導通状態から非導
通状態へ変化する。これをプログラムと呼ぶ。
のようになる。紫外線を照射するとＦＧ２から電荷が逃
げ、ＦＧの電荷が０になる。この状態でＣＧ３に適当な
電圧を印加すると、トランジスタは導通状態になる。Ｃ
Ｇ３とドレインに高電圧を印加するとアバランシェ・ブ
レーク・ダウンが起き、多数の高エネルギの電子と正孔
がドレイン付近に発生し、高エネルギの電子の一部がＦ
Ｇ２に捕らわれ、該ＦＧには負の電荷が蓄積される。す
ると、ＣＧ３に電圧を印加してもトランジスタは導通し
ない。すなわち、紫外線照射によりＥＰＲＯＭのメモリ
セル・トランジスタは非導通状態から導通状態へ変化
す。これを消去と呼ぶ。アバランシェ・ブレーク・ダウ
ンによりメモリセル、トランジスタは導通状態から非導
通状態へ変化する。これをプログラムと呼ぶ。
【０００５】ＥＰＲＯＭの構造を図４に示す。ＥＰＲＯ
Ｍではメモリセル・トランジスタＭＣが行と列に配され
る。各行のメモリセル・トランジスタのＣＧは共通に接
続され、行線ＷＬ（相互を区別するための添字0,1,……
は適宜省略する。他も同様）となる。各列のメモリセル
・トランジスタのドレインは共通に接続され、列線ＢＬ
となる。行アドレスと列アドレスを受ける行デコーダＷ
Ｄと列デコーダＣＤにより、一本の行線ＷＬと一本の列
線ＢＬが選択され、その交点に位置するメモリセル・ト
ランジスタＭＣが選択される。この選択されたメモリセ
ル・トランジスタの導通／非導通をセンスアンプＳＡが
検出し、外部に出力する。
Ｍではメモリセル・トランジスタＭＣが行と列に配され
る。各行のメモリセル・トランジスタのＣＧは共通に接
続され、行線ＷＬ（相互を区別するための添字0,1,……
は適宜省略する。他も同様）となる。各列のメモリセル
・トランジスタのドレインは共通に接続され、列線ＢＬ
となる。行アドレスと列アドレスを受ける行デコーダＷ
Ｄと列デコーダＣＤにより、一本の行線ＷＬと一本の列
線ＢＬが選択され、その交点に位置するメモリセル・ト
ランジスタＭＣが選択される。この選択されたメモリセ
ル・トランジスタの導通／非導通をセンスアンプＳＡが
検出し、外部に出力する。
【０００６】ＥＰＲＯＭにおける冗長構成の例を図５に
示す。ＥＰＲＯＭでは、行デコーダＷＤにより行アドレ
ス入力に対応した行線（ＷＬ0 〜ＷＬn ）のどれか一本
が選択される。行アドレス入力がＮビットの場合、行線
２N 本存在する。ある行線ＷＬX に欠陥があると、その
半導体装置は動作不良となるが、行線ＷＬX の行アドレ
スを不良アドレス記憶ＲＯＭ１０に記憶させ、比較器Ｃ
ＯＭＰでアドレス入力と比較し、一致した場合は一致信
号φを出力して行デコーダＷＤの動作を禁止し、代って
予備の行線ＷＬR を選択すれば、動作不良にはならな
い。図４のＷＬR はこの予備行線を示す。ＥＰＲＯＭの
不良アドレス記憶ＲＯＭには、アルミニウム（Ａｌ）で
全体を覆い、紫外線で消去できなくしたメモリセル・ト
ランジスタ（ＵＰＲＯＭ）を使うことがある（公知例：
特許第１５２００１５号）。
示す。ＥＰＲＯＭでは、行デコーダＷＤにより行アドレ
ス入力に対応した行線（ＷＬ0 〜ＷＬn ）のどれか一本
が選択される。行アドレス入力がＮビットの場合、行線
２N 本存在する。ある行線ＷＬX に欠陥があると、その
半導体装置は動作不良となるが、行線ＷＬX の行アドレ
スを不良アドレス記憶ＲＯＭ１０に記憶させ、比較器Ｃ
ＯＭＰでアドレス入力と比較し、一致した場合は一致信
号φを出力して行デコーダＷＤの動作を禁止し、代って
予備の行線ＷＬR を選択すれば、動作不良にはならな
い。図４のＷＬR はこの予備行線を示す。ＥＰＲＯＭの
不良アドレス記憶ＲＯＭには、アルミニウム（Ａｌ）で
全体を覆い、紫外線で消去できなくしたメモリセル・ト
ランジスタ（ＵＰＲＯＭ）を使うことがある（公知例：
特許第１５２００１５号）。
【０００７】プロセスが完了したＥＰＲＯＭのウェーハ
は試験を施される（ウエハ試験）。この際、不良チップ
は冗長による救済が施され、良チップとなる。その際、
不良アドレスはＵＰＲＯＭに記憶させる（他の記憶素子
としては多結晶シリコンのヒューズ、アルミ線、などが
あり、これらはレーザで切断／非切断でアドレスを記憶
させる）。ウエハ試験が終了したウェーハはチップに裁
断される。そして良チップはパッケージに組み立てる。
通常ＥＰＲＯＭはセラミックのパッケージに収容する。
このパッケージは基盤部と蓋部に２分割されており、Ｅ
ＰＲＯＭのチップを基盤部に搭載し、紫外線透過窓を設
けた蓋部をこれに被せる。突合せ部は低融点ガラスで接
着して一体化するが、この際４００数十度Ｃ加熱する。
この結果パッケージ内のＵＰＲＯＭはその４００数十度
Ｃの高温にさらされ、この際プログラムされたＵＰＲＯ
Ｍのフローティングゲート中の電子が熱エネルギを得て
一部が逃げてしまう。これでは通常の読出し電圧では読
出せず（全素子ともオン）、不良アドレスが得られない
ことになる。従って、組み立てが終了すると、出荷試験
が施されるが、この際にウエハ試験でプログラムされた
ＵＰＲＯＭに再度のプログラムを行わなければならな
い。
は試験を施される（ウエハ試験）。この際、不良チップ
は冗長による救済が施され、良チップとなる。その際、
不良アドレスはＵＰＲＯＭに記憶させる（他の記憶素子
としては多結晶シリコンのヒューズ、アルミ線、などが
あり、これらはレーザで切断／非切断でアドレスを記憶
させる）。ウエハ試験が終了したウェーハはチップに裁
断される。そして良チップはパッケージに組み立てる。
通常ＥＰＲＯＭはセラミックのパッケージに収容する。
このパッケージは基盤部と蓋部に２分割されており、Ｅ
ＰＲＯＭのチップを基盤部に搭載し、紫外線透過窓を設
けた蓋部をこれに被せる。突合せ部は低融点ガラスで接
着して一体化するが、この際４００数十度Ｃ加熱する。
この結果パッケージ内のＵＰＲＯＭはその４００数十度
Ｃの高温にさらされ、この際プログラムされたＵＰＲＯ
Ｍのフローティングゲート中の電子が熱エネルギを得て
一部が逃げてしまう。これでは通常の読出し電圧では読
出せず（全素子ともオン）、不良アドレスが得られない
ことになる。従って、組み立てが終了すると、出荷試験
が施されるが、この際にウエハ試験でプログラムされた
ＵＰＲＯＭに再度のプログラムを行わなければならな
い。
【０００８】図６に、従来の不良アドレス記憶ＵＰＲＯ
Ｍ回路を示す。これは１ビット分であり、２０がＵＰＲ
ＯＭのプログラム制御回路、３０がＵＰＲＯＭの状態検
出回路である。ＶＰＣは、プログラム時に１２．５Ｖの
ような高電圧、通常時に５Ｖとなるような電源である。
制御回路２０は冗長プログラム信号ＲＰＧＭを入力とす
るインバータＩ1 、その出力とアドレス信号Ａを入力と
するＮＯＲゲートＧ1 、その出力を反転するインバータ
Ｉ2 、Ｎ型トランジスタＱ6 、Ｑ4 、Ｐ型トランジスタ
Ｑ5 、Ｑ3 より構成されるレベル変換回路、レベル変換
回路の信号を受けて動作するＮ型トランジスタＱ2 より
なる。これはＵＰＲＯＭ Ｑ1 と直列に電源間に接続さ
れる。
Ｍ回路を示す。これは１ビット分であり、２０がＵＰＲ
ＯＭのプログラム制御回路、３０がＵＰＲＯＭの状態検
出回路である。ＶＰＣは、プログラム時に１２．５Ｖの
ような高電圧、通常時に５Ｖとなるような電源である。
制御回路２０は冗長プログラム信号ＲＰＧＭを入力とす
るインバータＩ1 、その出力とアドレス信号Ａを入力と
するＮＯＲゲートＧ1 、その出力を反転するインバータ
Ｉ2 、Ｎ型トランジスタＱ6 、Ｑ4 、Ｐ型トランジスタ
Ｑ5 、Ｑ3 より構成されるレベル変換回路、レベル変換
回路の信号を受けて動作するＮ型トランジスタＱ2 より
なる。これはＵＰＲＯＭ Ｑ1 と直列に電源間に接続さ
れる。
【０００９】検出回路３０はＰ型トランジスタＱ7 とＵ
ＰＲＯＭ Ｑ1 で構成されるインバータと、その出力を
反転するインバータＩ3 よりなる。ＲＡが不良アドレス
の１ビットである。不良アドレスがｎビットなら、かゝ
る回路がｎ個設けられる。ＵＰＲＯＭに不良アドレスを
記憶させるためには、ＶＰＣを高電圧にし、ＲＰＧＭを
論理Ｈにする。アドレス入力Ａが論理Ｈであれば、ＮＯ
ＲゲートＧ1 の出力はＬ、インバータＩ2 の出力はＨ、
トランジスタＱ3 はオフ、Ｑ4 はオンでこのＣＭＯＳイ
ンバータの出力はＬ、従ってトランジスタＱ2 はオフす
るので、ＵＰＲＯＭ Ｑ1 のドレインには電圧が供給さ
れず、ＦＧへの電子注入はないから導通状態を保つ。こ
れとは逆にアドレス入力Ａが論理Ｌであれば、トランジ
スタＱ2 がオンし、ＵＰＲＯＭ Ｑ1 のドレインには高
電圧が印加され、従ってプログラムされ、非導通状態と
なる。通常時はＲＰＧＭが論理ＬなのでＮＯＲゲートＧ
1 の出力はＬ、インバータＩ2 の出力はＨ、ＣＭＯＳイ
ンバータＱ3 ，Ｑ4 の出力はＬであり、従ってトランジ
スタＱ2 はオフし、制御回路２０とＵＰＲＯＭＱ1 は切
り離される。
ＰＲＯＭ Ｑ1 で構成されるインバータと、その出力を
反転するインバータＩ3 よりなる。ＲＡが不良アドレス
の１ビットである。不良アドレスがｎビットなら、かゝ
る回路がｎ個設けられる。ＵＰＲＯＭに不良アドレスを
記憶させるためには、ＶＰＣを高電圧にし、ＲＰＧＭを
論理Ｈにする。アドレス入力Ａが論理Ｈであれば、ＮＯ
ＲゲートＧ1 の出力はＬ、インバータＩ2 の出力はＨ、
トランジスタＱ3 はオフ、Ｑ4 はオンでこのＣＭＯＳイ
ンバータの出力はＬ、従ってトランジスタＱ2 はオフす
るので、ＵＰＲＯＭ Ｑ1 のドレインには電圧が供給さ
れず、ＦＧへの電子注入はないから導通状態を保つ。こ
れとは逆にアドレス入力Ａが論理Ｌであれば、トランジ
スタＱ2 がオンし、ＵＰＲＯＭ Ｑ1 のドレインには高
電圧が印加され、従ってプログラムされ、非導通状態と
なる。通常時はＲＰＧＭが論理ＬなのでＮＯＲゲートＧ
1 の出力はＬ、インバータＩ2 の出力はＨ、ＣＭＯＳイ
ンバータＱ3 ，Ｑ4 の出力はＬであり、従ってトランジ
スタＱ2 はオフし、制御回路２０とＵＰＲＯＭＱ1 は切
り離される。
【００１０】通常時はＶＰＣは５Ｖとなる。検出回路３
０により、ＵＰＲＯＭ Ｑ1 が非導通であれば不良アド
レス信号ＲＡは論理Ｌ、導通であれば論理Ｈとなる。な
お制御回路２０のトランジスタＱ5 は、ＣＭＯＳインバ
ータＱ3 ，Ｑ4 の出力がＬでトランジスタＱ2 をオフに
するときオンになり、該ＣＭＯＳインバータのＨ入力を
ＶＰＣへ引上げて上記動作を確実にするものである。
０により、ＵＰＲＯＭ Ｑ1 が非導通であれば不良アド
レス信号ＲＡは論理Ｌ、導通であれば論理Ｈとなる。な
お制御回路２０のトランジスタＱ5 は、ＣＭＯＳインバ
ータＱ3 ，Ｑ4 の出力がＬでトランジスタＱ2 をオフに
するときオンになり、該ＣＭＯＳインバータのＨ入力を
ＶＰＣへ引上げて上記動作を確実にするものである。
【００１１】
【発明が解決しようとする課題】上記ＵＰＲＯＭへの不
良アドレス書込みはウエハ試験の際に行なわれるが、ウ
エハ試験でこのようにＵＰＲＯＭにプログラムしても、
ＥＰＲＯＭの組み立て時の４００数十℃の高温処理で、
ＵＰＲＯＭのフローティング・ゲートから電子が一部逃
げ出してしまう。すると、組み立て後にウエハ試験でプ
ログラムされたＵＰＲＯＭコントロール・ゲートに通常
読み出し電圧の５Ｖを印加すると、全て導通状態になっ
てしまう。これでは不良アドレスの読出しができず、不
良ワード／ビット線の救済はできない。そこで、出荷試
験でＵＰＲＯＭへの追加プログラム（再書き込み）が必
要となる。
良アドレス書込みはウエハ試験の際に行なわれるが、ウ
エハ試験でこのようにＵＰＲＯＭにプログラムしても、
ＥＰＲＯＭの組み立て時の４００数十℃の高温処理で、
ＵＰＲＯＭのフローティング・ゲートから電子が一部逃
げ出してしまう。すると、組み立て後にウエハ試験でプ
ログラムされたＵＰＲＯＭコントロール・ゲートに通常
読み出し電圧の５Ｖを印加すると、全て導通状態になっ
てしまう。これでは不良アドレスの読出しができず、不
良ワード／ビット線の救済はできない。そこで、出荷試
験でＵＰＲＯＭへの追加プログラム（再書き込み）が必
要となる。
【００１２】高温処理でＵＰＲＯＭのフローティングゲ
ートの電子の一部が逃げるが、全部逃げてしまうことは
ない。従って、言わば薄く書き込まれた状態になってお
り、読み出し電圧を下げる、例えば通常の５Ｖを３Ｖに
すると読み出し可能である。そこで従来は、電源を３Ｖ
とし、アドレスを０番地から最終番地に向けて変更する
（スキャンする）。不良アドレスに至ると比較器から一
致信号が出力されるから、これで不良アドレスが分り、
これでＵＰＲＯＭを追加プログラムする（該不良アドレ
スを書き込む）。しかしながら、こうすると出荷試験で
とくにアドレススキャンの時間がかかるので、このスキ
ャンを行なわなくともＵＰＲＯＭに追加プログラムする
方法が要求される。本発明はかゝる点に鑑みてなされた
もので、ＵＰＲＯＭへの不良アドレスの高速再書込みを
可能にする回路を提供することを目的とするものであ
る。
ートの電子の一部が逃げるが、全部逃げてしまうことは
ない。従って、言わば薄く書き込まれた状態になってお
り、読み出し電圧を下げる、例えば通常の５Ｖを３Ｖに
すると読み出し可能である。そこで従来は、電源を３Ｖ
とし、アドレスを０番地から最終番地に向けて変更する
（スキャンする）。不良アドレスに至ると比較器から一
致信号が出力されるから、これで不良アドレスが分り、
これでＵＰＲＯＭを追加プログラムする（該不良アドレ
スを書き込む）。しかしながら、こうすると出荷試験で
とくにアドレススキャンの時間がかかるので、このスキ
ャンを行なわなくともＵＰＲＯＭに追加プログラムする
方法が要求される。本発明はかゝる点に鑑みてなされた
もので、ＵＰＲＯＭへの不良アドレスの高速再書込みを
可能にする回路を提供することを目的とするものであ
る。
【００１３】
【課題を解決するための手段】図１に本発明の再書き込
み回路を示す。全図を通してそうであるが、他の図と同
じ部分には同じ符号が付してある。図６と比較すれば明
らかなように本発明ではＵＰＲＯＭの状態検出回路３０
に、読み出したＵＰＲＯＭセルＱ1 の記憶データのラッ
チ回路Ｑ11〜Ｑ14を設ける。またＵＰＲＯＭのプログラ
ム制御回路２０に、状態検出回路３０の出力ＲＡ（不良
アドレス）を取込むゲートＧ2 を設ける。
み回路を示す。全図を通してそうであるが、他の図と同
じ部分には同じ符号が付してある。図６と比較すれば明
らかなように本発明ではＵＰＲＯＭの状態検出回路３０
に、読み出したＵＰＲＯＭセルＱ1 の記憶データのラッ
チ回路Ｑ11〜Ｑ14を設ける。またＵＰＲＯＭのプログラ
ム制御回路２０に、状態検出回路３０の出力ＲＡ（不良
アドレス）を取込むゲートＧ2 を設ける。
【００１４】
【作用】本発明でも再書き込みに当っては、低い電源電
圧でＵＰＲＯＭを読み出し、得られた不良アドレスでＵ
ＰＲＯＭへ再書き込みを行なうという方法をとるが、読
み出した不良アドレスはラッチＱ11〜Ｑ14にラッチす
る。そしてこれをプログラム制御回路２０に入力し、電
源電圧ＶＰＣは書き込電圧に上げて、ＵＰＲＯＭセルへ
書き込む。この手法によれば、読み出しと書き込みとい
う２回の動作で、ｎビット不良アドレスの全部を再書き
込みすることができ、アドレススキャンによる不良アド
レスの検出が必要な従来法に比べて大幅な、所要時間の
短縮が図れる。
圧でＵＰＲＯＭを読み出し、得られた不良アドレスでＵ
ＰＲＯＭへ再書き込みを行なうという方法をとるが、読
み出した不良アドレスはラッチＱ11〜Ｑ14にラッチす
る。そしてこれをプログラム制御回路２０に入力し、電
源電圧ＶＰＣは書き込電圧に上げて、ＵＰＲＯＭセルへ
書き込む。この手法によれば、読み出しと書き込みとい
う２回の動作で、ｎビット不良アドレスの全部を再書き
込みすることができ、アドレススキャンによる不良アド
レスの検出が必要な従来法に比べて大幅な、所要時間の
短縮が図れる。
【００１５】
【実施例】図１を詳述する。制御回路２０はアドレス入
力Ａと検出回路（30）の出力ＲＡ（不良アドレス信号）
を入力とするＮＡＮＤゲートＧ2 とその出力と冗長プロ
グラム信号ＲＰＧＭを入力とするＮＡＮＤゲートＧ3 、
Ｎ型トランジスタＱ6 、Ｑ4 、Ｐ型トランジスタＱ5 、
Ｑ3 より構成されるレベル変換回路、レベル変換回路の
信号を受けて動作するＮ型トランジスタＱ2 よりなる。
力Ａと検出回路（30）の出力ＲＡ（不良アドレス信号）
を入力とするＮＡＮＤゲートＧ2 とその出力と冗長プロ
グラム信号ＲＰＧＭを入力とするＮＡＮＤゲートＧ3 、
Ｎ型トランジスタＱ6 、Ｑ4 、Ｐ型トランジスタＱ5 、
Ｑ3 より構成されるレベル変換回路、レベル変換回路の
信号を受けて動作するＮ型トランジスタＱ2 よりなる。
【００１６】検出回路３０は冗長プログラム信号ＲＰＧ
Ｍを反転するインバータＩ4 により制御されるＮ型トラ
ンジスタＱ15、Ｐ型トランジスタＱ11、Ｑ13とＮ型トラ
ンジスタＱ12、Ｑ14により構成されるフリップフロッ
プ、およびキャパシタＣ1 、Ｃ2 よりなる。最初は（非
書き込み状態では）ＵＰＲＯＭ Ｑ1 は導通状態なで不
良アドレス信号ＲＡは論理Ｈとなっている。これはＲＰ
ＧＭ＝ＬでＩ4 の出力はＨ、Ｑ15オン、従ってＱ1 オン
ならＱ13オン、Ｑ14オフによる。ＲＡ＝ＨならゲートＧ
2 は開いている。
Ｍを反転するインバータＩ4 により制御されるＮ型トラ
ンジスタＱ15、Ｐ型トランジスタＱ11、Ｑ13とＮ型トラ
ンジスタＱ12、Ｑ14により構成されるフリップフロッ
プ、およびキャパシタＣ1 、Ｃ2 よりなる。最初は（非
書き込み状態では）ＵＰＲＯＭ Ｑ1 は導通状態なで不
良アドレス信号ＲＡは論理Ｈとなっている。これはＲＰ
ＧＭ＝ＬでＩ4 の出力はＨ、Ｑ15オン、従ってＱ1 オン
ならＱ13オン、Ｑ14オフによる。ＲＡ＝ＨならゲートＧ
2 は開いている。
【００１７】ＵＰＲＯＭ Ｑ1 に不良アドレスを記憶さ
せるためには、ＶＰＣを高電圧にし、ＲＰＧＭを論理Ｈ
にする。アドレス入力Ａ（これはウエハ試験で得られる
不良ワード／ビット線のアドレスの１ビット）が論理Ｈ
であれば、Ｇ2 の出力はＬ、Ｇ3 の出力はＨ、ＣＭＯＳ
インバータＱ3 ，Ｑ4 の出力Ｌ、従ってＱ2 はオフであ
る。トランジスタＱ2 がオフであれば、ＵＰＲＯＭ Ｑ
1 のドレインには電圧が供給されず、書き込みは行なわ
れなくて導通状態を保つ。アドレス入力Ａが論理Ｌであ
れば、Ｇ2 の出力はＨ、Ｇ3 の出力はＬ、ＣＭＯＳイン
バータＱ3 ，Ｑ4 の出力はＨでトランジスタＱ2 がオン
し、ＵＰＲＯＭ Ｑ1 のドレインには高電圧が印加さ
れ、プログラムされ、非導通状態となる。通常時はＲＰ
ＧＭが論理ＬなのでＧ3 の出力はＨ、ＣＭＯＳインバー
タＱ3 ，Ｑ4 の出力はＬ、トランジスタ１８はオフで、
制御回路２０とＵＰＲＯＭ Ｑ1 は切り離される。
せるためには、ＶＰＣを高電圧にし、ＲＰＧＭを論理Ｈ
にする。アドレス入力Ａ（これはウエハ試験で得られる
不良ワード／ビット線のアドレスの１ビット）が論理Ｈ
であれば、Ｇ2 の出力はＬ、Ｇ3 の出力はＨ、ＣＭＯＳ
インバータＱ3 ，Ｑ4 の出力Ｌ、従ってＱ2 はオフであ
る。トランジスタＱ2 がオフであれば、ＵＰＲＯＭ Ｑ
1 のドレインには電圧が供給されず、書き込みは行なわ
れなくて導通状態を保つ。アドレス入力Ａが論理Ｌであ
れば、Ｇ2 の出力はＨ、Ｇ3 の出力はＬ、ＣＭＯＳイン
バータＱ3 ，Ｑ4 の出力はＨでトランジスタＱ2 がオン
し、ＵＰＲＯＭ Ｑ1 のドレインには高電圧が印加さ
れ、プログラムされ、非導通状態となる。通常時はＲＰ
ＧＭが論理ＬなのでＧ3 の出力はＨ、ＣＭＯＳインバー
タＱ3 ，Ｑ4 の出力はＬ、トランジスタ１８はオフで、
制御回路２０とＵＰＲＯＭ Ｑ1 は切り離される。
【００１８】追加プログラムは次のようになる。電源電
圧ＶＰＣを３Ｖ程度にする。するとプログラムされたＵ
ＰＲＯＭ Ｑ1 は非導通状態、プログラムされない（電
子注入が行なわれない）ＵＰＲＯＭは導通状態になる。
電源投入時にはキャパシタＣ1 ，Ｃ2 によりフリップフ
ロップは出力ＲＡが論理Ｌとなるようにセットされる。
ＵＰＲＯＭ Ｑ1 が導通状態であれば、フリップフロッ
プはやがて反転してＲＡは論理Ｈとなる。非導通状態で
あれば論理Ｌを保つ。これでＵＰＲＯＭ Ｑ1 の読み出
し、その記憶データのラッチが行なわれる。次にアドレ
ス入力Ａを論理Ｈにし（ゲートＧ2 を開き）、ＶＰＣを
１２．５Ｖにし、ＲＰＧＭを論理Ｈとする。検出回路３
０ではトランジスタＱ15によりＵＰＲＯＭ Ｑ1 と検出
回路３０とが切り離される。ＵＰＲＯＭ Ｑ1 が導通状
態であれば、ＲＡが論理Ｈなので、制御回路２０におい
てＧ2 の出力はＬ、Ｇ3 の出力はＨ、ＣＭＯＳインバー
タＱ3 ，Ｑ4 の出力はＬ、従ってトランジスタＱ2 がオ
フするので追加プログラムはなされない。ＵＰＲＯＭ
Ｑ1 が非導通状態であればＲＡが論理Ｌなので、トラン
ジスタＱ2 がオンし、ＵＰＲＯＭ Ｑ1 に追加プログラ
ムがなされる。
圧ＶＰＣを３Ｖ程度にする。するとプログラムされたＵ
ＰＲＯＭ Ｑ1 は非導通状態、プログラムされない（電
子注入が行なわれない）ＵＰＲＯＭは導通状態になる。
電源投入時にはキャパシタＣ1 ，Ｃ2 によりフリップフ
ロップは出力ＲＡが論理Ｌとなるようにセットされる。
ＵＰＲＯＭ Ｑ1 が導通状態であれば、フリップフロッ
プはやがて反転してＲＡは論理Ｈとなる。非導通状態で
あれば論理Ｌを保つ。これでＵＰＲＯＭ Ｑ1 の読み出
し、その記憶データのラッチが行なわれる。次にアドレ
ス入力Ａを論理Ｈにし（ゲートＧ2 を開き）、ＶＰＣを
１２．５Ｖにし、ＲＰＧＭを論理Ｈとする。検出回路３
０ではトランジスタＱ15によりＵＰＲＯＭ Ｑ1 と検出
回路３０とが切り離される。ＵＰＲＯＭ Ｑ1 が導通状
態であれば、ＲＡが論理Ｈなので、制御回路２０におい
てＧ2 の出力はＬ、Ｇ3 の出力はＨ、ＣＭＯＳインバー
タＱ3 ，Ｑ4 の出力はＬ、従ってトランジスタＱ2 がオ
フするので追加プログラムはなされない。ＵＰＲＯＭ
Ｑ1 が非導通状態であればＲＡが論理Ｌなので、トラン
ジスタＱ2 がオンし、ＵＰＲＯＭ Ｑ1 に追加プログラ
ムがなされる。
【００１９】ところで従来の図６ではＵＰＲＯＭ Ｑ1
とＰ型トランジスタＱ7 で構成されるインバータが、Ｕ
ＰＲＯＭ Ｑ1 が導通状態の場合、定常的に電流を流す
という欠点がある。しかし図１では、ＣＭＯＳ構成のフ
リップフロップＱ11〜Ｑ14によりＵＰＲＯＭ Ｑ1 の状
態をラッチするので、かゝる欠点は克服される。
とＰ型トランジスタＱ7 で構成されるインバータが、Ｕ
ＰＲＯＭ Ｑ1 が導通状態の場合、定常的に電流を流す
という欠点がある。しかし図１では、ＣＭＯＳ構成のフ
リップフロップＱ11〜Ｑ14によりＵＰＲＯＭ Ｑ1 の状
態をラッチするので、かゝる欠点は克服される。
【００２０】図２は図１の検出回路３０の別の実施例で
ある。この図でも他の図と同じものには同じ符号を付与
している。図２（ａ）においては、電源投入時のフリッ
プフロップの状態決定を、電源投入検出パルスＲＥＳＥ
Ｔによって行う。ＲＥＳＥＴ信号は電源投入時に数１０
０μｓの程度、論理Ｈを保ち、その後論理Ｌとなる信号
である。このようなパルスを発生する回路は公知である
（特願昭63−060214）。ＲＥＳＥＴ信号はインバータＩ
5 により反転され、Ｐ型トランジスタＱ16のゲートに印
加される。したがって、電源投入直後のみトランジスタ
Ｑ16がオンする。ＵＰＲＯＭ Ｑ1 が導通状態であれ
ば、トランジスタＱ16のドレインは０Ｖ近くまで下が
り、非導通状態であれば電源電圧近くまで上がる。前者
のときＲＡはＨ、後者のときＬになる。こうしてトラン
ジスタＱ11〜Ｑ14で構成されるフリップフロップの初期
設定がなされる。
ある。この図でも他の図と同じものには同じ符号を付与
している。図２（ａ）においては、電源投入時のフリッ
プフロップの状態決定を、電源投入検出パルスＲＥＳＥ
Ｔによって行う。ＲＥＳＥＴ信号は電源投入時に数１０
０μｓの程度、論理Ｈを保ち、その後論理Ｌとなる信号
である。このようなパルスを発生する回路は公知である
（特願昭63−060214）。ＲＥＳＥＴ信号はインバータＩ
5 により反転され、Ｐ型トランジスタＱ16のゲートに印
加される。したがって、電源投入直後のみトランジスタ
Ｑ16がオンする。ＵＰＲＯＭ Ｑ1 が導通状態であれ
ば、トランジスタＱ16のドレインは０Ｖ近くまで下が
り、非導通状態であれば電源電圧近くまで上がる。前者
のときＲＡはＨ、後者のときＬになる。こうしてトラン
ジスタＱ11〜Ｑ14で構成されるフリップフロップの初期
設定がなされる。
【００２１】図２（ｂ）は、図２（ａ）におけるＲＥＳ
ＥＴ信号を不要としたものである。図２（ｂ）では、Ｒ
ＰＧＭ信号の反転信号を受けていたトランジスタＱ
15に、ＲＥＳＥＴ信号を印加する。こうするとＵＰＲＯ
Ｍ Ｑ1 の状態を検出する電源投入直後のみＵＰＲＯＭ
Ｑ1 と検出回路３０が接続され、その後は切り離され
ることになる。
ＥＴ信号を不要としたものである。図２（ｂ）では、Ｒ
ＰＧＭ信号の反転信号を受けていたトランジスタＱ
15に、ＲＥＳＥＴ信号を印加する。こうするとＵＰＲＯ
Ｍ Ｑ1 の状態を検出する電源投入直後のみＵＰＲＯＭ
Ｑ1 と検出回路３０が接続され、その後は切り離され
ることになる。
【００２２】フリップフロップＱ11〜Ｑ14を電源投入時
にある状態にセットするには、該フリップフロップを図
２（ｃ）のようにしてもよい。この図でフリップフロッ
プを構成するトランジスタＱ21〜Ｑ24は全てＮチャネル
ＭＯＳ ＦＥＴであるが、Ｑ21はディプリーション型、
Ｑ22〜Ｑ24はエンハンスメント型である。電源を投入す
るとＱ21は直ちにオンになるのに対し、Ｑ23は電源電圧
が閾値電圧以上になるまでオンにならない。従ってＱ24
オン、Ｑ22オフで、ＲＡはＬになる。但しこの回路では
常時電流が流れ、ＣＭＯＳ使用の場合のような低消費電
力化はできない。
にある状態にセットするには、該フリップフロップを図
２（ｃ）のようにしてもよい。この図でフリップフロッ
プを構成するトランジスタＱ21〜Ｑ24は全てＮチャネル
ＭＯＳ ＦＥＴであるが、Ｑ21はディプリーション型、
Ｑ22〜Ｑ24はエンハンスメント型である。電源を投入す
るとＱ21は直ちにオンになるのに対し、Ｑ23は電源電圧
が閾値電圧以上になるまでオンにならない。従ってＱ24
オン、Ｑ22オフで、ＲＡはＬになる。但しこの回路では
常時電流が流れ、ＣＭＯＳ使用の場合のような低消費電
力化はできない。
【００２３】
【発明の効果】以上説明したように本発明によれば、Ｕ
ＰＲＯＭへの不良アドレス再書込みを極めて簡単に、迅
速に、自動的に行なうことができ、甚だ有効である。
ＰＲＯＭへの不良アドレス再書込みを極めて簡単に、迅
速に、自動的に行なうことができ、甚だ有効である。
【図１】本発明の半導体記憶装置の要部を示す回路図で
ある。
ある。
【図２】図１の各部の他の例を示す回路図である。
【図３】ＥＰＲＯＭセルの説明図である。
【図４】ＥＰＲＯＭの構成を示す回路図である。
【図５】冗長回路の構成を示すブロック図である。
【図６】従来の不良アドレス記憶回路の回路図である。
２０ ＵＰＲＯＭのプログラム制御回路 ３０ ＵＰＲＯＭの状態検出回路 Ｑ11〜Ｑ14 ラッチ回路 Ｑ1 ＵＰＲＯＭセル（第１のスイッチング素
子） Ｑ15 第２のスイッチング素子
子） Ｑ15 第２のスイッチング素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 浩和 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小久保 正哉 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴイエルエスアイ株式会社内 (72)発明者 前田 幸一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 半導体記憶装置の冗長制御のため、 電気的に導通／非導通の状態に設定可能な不揮発性の第
１のスイッチング素子（Ｑ1 ）と、 第１のスイッチング素子を状態設定するための制御回路
（20）と、 第１のスイッチング素子の状態を検出して記憶するラッ
チ回路（Ｑ11〜Ｑ14）と、 第１のスイッチング素子と該ラッチ回路を結ぶ第２のス
イッチング素子（Ｑ15）および第２のスイッチング素子
を制御する手段（ＲＰＧＭ）を有する状態検出回路（3
0）とを備え、 第１のスイッチング素子は第２のスイッチング素子を介
して該ラッチ回路に接続され、 第２のスイッチング素子は第１のスイッチング素子の状
態設定時に非導通、通常動作時に導通となるよう制御さ
れ、 該ラッチ回路は第１のスイッチング素子の状態が、非導
通状態であれば論理Ｌを出力し、導通状態であれば論理
Ｈを出力し、 該制御回路は、第１のスイッチング素子の状態を設定す
る際、アドレス入力と該ラッチ回路の出力の論理に応じ
て動作し、アドレス入力が論理Ｌ時は該ラッチ回路の出
力によらず第１のスイッチング素子は非導通状態に設定
され、アドレス入力が論理Ｈならば、第１のスイッチン
グ素子が導通状態であれば導通状態のままを保ち、非導
通状態であればさらに非導通状態となるように設定され
ることを特徴とする、半導体記憶装置。 - 【請求項２】 半導体記憶装置の冗長制御のため、 電気的に導通／非導通の状態に設定可能な不揮発性の第
１のスイッチング素子（Ｑ1 ）と、 第１のスイッチング素子を状態設定するための制御回路
（20）と、 第１のスイッチング素子の状態を検出して記憶するラッ
チ回路（Ｑ11〜Ｑ14）と、 第１のスイッチング素子と該ラッチ回路を結ぶ第２のス
イッチング素子（Ｑ15）および第２のスイッチング素子
を制御する手段（ＲＰＧＭ）を有する状態検出回路（3
0）とを備え、 第１のスイッチング素子は第２のスイッチング素子を介
して該ラッチ回路に接続され、 第２のスイッチング素子は第１のスイッチング素子の状
態設定時に非導通、通常動作時に導通となるよう制御さ
れ、 該ラッチ回路は第１のスイッチング素子の状態が、非導
通状態であれば論理Ｌを出力し、導通状態であれば論理
Ｈを出力し、 該制御回路は、第１のスイッチング素子の状態を設定す
る際、アドレス入力と該ラッチ回路の出力の論理に応じ
て動作し、アドレス入力が論理Ｌ時は該ラッチ回路の出
力によらず第１のスイッチング素子は非導通状態に設定
され、アドレス入力が論理Ｈならば、第１のスイッチン
グ素子が導通状態であれば導通状態のままを保ち、非導
通状態であればさらに非導通状態となるように設定され
ることを第１の特徴とし、 該ラッチ回路は、定常状態では電力を消費しない構成を
とり、 第１のスイッチング素子の状態によらず定常状態におい
ては電力を消費しないことを第２の特徴とする半導体記
憶装置。 - 【請求項３】 半導体記憶装置の冗長制御のため、 電気的に導通／非導通の状態に設定可能な不揮発性の第
１のスイッチング素子（Ｑ1 ）と、 第１のスイッチング素子を状態設定するための制御回路
（20）と、 第１のスイッチング素子の状態を検出して記憶するラッ
チ回路（Ｑ11〜Ｑ14）と、 第１のスイッチング素子と該ラッチ回路を結ぶ第２のス
イッチング素子（Ｑ15）と、 第２のスイッチング素子を制御する手段（ＲＰＧＭ）お
よび電源投入を検出してパルス（ＲＥＳＥＴ）を発生す
る手段からの該パルスで一時的にオンになり、ラッチ回
路を初期設定する第３のスイッチング素子（Ｑ16）を有
する状態検出回路（30）とを備え、 第１のスイッチング素子は第２のスイッチング素子を介
して該ラッチ回路に接続され、 第２のスイッチング素子は第１のスイッチング素子の状
態設定時に非導通、通常動作時に導通となるよう制御さ
れ、 該ラッチ回路は電源投入時に電源投入時パルス（ＲＥＳ
ＥＴ）により第１のスイッチング素子の状態が、非導通
状態であれば論理Ｌを出力するよう設定され、導通状態
であれば論理Ｈを出力するように設定され、 該制御回路は、第１のスイッチング素子の状態を設定す
る際、アドレス入力と該ラッチ回路の出力の論理に応じ
て動作し、アドレス入力が論理Ｌ時は該ラッチ回路の出
力によらず第１のスイッチング素子は非導通状態に設定
され、アドレス入力が論理Ｈならば、第１のスイッチン
グ素子が導通状態であれば導通状態のままを保ち、非導
通状態であればさらに非導通状態となるように設定され
ることを特徴とする、半導体記憶装置。 - 【請求項４】 半導体記憶装置の冗長制御のため、 電気的に導通／非導通の状態に設定可能な不揮発性の第
１のスイッチング素子（Ｑ1 ）と、 第１のスイッチング素子を状態設定するための制御回路
（20）と、 第１のスイッチング素子の状態を検出して記憶するラッ
チ回路（Ｑ11〜Ｑ14）と、 第１のスイッチング素子と該ラッチ回路を結ぶ第２のス
イッチング素子（Ｑ15）と、 第２のスイッチング素子を制御する手段（ＲＰＧＭ）お
よび電源投入を検出してパルス（ＲＥＳＥＴ）を発生す
る手段からの該パルスで一時的にオンになり、ラッチ回
路を初期設定する第３のスイッチング素子（Ｑ16）を有
する状態検出回路（30）とを備え、 第１のスイッチング素子は第２のスイッチング素子を介
して該ラッチ回路に接続され、 第２のスイッチング素子は前記パルスにより電源投入時
に導通、定常状態で非導通となるよう制御され、 該ラッチ回路は電源投入時に電源投入パルスにより第１
のスイッチング素子の状態が、非導通状態であれば論理
Ｌを出力するよう設定され、導通状態であれば論理Ｈを
出力するよう設定され、 該制御回路は、第１のスイッチング素子の状態を設定す
る際、アドレス入力と該ラッチ回路の出力の論理に応じ
て動作し、アドレス入力が論理Ｌ時は該ラッチ回路の出
力によらず第１のスイッチング素子は非導通状態に設定
され、アドレス入力が論理Ｈならば、第１のスイッチン
グ素子が導通状態であれば導通状態のままを保ち、非導
通状態であればさらに非導通状態となるように設定され
ることを特徴とする、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6410391A JP2986570B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6410391A JP2986570B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128892A true JPH05128892A (ja) | 1993-05-25 |
| JP2986570B2 JP2986570B2 (ja) | 1999-12-06 |
Family
ID=13248410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6410391A Expired - Fee Related JP2986570B2 (ja) | 1991-03-05 | 1991-03-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2986570B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254294A (ja) * | 1993-11-30 | 1995-10-03 | Sgs Thomson Microelettronica Spa | メモリセルプログラミング用集積回路 |
| US5656521A (en) * | 1995-01-12 | 1997-08-12 | Advanced Micro Devices, Inc. | Method of erasing UPROM transistors |
| WO2006046281A1 (ja) * | 2004-10-26 | 2006-05-04 | Spansion Llc | 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置 |
-
1991
- 1991-03-05 JP JP6410391A patent/JP2986570B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07254294A (ja) * | 1993-11-30 | 1995-10-03 | Sgs Thomson Microelettronica Spa | メモリセルプログラミング用集積回路 |
| US5656521A (en) * | 1995-01-12 | 1997-08-12 | Advanced Micro Devices, Inc. | Method of erasing UPROM transistors |
| WO2006046281A1 (ja) * | 2004-10-26 | 2006-05-04 | Spansion Llc | 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置 |
| US7120050B2 (en) | 2004-10-26 | 2006-10-10 | Spansion Llc | Method and apparatus for setting operational information of a non-volatile memory |
| GB2434674A (en) * | 2004-10-26 | 2007-08-01 | Spansion Llc | Information setting method of nonvolatile storage device, and nonvolatile storage device |
| JPWO2006046281A1 (ja) * | 2004-10-26 | 2008-05-22 | スパンション エルエルシー | 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置 |
| GB2434674B (en) * | 2004-10-26 | 2009-12-16 | Spansion Llc | Information setting method of nonvolatile storage device, and nonvolatile storage device |
| JP4499111B2 (ja) * | 2004-10-26 | 2010-07-07 | スパンション エルエルシー | 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2986570B2 (ja) | 1999-12-06 |
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