DE19614443A1

DE19614443A1 - Inhalts-adressierbarer Speicher

Info

Publication number: DE19614443A1
Application number: DE19614443A
Authority: DE
Inventors: Klaus Hellwig; Christoph Wandel
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-04-18
Filing date: 1996-04-12
Publication date: 1996-10-24
Also published as: JP3125884B2; US5870324A; WO1996033499A1; JPH09507949A

Description

Die Erfindung betrifft einen Inhalts-adressierbaren Speicher (CAM = content addressable memory) nach dem Oberbegriff von Patentanspruch 1.

Inhalts-adressierbare Speicher - im folgenden CAM abgekürzt - finden nach dem Stand der Technik vielfältige Verwendungen in elektronischen Schaltungen, insbesondere in Computersystemen. Anders als bei einem gewöhnlichen Speicherbaustein geschieht die Adressierung einer Speicherzelle in einem CAM nicht über deren Adresse. Vielmehr wird ein Datenwort in ein CAM eingegeben, welches keine Adresse darstellt, sondern einen möglichen Inhalt einer Speicherzeile in dem CAM. Gibt es eine Speicherzeile in dem CAM, in der das eingegebene Datenwort gespeichert ist, so gibt das CAM ein entsprechendes Signal ab. Beispiele für unterschiedliche Ausführungsformen von CAMs und deren Anwendung finden sich in
TDB Vol. 37, No. 6B, Juni 94, S. 347-348
TDB Vol. 37, No. 4B, April 94, S. 125-128
TDB No. 1, Januar 1993, S. 200-202
TDB No. 4a, September 1991, 5. 154-157
TDB No. 10B, März 1991, S. 164-168
TDB Dezember 1988, S. 254-257
TDB März 1984, S. 5364-5366
TDB März 1973, S. 3002-3004
TDB Dezember 1973, S. 2217-2219
TDB August 1974, S. 882-883
TDB September 1974, S. 1058-1059
TDB Oktober 1981, S. 2601-2603
TDB August 1989, S. 478-479
TDB März 1989, S. 461-466

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes CAM zu schaffen. Insbesondere liegt der Erfindung die Aufgabe zugrunde ein CAM zur Verfügung zu stellen, daß eine geringere Zugriffszeit aufweist.

Die Aufgabe der Erfindung wird durch die Merkmale des kennzeichnenden Teils von Patentanspruch 1 gelöst. Danach sind die logischen Speicher-Arrays eines CAM nicht identisch mit den physikalischen Speicher-Arrays des CAM, wie sie auf der Chip-Oberfläche integriert sind. Vielmehr sind die logischen Speicher-Arrays in Blöcke logisch aufgeteilt. Je ein Block eines logischen Speicher-Arrays wird mit den entsprechenden Blöcken anderer Speicher-Arrays zu einem physikalischen Speicher-Array integriert. Dadurch ist es möglich, sowohl die Leitungslängen der Signalanschlüsse des CAM als auch der internen Signalleitungen des CAM zu minimieren und infolge dessen die Verarbeitungsgeschwindigkeit zu erhöhen.

Bevorzugte Ausführungsformen des erfindungsgemäßen CAMs finden sich in den Unteransprüchen.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben.

Es zeigen

Fig. 1 ein CAM nach dem Stand der Technik;

Fig. 2 eine schematische Übersichtsdarstellung eines erfindungsgemäßen CAMs;

Fig. 3 ein aus 2 logischen Blöcken bestehendes Speicher-Array eines erfindungsgemäßen CAMs;

Fig. 4 die Schaltung einer Speicherzelle und der dazugehörigen Signalleitungen;

Fig. 5 die logische Verknüpfung zweier Match-Leitungen;

Fig. 6 in schematischer Darstellung die Entsprechung von logischen Speicher-Arrays und physikalischen Speicher-Arrays bei einem erfindungsgemäßen CAM mit 3 logischen Speicher-Arrays, die jeweils in 3 Blöcke aufgeteilt sind.

Das aus dem Stand der Technik bekannte, in Fig. 1 dargestellte CAM, ist in die beiden Speicher-Arrays D0 und D1 aufgeteilt. Die Speicher-Arrays D0 und D1 sind im wesentlichen identisch; die Speicher-Arrays D0 und D1 haben jeweils 128 Speicherzeilen, wobei jede Speicherzeile ein Datenwort der Länge 24 Bit speichern kann. Die Speicher-Arrays D0 und D1 sind jeweils mit den Eingangsleitungen B0-B23 elektrisch verbunden. Die Eingangsleitungen B0-B23 dienen zur Übertragung von Schreibdaten der Wortlängen 24 Bit. Ferner hat das Speicher-Array D0 einen Signaleingang WRITE 1 und das Speicher-Array D1 einen Signaleingang WRITE 3. Soll ein Datenwort, das über die Eingangsleitungen B0-B23 zu dem CAM übertragen wird, in dem CAM eingeschrieben werden, so dienen die Signaleingänge WRITE 1 und WRITE 3 dazu, festzulegen, in welchen der Speicher-Arrays D0 oder D1 das Datenwort gespeichert werden soll.

Die Speicher-Arrays D0 und D1 sind jeweils mit den Vergleichsleitungen CD0-CD23 elektrisch verbunden. Über die Vergleichsleitungen CD0-CD23 kann ein 24 bit breites Datenwort zu dem CAM übertragen werden. Ein über die Vergleichsleitungen CD0-CD23 zu dem CAM übertragenes Datenwort wird mit den in das CAM zuvor eingespeicherten Datenworten verglichen. Stimmen alle 24 Bit eines gespeicherten Datenworts mit dem Vergleichswort überein, erzeugt das CAM ein Match-Signal. Das Match- Signal zeigt also an, daß das über die Leitungen CD0-CD23 übertragene Vergleichswort bereits vor dem Vergleichsvorgang in dem CAM als Datenwort abgespeichert worden war. Das Match-Signal wird in einem der zu dem CAM gehörenden Schreib/Lese-Speicher E0 oder E1 abgespeichert. Das Match-Signal wird in dem Schreib/Lese-Speicher E0 abgespeichert, falls sich das mit dem Vergleichswort übereinstimmende Datenwort in dem Speicher-Array D0 befindet, sonst in dem Schreib/Lese-Speicher E1, der zu dem Speicher-Array D1 gehört. Die Speicheradresse des Match-Signals innerhalb des Schreib/Lese-Speichers E0 bzw. E1 ist dabei repräsentativ für die Adresse derjenigen Zeile in dem Speicher-Array D0 bzw. D1, deren Datenwort mit dem Vergleichswort übereinstimmt. Die Schreib/Lese-Speicher E0 und E1 können über deren Ausgänge Out0 bzw. Out1 ausgelesen werden, um die Ergebnisse eines Vergleichs auszuwerten. Die einzelnen Speicherzeilen der Speicher-Arrays D0 und D1 sind in der Fig. 1 durch deren entsprechende Wortleitungen symbolisiert.

Bei der in Fig. 1 gezeigten, aus dem Stand der Technik bekannten Schaltung, erweist sich als nachteilig, daß zur Verbindung der Speicher-Arrays D0 und D1 mit den Eingangsleitungen D0-D23 und den Vergleichsleitungen CD0-CD23 diese jeweils parallel sowohl zu dem Speicher-Array D0 als auch zu dem Speicher-Array D1 hingeführt werden müssen. Die entsprechende Verzweigung der jeweils 24 Leitungen macht eine insgesamt große Leitungslänge der Eingangs- und Vergleichsleitungen erforderlich. Aufgrund der dadurch bedingten Leitungskapazitäten ist die Zugriffsgeschwindigkeit auf das CAM beschränkt.

Ferner erweist es sich bei der Schaltung der Fig. 1 als nachteilig, daß die Match-Leitungen, die das Speicher-Array D0 mit seinem Schreib/Lese-Speicher E0 bzw. das Speicher-Array D1 mit seinem Schreib/Lese-Speicher E1 verbinden jeweils über die gesamte Breite der Speicher-Arrays D0 bzw. D1 geführt werden. Die hieraus resultierenden Leitungskapazitäten begrenzen weiter die Verarbeitungsgeschwindigkeit.

Diese Nachteile sind bei den in Fig. 2 gezeigten erfindungsgemäßen CAM behoben. Das in Fig. 2 gezeigte CAM besteht aus den Speicher-Arrays D0′ und D1′. Das Speicher-Array D0′ beinhaltet die beiden Blöcke D00 und D10. Der Block D00 entspricht den Bit-Positionen 0-11 des Speicher-Arrays D0 der Fig. 1. Der Block D10 entspricht dagegen den Bit-Positionen 0-11 des Speicher-Arrays D1 der Fig. 1. Das Speicher-Array D1′ beinhaltet die Blöcke D01 und D11, die jeweils den Bit-Positionen 12-23 der Speicher-Arrays D0 bzw. D1 der Fig. 1 entsprechen.

Eine 24-Bit-breite Zeile, beispielsweise des Speicher-Arrays D0 der Fig. 1 ist daher in dem CAM der Fig. 2 in 2 Hälften aufgeteilt. Die Bit-Positionen 0-11 sind in dem Block D00 und die Bit-Positionen 12-23 in dem Block D01 realisiert, die jeweils zu unterschiedlichen Speicher-Arrays D0′ und D1′ gehören.

Die Speicher-Arrays D0′ und D1′ sind jeweils über Bit-Leitungstreiber und Schreibköpfe S0′ bzw. S1′ mit den Eingangsleitungen B0-B11 und den Vergleichsleitungen CD0-CD11 bzw. mit den Eingangsleitungen B12-B23 und den Vergleichsleitungen CD12-CD23 elektrisch verbunden. Zu dem Speicher-Array D0′ gehört ein Schreib/Lese-Speicherblock E0′; zu dem Speicher-Array D1′ gehört ein Schreib/Lese-Speicherblock E11. Die Schreib/Lese-Speicherblöcke E0′ und E1′ weisen jeweils Enable-Schaltkreise auf, die jeweils das Schreiben in eine Schreib/Lese-Zelle eines der Blöcke D0′ bzw. E1′ erlauben. Jeder der Blöcke D00, D01, D10 und D11 ist über entsprechende Match-Leitungen MATCH00, MATCH01, MATCH10 und MATCH11 mit den Enable-Schaltkreisen verbunden. Jede Zeile mit 12 Bit-Positionen eines der Blöcke D00, D01, D10 und D11 hat dabei eine separate Match-Leitung. Wird eine Übereinstimmung zwischen den entsprechenden Bit-Positionen eines Vergleichsworts und den Bit-Positionen einer der Blöcke festgestellt, so wird auf der entsprechenden Match-Leitung ein Signal ausgegeben, das die Übereinstimmung anzeigt. Die Match-Leitungen derjenigen Blöcke, die logisch ein Speicher-Array bilden, aber tatsächlich in verschiedenen Speicher-Arrays D0′ und D1′ angeordnet sind, dienen als Eingänge zu jeweils demselben Enable-Schaltkreis eines der Schreib/Lese-Speicherblöcke. Entsprechend sind die Matchleitungen MATCH00 und MATCH01 der Blöcke D00 und D01 an den entsprechenden Enable-Schaltkreisen des Schreib/Lese-Speicherblocks E0′ und die Matchleitungen MATCH10 und MATCH11 der Blöcke D10 und D11 an die entsprechenden Enable-Schaltkreise des Schreib/Lese-Speicherblocks E1′ angeschlossen. In den Enable-Schaltkreisen werden die Matchleitungen MATCH00 und MATCH01, bzw. MATCH10 und MATCH11 logisch miteinander UND-verknüpft. Nur wenn jeweils beide der Matchleitungen MATCH00 und MATCH01, bzw. MATCH10 und MATCH11 anzeigen, daß die entsprechenden Bit-Positionen der Vergleichsdaten auf der Vergleichsleitung mit denen in den Blöcken abgespeicherten Bits eines Datenworts entspricht, wird der entsprechende Enable-Schaltkreis für diejenige Zeile in den Blöcken, in denen die Übereinstimmung festgestellt wurde, aktiviert. Die Information der Übereinstimmung von Vergleichsdaten und einem gespeicherten Datenwort wird dann in einer entsprechenden Schreib/Lese-Zelle eines der Schreib/Lese-Speicherblöcke E0′, bzw. E1′ abgespeichert. Diese Information kann dann über die Ausgangsleitungen Out0 und Out1, die über Ausgangstreiber mit den Schreib/Lese-Blöcken E0′, bzw. E1′ verbunden sind, ausgelesen werden.

Das in der Fig. 2 gezeigte erfindungsgemäße CAM hat daher 2 logische Speicher-Arrays, die aus den Blöcken D00 und D01, bzw. den Blöcken D10 und D11 bestehen. Die logischen Speicher-Arrays, die durch die Blöcke D00 und D01, bzw. D10 und D11 gebildet werden, entsprechen den Speicher-Arrays D0 und D1 der Fig. 1. Die logisch zusammengehörenden Blöcke sind jedoch getrennt voneinander in unterschiedlichen Speicher-Arrays D0′ und D1′ auf der Chip-Oberfläche angeordnet. Das hat den Vorteil, daß nicht zu jedem der beiden Speicher-Arrays D0′ und D1′ jeweils 24 Eingangs- und Vergleichsleitungen geführt werden müssen, wie das bei dem in Fig. 1 gezeigten CAM der Fall ist. Es reicht hier aus, nur die jeweils den Bit-Positionen 0-11, bzw. 12-23 entsprechenden Eingangsleitungen B0-B11 und CD0-CD11, bzw. B12-B23 und CD12-CD23 zu den entsprechenden Speicher-Arrays D0′ und D1′ zu führen. Dadurch wird die Leitungslänge der Zuleitungen insgesamt und damit auch die Leitungskapazität minimiert. Infolge dessen steigt die Verarbeitungsgeschwindigkeit des erfindungsgemäßen CAMs.

Ein weiterer Vorteil ergibt sich daraus, daß auch die Match-Leitungen nicht mehr wie bei dem CAM der Fig. 1 jeweils über die gesamte Breite der Speicher-Arrays geführt werden müssen. Insbesondere die Match-Leitungen MATCH10 und MATCH11 sind gegenüber dem Stand der Technik verkürzt, da sie lediglich jeweils 11 Bit-Positionen abdecken und entsprechend die erforderliche Leitungslänge bis zum Schreib/Lese-Speicherblock E1′ geringer ist.

In Fig. 3 ist eine Realisierungsmöglichkeit des in Fig. 2 gezeigten Speicher-Arrays D0′ schematisch dargestellt. Das Speicher-Array D0′ besteht aus 128 Speicherzeilen.

Jede der 128 Speicherzeilen weist 24 Speicherzellen Z auf. Innerhalb des Speicher-Arrays D0′ sind die Blöcke D00 und D10 realisiert, die logisch zu unterschiedlichen Speicher-Arrays D0, bzw. D1 gehören. Die Zeile 1 des Speicher-Arrays D0′ dient zur Speicherung der Bit-Positionen 0-11 der jeweils 1. Zeile der Blöcke D00 und D10. Entsprechendes gilt für die weiteren Zeilen des Speicher-Arrays D0′. Innerhalb einer Zeile sind die Speicherzellen der Blöcke D00, bzw. D10 alternierend angeordnet. Das bedeutet, daß auf eine Speicherzelle Z für eine Bit-Position des Blocks D00 räumlich die entsprechende Speicherzelle Z für dieselbe Bit-Position des Blocks D10 folgt. Daraus ergibt sich für die Zeile 1 des Speicher-Arrays D0′ folgende Abfolgen von Speicherzellen, wobei beispielsweise mit Z (B0, D00) die Speicherzelle für das Bit 0 des Blocks D00 bezeichnet ist:

Z(B0), D00; Z(B0), D10; Z(B1), D00; Z(B1), D10;
Z(B2), D00; Z(B2), D10; . . . ; Z(B11), D00;
Z(B11), D10.

Jede der Spalten des Speicher-Arrays D0′ ist mit einer der dazugehörigen Vergleichsleitungen CD verbunden. Die Spalte 1 beispielsweise des Speicher-Arrays D0′ beinhaltet Speicherzellen Z(B0) des Blocks D00, die zur Speicherung des 1. Bits von Datenworten in dem Block D00 dienen. Entsprechend ist die Spalte 1 mit der Vergleichsleitung CD0 elektrisch verbunden. Die Spalte 2 des Speicher-Arrays D0′, welche zur Speicherung des jeweils 1. Bits von Datenworten des Blocks D10 dient, ist ebenfalls mit der entsprechenden Vergleichsleitung CD0 elektrisch verbunden. Da die Spalten 1 und 2 jeweils zur Speicherung des 1. Bits eines Datenworts dienen und sich diese Spalten unmittelbar nebeneinander in dem Speicher-Array D0′ befinden, ist es möglich, die Vergleichsleitung CD0 nur einfach auszuführen und an deren Ende mit den beiden Spalten 1 und 2 elektrisch zu verbinden. Diese elektrische Verbindung ist durch den Drahtbügel 1 in Fig. 3 symbolisiert. Entsprechend sind auch die weiteren Vergleichsleitungen CD1 bis CD11 nur einfach ausgeführt und mit jeweils 2 benachbarten Spalten, die zur Speicherung derselben Bit-Position verschiedener Blöcke D00, bzw. D10 dienen, verbunden. Die gesamte, dadurch erforderliche Leitungslänge der Vergleichsleitungen CD ist dadurch im Vergleich zum Stand der Technik erheblich reduziert.

Das Speicher-Array D0′ hat für je 2 benachbarte Spalten, zum Beispiel Spalten 1 und 2, einen Schreibkopf mit Bit-Leitungstreiber, zum Beispiel S0′1. Ein Schreibkopf mit Bit-Leitungstreiber S0′ gehört immer zu 2 benachbarten Spalten des Speicher-Arrays D0′, die zur Speicherung derselben Bit-Position in verschiedenen der Blöcke D00, bzw. D10 dienen. Die Schreibköpfe und Bit-Leitungstreiber S0′ sind mit den Signaleingängen WRITE1 und WRITE3 des Speicher-Arrays D0′ verbunden, die den entsprechenden Signaleingängen WRITE1 und WRITE3 der Fig. 1 entsprechen. Ferner ist jeder Schreibkopf S0′ mit einer entsprechenden Eingangsleitung B verbunden. Zum Beispiel ist der Schreibkopf S0′1 mit der Eingangsleitung B0, die zur Übertragung der 1. Bit-Position dient, verbunden und entsprechend der Schreibkopf S0′2 mit der Eingangsleitung B1 für die 2. Bit-Position. Wird über die Eingangsleitungen B0-B23 ein Datenwort in das CAM geschrieben, so werden die ersten 12 Bit des Datenworts über die Eingangsleitungen B0-B11 zu den entsprechenden Schreibköpfen S0′1 bis S0′11 des Speicher-Arrays D0′ übertragen. Entsprechend den Eingangssignalen WRITE1 und WRITE3, die von dem Computersystem erzeugt werden, werden dann die auf den Eingangsleitungen B0-B11 stehenden Daten entweder in den Block D00 oder in den Block D10 gespeichert. Diese Funktionalität kann beispielsweise durch einen Three-State-Transistor in jedem der Schreibköpfe S0′ realisiert werden. Die Aufteilung der logischen Speicher-Arrays D0 und D1 in die Blöcke D00 und D10 und deren Anordnung zu einem Speicher-Array D0′ macht es möglich, die Eingangsleitungen B0-B11 nur einfach auszuführen und dadurch, wie auch bei den Vergleichsleitungen CD0-CD11, Leitungslänge einzusparen.

Das Speicher-Array D1′, das in Fig. 3 nicht gezeigt ist, ist entsprechend dem Speicher-Array D0′ aufgebaut, mit dem Unterschied, daß dort die Bit-Positionen 12-23 der Blöcke D01 und D11 vorgesehen sind. Es ergibt sich für das Speicher-Array D1′ eine entsprechende Ersparnis an Leitungslänge der Vergleichsleitungen CD12-CD23 und der Eingangsleitungen B12-B23.

Fig. 4 zeigt exemplarisch den Aufbau einer erfindungsgemäßen Speicherzelle Z, zum Beispiel der Zellen Z(B0, B00) des Speicher-Arrays D0′, wie in Fig. 3 dargestellt. In dem in Fig. 4 gezeigten Ausführungsbeispiel ist die Speicherzelle selbst als ein aus den 4 Transistoren T1, T2, T3 und T4 bestehendes Flip-Flop aufgebaut. Das Flip-Flop ist mit den Transistoren T5 und T6 verbunden. Die Basen der Transistoren T5 und T6 sind mit der Wortleitung WL verbunden. Ein Anschluß des Transistors T5 ist mit der Bit-Leitung BL verbunden, während ein Anschluß des Transistors T6 mit der komplementären Bit-Leitung BLC verbunden ist. Wien an sich aus dem Stand der Technik bekannt, kann das Flip-Flop, bestehend aus den 4 Transistoren T1, T2, T3 und T4 durch entsprechende Ansteuerung der Wortleitung WL und der Bit-Leitung BL sowie deren Komplement beschrieben werden.

Eine Vergleichsleitung CD, zum Beispiel die Vergleichsleitung CD0, wenn es sich bei der Speicherzelle Z der Fig. 4 um eine der Speicherzellen Z (B0, D00) handelt, ist mit dem Leitungsende eines Transistors T9 verbunden, während das Komplement der Vergleichsleitung CD - die Leitung CDC - mit einem Leitungsende eines Transistors T7 verbunden ist. Die Basis des Transistors T9 ist mit dem gemeinsamen Leitungsende der Transistoren T3 und T4 verbunden, während die Basis des Transistors T7 mit dem gemeinsamen Leitungsende der Transistoren T1 und T2 des Flip-Flops verbunden ist. Parallel zu den Transistoren T7 und T9 sind jeweils die Transistoren T8 und T10 geschaltet. Die Basis des Transistors T8 ist mit den Basen der Transistoren T1 und T2 verbunden, während die Basis des Transistors T10 mit den Basen der Transistoren T3 und T4 des Flip-Flops verbunden ist. Bei den Transistoren T1, T3, T8 und T10 handelt es sich um Transistoren des Typs Normally-On, das heißt, um Transistoren, die bei einem Potential von 0 Volt an der Basisleitend sind. Die übrigen in der Fig. 4 gezeigten Transistoren sind Normally-Off-Transistoren, die bei dem Potential 0 an der Basis nicht leitend sind.

Die Transistoren T7 und T9 sind über eine Leitung 3 miteinander verbunden. Die Leitung 3 ist ihrerseits über eine Leitung 2 mit der Basis eines Transistors T11 verbunden. Das Signal auf der Leitung 3 ist logisch 0, wenn das Vergleichsdatum auf der Leitung CD mit dem in der Speicherzelle Z abgespeicherten Datum übereinstimmt; im gegenteiligen Fall, wenn das Datum auf der Vergleichsleitung CD mit dem in dem Flip-Flop gespeicherten Datum nicht übereinstimmt, ist das Signal auf der Leitung 3 logisch 1. Das Signal der Leitung 3 wird über die Leitung 2 zu der Basis des Transistors T11 übertragen. Das eine Ende des Transistors T11 ist mit GROUND, das andere Ende mit einer MATCH-Leitung verbunden. Vor einer Vergleichsoperation wird die Leitung MATCH auf logisch 1 hochgeladen. Stimmt das Vergleichsdatum mit dem in der Zelle Z gespeicherten Datum überein, so hat das den Signalpegel logisch 0 auf der Leitung 2 zur Folge, so daß der Transistor T11 nicht leitend bleibt. Mit der MATCH-Leitung ist je ein weiterer Transistor T12, T13, . . . für jede der Zellen Z einer Zeile des Blocks D00 verbunden. Dadurch ist eine Match schaltung 4, zu der die Transistoren T11, T12, T13, gehören, realisiert. Die Basen der Transistoren T12, T13, sind jeweils über Leitungen 2′ bzw. 2′′ mit der Leitung 3 entsprechenden Leitungen ihrer jeweiligen Speicherzellen Z verbunden. Wenn alle 12 Bit auf den Vergleichsleitungen CD0-CD11 eines Vergleichsworts mit den entsprechenden Bit-Positionen 0-11 eines gespeicherten Datenworts in einer Speicherzeile eines Block Dj - im Beispiel Block D00 - übereinstimmen, so hat dies zur Folge, daß das Signal auf den Leitungen 2, 2′, 2′′ . . . der Transistoren der Vergleichsschaltung 4 jeweils logisch 0 ist, so daß keiner der Transistoren der Vergleichsschaltung 4 leitend wird. Wenn es bei einer der Bit-Positionen 0-11 keine Übereinstimmung von Vergleichsdaten und gespeicherten Daten gibt, so hat dies zur Folge, daß einer der Transistoren der Match-Schaltung 4 leitend wird, so daß die Match-Leitung ebenfalls logisch 0 wird, was anzeigt, daß keine Übereinstimmung zwischen Vergleichswort und Datenwort vorliegt.

Für jede Zeile des Speicher-Arrays D0′ gibt es deshalb je 2 Match-Schaltungen 4, und zwar eine Match-Schaltung 4 für jeden der Blöcke D00 und D10. Die Match-Schaltungen 4 des Blocks D00 haben dementsprechend die Signalleitungs-Eingänge 2, 2′, 2′′, . . . der Speicherzellen Z (B0, D00); Z (B1, D00); . . . Z (B11, D00). Zu jeder Zeile gehört dementsprechend eine Match-Leitung MATCH00, die gegebenenfalls anzeigt, daß die ersten 12-Bit eines Vergleichsworts mit den in dem Block D0′ gespeicherten ersten 12 Bits eines Datenworts in einer Zeile des Speicher-Arrays D0′ übereinstimmen. Entsprechendes gilt für die Match-Leitungen MATCH10 des Block D10, sowie für die weiteren Match-Leitungen MATCH01 und MATCH11.

Fig. 5 zeigt die logische Verknüpfung am Beispiel der Match-Leitungen MATCH00 und MATCH01 der Blöcke D00 und D01 (vergleiche Fig. 2). Wenn sowohl die Bit-Positionen 0-11 als auch die Bit-Positionen 12-23 des Vergleichsworts mit den entsprechenden Bit-Positionen eines gespeicherten Datenworts übereinstimmen, sind sowohl die Match-Leitung MATCH00 als auch die Match-Leitung MATCH01 der entsprechenden Zeile auf dem Potential logisch 1. Die Match-Leitung MATCH00 ist an der Basis eines Transistors T14 und die Match-Leitung MATCH01 an der Basis eines Transistors T15 angeschlossen. Die Transistoren T14 und T15 sind miteinander verbunden. Der Transistor T15 ist ferner mit einem Transistor T16 und der Transistor T14 mit einem Normally-on Transistor T18 verbunden. Die Basen der Transistoren T16 und Tl8 sind mit einem Enable-Signal ENABLE verbunden. Wenn das Signal ENABLE logisch 1 ist, werden die Signale MATCH00 und MATCH01 über die Transistoren T14 und T15 logisch UND-verknüpft. Nur wenn beide Match-Leitungen MATCH00 und MATCH01 auf einem Potential logisch 1 sind, werden beide Transistoren T14 und T15 leitend, so daß das Potential an dem Punkt PX 0 wird. Infolge dessen wird dann das Potential am Punkt PY, das heißt am Ausgang des Inverters I logisch 1, so daß der Transistor T17 leitend wird. Die entsprechende Information wird dadurch in den Flip-Flop 18 eingeschrieben. Das Flip-Flop 18 ist eine Schreib/Lese-Zelle des Schreib/Lese-Speicherblocks E0′. Die in Fig. 5 gezeigte Schaltung, bestehend aus dem Enable-Schaltkreis,, der logischen UND-Verknüpfung der Match-Leitungen und der Schreib/Lese-Zelle des Schreib/Lese-Speicherblocks E0′ ist für jede der 128 Zeilen des CAM realisiert. Durch die Gesamtheit der Schreib/Lese-Zellen wird dadurch der Schreib/Lese-Speicherblock E0′ realisiert. Entsprechendes gilt für den Schreib/Lese-Speicherblock E1′. Nach Beendigung einer Vergleichsoperation können dann die Schreib/Lese-Speicherblöcke E0′ und E1′ ausgelesen werden, um festzustellen, ob in einem der Flip-Flops 18 einer der Zeilen des CAMs die Information gespeichert ist, daß die Vergleichsdaten mit den gespeicherten Daten der betreffenden Speicherzeile übereinstimmen. Falls diese Information in dem Schreib/Lese-Speicherblock E0′ gespeichert ist, bedeutet dies, daß sich das entsprechende Datenwort in dem logischen Speicher-Array D0, das heißt in dem Block D00 des Speicher-Arrays D0′ und dem Block D01 des Speicher-Arrays D1′ befindet.

Durch die erfindungsgemäße Aufteilung der Match-Leitungen in eine Match-Leitung MATCH00 und MATCH01, bzw. MATCH10 und MATCH11, ergibt sich ein weiterer Vorteil. Falls nämlich Vergleichs- und Datenwort nur in einem Bit nicht übereinstimmen, so bedeutet dies, daß einer der Transistoren der Match-Schaltung 4 insgesamt die Match-Leitung MATCH auf das Potential logisch 0 ziehen muß, was die Umladung einer relativ großen Kapazität erforderlich macht. Nach der Lehre der Erfindung sind mit einer Match-Leitung MATCH jedoch nicht für jedes Bit des Datenworts Transistoren T11, T12, T13, . . . vorgesehen, sondern - in dem Ausführungsbeispiel der Fig. 4 - nur 12 Transistoren aufgrund der Zweiteilung der logischen Speicher-Arrays D0 und D1 in jeweils 2 Blöcke D00, D01, D10 und D11. Die damit verbundene Verringerung der umzuladenden Kapazität bedeutet eine weitere Erhöhung der Verarbeitungsgeschwindigkeit des CAM.

Die Lehre der Erfindung ist jedoch nicht auf ein CAM mit 2 logischen Speicher-Arrays D0 und D1, die jeweils in 2 Blöcke D00, D01 und D10, D11 aufgeteilt sind, beschränkt. Vielmehr ist die Lehre der Erfindung auf ein CAM mit einer beliebigen Anzahl X logischer Speicher-Arrays D0, D1, D2, . . . anwendbar. Jedes der logischen Speicher-Arrays Di wird dazu in eine Anzahl Y von Blöcken Dÿ logisch aufgeteilt. Jeweils einander entsprechende Blöcke Dÿ verschiedener logischer Speicher-Arrays Di sind nach der Lehre der Erfindung zu Speicher-Arrays Di′ angeordnet. Das zeigt Fig. 6 exemplarisch für den Fall dreier logischer Speicher-Arrays D0, D1, D2, die in je Y = 3 Blöcke aufgeteilt sind. Dabei entsprechen diejenigen Blöcke, der verschiedenen logischen Speicher-Arrays einander, die dieselben Bit-Positionen innerhalb eines logischen Speicher-Arrays beinhalten. Die einander entsprechenden Blöcke sind jeweils in einem Speicher-Array Di′, das heißt D0′, D1′, D2′ physikalisch auf der Chip-Oberfläche angeordnet. Entsprechend bedeutet dies, daß jeder Block eines physikalischen Speicher-Arrays Di′ eine separate Match-Leitung für jede Speicher-Zeile aufweist.

Vorzugsweise sind auch bei dem allgemeineren Beispiel der Fig. 6 die Bit-Positionen der jeweiligen Blöcke eines Speicher-Arrays, zum Beispiel die Blöcke D00, D10, D20 des Speicher-Arrays D0′, alternierend in den Zeilen des Speicher-Arrays angeordnet. Die ersten 3 Speicherzellen des Speicher-Arrays D0′ etwa beinhalten jeweils die erste Bit-Position der Blöcke B00, B10 und B20. Dies entspricht der Darstellung in Fig. 3 für den Fall zweier Blöcke pro Speicher-Array. Es werden also in dem Speicher-Array D0′ der Fig. 6 jeweils Tripel von Speicherzellen gebildet, die jeweils zur Speicherung der selben Bit-Position verschiedener Blöcke dienen. Die weiteren Zeilen des Speicher-Arrays D0′ sind gleich aufgebaut. Entsprechendes gilt für die Speicher-Arrays D1′ und D2′. Die einzelne Speicherzelle ist-wie in dem Ausführungsbeispiel der Fig. 4 aufgebaut. Im Unterschied zum Ausführungsbeispiel der Fig. 4, beinhaltet die Match-Schaltung 4 nur eine Anzahl von Transistoren T11, T12, T13, . . . , die einem Drittel der Wortbreite eines in dem CAM der Fig. 6 abzuspeichernden Datenworts entspricht. Das liegt daran, daß aufgrund der logischen Dreiteilung der Speicher-Arrays jeder Block Dÿ nur ein Drittel der gesamten Wortbreiten aufweist. Die Match-Leitungen derjenigen Blöcke, die zu einem logischen Array gehören, werden entsprechend der Fig. 5 UND-verknüpft; denn nur wenn alle Match-Leitungen der Blöcke, die zu einem gemeinsamen logischen Array gehören, anzeigen, daß das Vergleichswort mit den entsprechenden Bit-Positionen der jeweiligen Blöcke übereinstimmt, liegt tatsächlich eine Übereinstimmung des Vergleichsworts mit dem gesamten Datenwort vor. Entsprechend ist auch für jedes der Speicher-Arrays D0′, D1′, D2′ ein Schreib/Lese-Speicherblock E0′, E1′, E2′ vorgesehen.

Durch die erfindungsgemäße Aufteilung der logischen Speicher-Arrays in Y = 3 Blöcke ist entsprechend dem Ausführungsbeispiel der Fig. 2 wiederum der Vorteil erreicht, daß die Leitungslängen sowohl der Vergleichsleitungen, als auch der Eingangsleitungen und der Match-Leitungen minimiert werden. Außerdem sind auch wiederum die Kapazitäten der Match-Leitungen reduziert, da nicht für jeweils jede Bit-Position ein Transistor an der Match-Leitung vorgesehen ist.

Beispielsweise kann ein erfindungsgemäßes CAM als Cache-Directory verwendet werden. Ein Cache-Speicher kann beispielsweise im Zusammenhang mit einem Massenspeicher, insbesondere einem Festplatten-Speicher, Verwendung finden. Diejenigen Sektoren, beispielsweise des Festplatten-Speichers, auf die oft zugegriffen werden muß, sind in entsprechenden Sektoren des Cache-Speichers abgespeichert. Soll auf die Daten, die in einem Sektor des Speichers abgespeichert sind, zugegriffen werden, so muß zunächst festgestellt werden, ob die Daten dieses Sektors in dem Cache-Speicher vorhanden sind oder nicht. Dazu wird die Adresse des entsprechenden Sektors über die Compare-Leitungen in das CAM eingegeben. Wenn die entsprechende Sektornummer als Datenwort in dem CAM gespeichert ist, so bedeutet dies, daß die zu der Sektornummer gehörenden Daten in dem Cache-Speicher gespeichert sind. Diejenige Zeile des CAM, in der die Sektornummer aufgefunden wurde, repräsentiert die entsprechende Sektornummer in dem Cache-Speicher. Entsprechend werden die Eingangsleitungen B dazu benutzt, Sektornummern von Sektoren der Festplatte in das CAM zu schreiben, sobald die Daten eines Speichersektors der Festplatte in dem Cache-Speicher zur Verfügung stehen.

Claims

1. CAM mit X logischen Speicherarrays Di dadurch gekennzeichnet, daß die logischen Speicherarrays Di in je Y Blöcke Dÿ logisch aufgeteilt sind und die Blöcke Din der Speicherarrays Di jeweils zu einem Speicherarray Di′ angeordnet sind.

2. CAM nach Anspruch 1, dadurch gekennzeichnet, daß zu jedem der Blöcke Dÿ eine Matchleitung gehört und die Matchleitungen derjenigen Blöcke Dÿ, die logisch zu dem Speicherarray Di gehören, logisch miteinander verknüpft sind.

3. CAM nach Anspruch 2, dadurch gekennzeichnet, daß die logische Verknüpfung der Match-Leitungen eine logische UND-Verknüpfung ist.

4. CAM nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzellen Z der Blöcke Dÿ eines Speichers-Arrays Di′ in dem Speicher-Array Di′ alternierend angeordnet sind.

5. CAM nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zahl X der logischen Speicher-Arrays Di gleich 2 ist und die Anzahl Y der Blöcke Dÿ gleich 2 ist.

6. Computersystem mit wenigstens einem CAM nach einem oder mehreren der vorhergehenden Ansprüche.

7. Verwendung eines CAM nach einem oder mehreren der vorhergehenden Ansprüche als Cache-Verzeichnis.